KR20150026002A - 반도체 집적회로 - Google Patents

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KR20150026002A KR20130104265A KR20130104265A KR20150026002A KR 20150026002 A KR20150026002 A KR 20150026002A KR 20130104265 A KR20130104265 A KR 20130104265A KR 20130104265 A KR20130104265 A KR 20130104265A KR 20150026002 A KR20150026002 A KR 20150026002A
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Abstract

본 기술은 적층 패키지 구조를 갖는 반도체 집적회로에 관한 것으로서, 각각 테스트 범프 패드와 제1 및 제2 범프 패드를 구비하며 순차적인 스택 구조를 갖는 제1 및 제2 슬라이스를 구비하는 반도체 집적회로에 있어서, 제1 슬라이스를 관통하여 제1 슬라이스의 테스트 범프 패드와 제2 슬라이스의 테스트 범프 패드를 연결하는 테스트 관통전극과, 제1 슬라이스를 관통하여 제1 슬라이스의 제1 범프 패드와 제2 슬라이스의 제2 범프 패드를 연결하는 제1 관통전극과, 제1 슬라이스를 관통하여 제1 슬라이스의 제2 범프 패드와 제2 슬라이스의 제1 범프 패드를 연결하는 제2 관통전극과, 제1 및 제2 슬라이스 각각의 테스트 범프 패드와 제1 및 제2 슬라이스 각각의 제1 범프 패드 사이에 접속되어 데이터를 저장하기 위한 래칭부, 및 테스트 동작 제어신호에 응답하여 제1 슬라이스의 제1 범프 패드와 제1 슬라이스의 제2 범프 패드 사이를 선택적으로 연결시키기 위한 제1 스위칭부를 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 적층 패키지 구조를 갖는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 최근에는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 적층(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 적층 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 적층 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
적층 패키지는 크게 개별 반도체 칩들을 적층한 후 한번에 적층된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 적층하는 방법으로 제조할 수 있으며, 적층 패키지의 개별 반도체 칩들은 금속 와이어 또는 칩관통비아 등을 통하여 전기적으로 연결된다. 특히, 칩관통비아를 이용한 스택 패키지는 반도체 칩 내에 칩관통비아를 형성해서 칩관통비아에 의해 수직으로 반도체 칩들 간에 물리적 그리고 전기적 연결이 이루어지도록 한 구조이다.
도 1은 종래기술에 따른 반도체 집적회로의 구성도이다.
도 1을 참조하면, 반도체 집적회로(100)는 수직으로 적층된 제1 내지 제4 반도체 칩(110 ~ 140)과, 제1 내지 제4 반도체 칩(110 ~ 140)을 각각 수직으로 관통하는 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)와, 제1 내지 제4 반도체 칩(110 ~ 140) 하부에 구비되며 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)를 전기적으로 접속하기 위한 제1 내지 제4 범프 패드(bump pad)를 포함하며, 제1 내지 제4 반도체 칩(110 ~ 140)은 각각 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)와 접속되는 제1 내지 제4 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147)를 포함한다.
여기서, 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)는 반도체 칩(110 ~ 140)마다 동일 선상에 배치되며 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 서로 수직 접속되는 구조를 가진다. 즉, 제1 칩관통비아(TSV00, TSV10, TSV20, TSV30)끼리 수직 접속되고, 제2 칩관통비아(TSV01, TSV11, TSV21, TSV31)끼리 수직 접속되고, 제3 칩관통비아(TSV02, TSV12, TSV22, TSV32)끼리 수직 접속되며, 제4 칩관통비아(TSV03, TSV13, TSV23, TSV33)끼리 수직 접속된다.
그리고, 제1 내지 제4 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147)는 입출력회로를 포함할 수 있다.
상기와 같은 구성을 가지는 반도체 집적회로(100)는 적층되는 반도체 칩의 개수가 증가할수록 총 메모리 용량(density)이 증가하는 이점이 있다.
그러나, 상기와 같은 구성을 가지는 반도체 집적회로(100)는 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 수직으로 접속되는 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)가 공통 접속 노드를 가지기 때문에, 제1 내지 제4 반도체 칩(110 ~ 140)은 동시 입력이 가능하지만 동시 출력이 불가능하다. 따라서, 반도체 집적회로(100)는 적층되는 반도체 칩의 개수가 증가하더라도 고정적인 대역폭(bandwidth)을 가지는 문제점이 있다. 한편, 제1 내지 제4 반도체 칩(110 ~ 120)을 각각 관통하는 칩관통비아의 개수를 증가하여 대역폭을 증가할 수도 있지만, 이러한 경우 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147) - 입출력회로를 포함함 - 도 함께 구비해야 하므로 그에 따른 반도체 칩의 면적이 증가하는 문제점도 있다.
본 발명의 실시예는 반도체 칩의 적층 구조에 따라 쉽게 대역폭(bandwidth)을 확장할 수 있는 반도체 집적회로를 제공한다.
또한, 본 발명의 실시예는 반도체 칩의 적층 구조에 따라 쉽게 대역폭(bandwidth)을 확장할 수 있는 반도체 집적회로에서 효율적으로 바운더리 스캔 경로(Boundary Scan Path) 테스트를 수행할 수 있는 반도체 집적회로를 제공한다.
본 발명의 실시예에 따른 반도체 집적회로는, 테스트 범프 패드; 제1 관통전극과 연결된 제1 범프 패드; 제2 관통전극과 연결된 제2 범프 패드; 상기 테스트 범프 패드와 상기 제1 범프 패드 사이에 접속되어 데이터를 저장하기 위한 래칭부; 및 테스트 동작 제어신호에 응답하여 상기 제1 범프 패드와 상기 제2 범프 패드 사이를 선택적으로 연결시키기 위한 스위칭부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 집적회로는, 각각 테스트 범프 패드와 제1 및 제2 범프 패드를 구비하며 순차적인 스택 구조를 갖는 제1 및 제2 슬라이스를 구비하는 반도체 집적회로에 있어서, 상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 테스트 범프 패드와 상기 제2 슬라이스의 테스트 범프 패드를 연결하는 테스트 관통전극; 상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 제1 범프 패드와 상기 제2 슬라이스의 제2 범프 패드를 연결하는 제1 관통전극; 상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 제2 범프 패드와 상기 제2 슬라이스의 제1 범프 패드를 연결하는 제2 관통전극; 상기 제1 및 제2 슬라이스 각각의 테스트 범프 패드와 상기 제1 및 제2 슬라이스 각각의 제1 범프 패드 사이에 접속되어 데이터를 저장하기 위한 래칭부; 및 테스트 동작 제어신호에 응답하여 상기 제1 슬라이스의 제1 범프 패드와 상기 제1 슬라이스의 제2 범프 패드 사이를 선택적으로 연결시키기 위한 제1 스위칭부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 집적회로의 동작방법은, 서로간에 직렬로 연결된 테스트 범프 패드와 서로 간에 크로스 형태로 연결된 제1 및 제2 범프 패드를 각각 구비하며 순차적인 스택 구조를 갖는 제1 및 제2 슬라이스를 구비하는 반도체 집적회로의 동작방법에 있어서, 상기 제1 슬라이스의 테스트 범프 패드를 통해 인가되는 제1 테스트 데이터를 상기 제1 슬라이스 내부에 저장하는 제1 저장단계; 상기 제1 슬라이스의 테스트 범프 패드와 상기 제2 슬라이스의 테스트 범프 패드를 직렬로 통과하여 인가되는 제2 테스트 데이터를 상기 제2 슬라이스 내부에 저장하는 제2 저장단계; 상기 제1 저장단계에서 저장된 상기 제1 테스트 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하는 제1 출력단계; 상기 제2 저장단계에서 저장된 제2 테스트 데이터를 상기 제2 슬라이스의 제1 범프 패드를 통해 출력한 뒤, 상기 제1 슬라이스 내부에 저장하는 제3 저장단계; 상기 제3 저장단계에서 저장된 상기 제2 테스트 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하는 제2 출력단계; 및 상기 제3 저장단계에서 저장된 상기 제2 테스트 데이터를 상기 제1 슬라이스의 제2 범프 패드를 통해 출력하는 제3 출력단계를 포함할 수 있다.
본 기술은 반도체 칩에 배치되는 범프 패드와 관통전극이 스위즐(Swizzle) 구조를 갖도록 함으로써, 반도체 칩이 단품으로 사용될 때와 두 개 이상의 반도체 칩이 적층 구조로 사용될 때 별도의 추가회로를 필요로 하지 않고도 서로 다른 대역폭(bandwidth)을 갖도록 하는 효과가 있다.
또한, 본 기술은 스위즐(Swizzle) 구조를 갖는 다수의 반도체 칩이 적층 구조를 가질 때, 각각의 반도체 칩에 대해 빈틈없는 바운더리 스캔 경로(Boundary Scan Path) 테스트가 이루어질 수 있도록 하는 효과가 있다.
도 1은 종래기술에 따른 반도체 집적회로의 구성도.
도 2는 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도.
도 3A 및 도 3B는 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성에서 바운더리 스캔 경로(Boundary Scan Path)를 통해 테스트 데이터를 입/출력하는 동작을 설명하기 위한 도면.
도 4는 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도.
도 5A 내지 도 5C는 도 4에 도시된 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성에서 바운더리 스캔 경로(Boundary Scan Path)를 통해 테스트 데이터를 입/출력하는 동작을 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 집적회로는, 제1 슬라이스(SLICE[1]) 및 제2 슬라이스(SLICE[2])를 구비한다. 또한, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에는 테스트 범프 패드(BPT[1], BPT[2])와, 제1 범프 패드(BP1[1], BP1[2])와, 제2 범프 패드(BP2[1], BP2[2])와, 테스트 관통전극(TSVT[1], TSVT[2])와, 제1 관통전극(TSV1[1], TSV1[2])와, 제2 관통전극(TSV2[1], TSV2[2])와, 래칭부(200[1], 200[2]), 및 데이터 전송 구동부(220[1], 220[2])를 구비한다.
여기서, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])는 순차적인 스택 구조를 갖는다. 즉, 제1 슬라이스(SLICE[1])가 아래쪽에 스택되고, 제2 슬라이스(SLICE[2])가 위쪽에 스택된다.
따라서, 제1 슬라이스(SLICE[1])에 구비된 테스트 범프 패드(BPT[1])와, 제1 범프 패드(BP1[1])와, 제2 범프 패드(BP2[1])는 반도체 집적회로 외부의 패드 또는 핀과 연결된다. 또한, 제2 슬라이스(SLICE[2])에 구비된 테스트 범프 패드(BPT[2])는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])에 연결되고, 제2 슬라이스(SLICE[2])에 구비된 제1 범프 패드(BP1[2])는 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])에 연결되며, 제2 슬라이스(SLICE[2])에 구비된 제2 범프 패드(BP2[2])는 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])에 연결된다.
그리고, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 제1 범프 패드(BP1[1], BP1[2])는 제2 관통전극(TSV2[1], TSV2[2])과 연결된다. 또한, 제2 범프 패드(BP2[1], BP2[2])는 제1 관통전극(TSV1[1], TSV1[2])과 연결된다. 또한, 테스트 범프 패드(BPT[1], BPT[2])는 테스트 관통전극(TSVT[1], TSVT[2])과 연결된다.
따라서, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])을 통해 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2]) 및 제1 관통전극(TSV1[2])에 연결된다. 마찬가지로, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])을 통해 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2]) 및 제2 관통전극(TSV2[2])에 연결된다. 즉, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])에 연결되고, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 연결되는 방식으로 서로 교차하면서 연결된다.
따라서, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])과 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])이 서로 직접적으로 연결되지 않고, 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])과 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])이 직접적으로 연결되지 않는다. 하지만, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])과 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])이 서로 간에 직접적으로 연결되지 않는다고 해도 그 위치는 도면에 도시된 것처럼 서로 수직으로 오버랩될 수 있다. 마찬가지로, 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])과 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])이 서로 간에 직접적으로 연결되지 않는다고 해도 그 위치는 도면에 도시된 것처럼 서로 수직으로 오버랩될 수 있다.
반면, 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])을 통해 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])와 연결되고, 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])는 제2 슬라이스(SLICE[2])의 테스트 관통전극(TSVT[2])에 연결되는 방식으로 테스트 범프 패드(BPT[1], BPT[2])들이 서로 직렬로 연결된다.
참고로, 도면에는 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])만 스택되어 있는 것으로 도시되어 있는데, 설계자의 선택에 의해 스택되는 슬라이스의 개수는 얼마든지 변동될 수 있다. 예컨대, 제2 슬라이스 위쪽에 제3 슬라이스(도시되지 않음)이 더 스택된다면, 제3 슬라이스(도시되지 않음)의 제1 범프 패드(도시되지 않음)가 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])과 제2 범프 패드(BP2[2]) 및 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])을 통해 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])에 연결될 것이다. 마찬가지로, 제3 슬라이스(도시되지 않음)의 제2 범프 패드(도시되지 않음)가 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])과 제1 범프 패드(BP1[2]) 및 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])을 통해 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 연결된 것이다. 그리고, 제3 슬라이스(도시되지 않음)의 테스트 범프 패드(도시되지 않음)는 제2 슬라이스(SLICE[2])의 테스트 관통전극(TSVT[2])과 테스트 범프 패드(BPT[2]) 및 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])과 테스트 범프 패드(BPT[1])에 연결될 것이다.
그리고, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 래칭부(200[1], 200[2])는 테스트 범프 패드(BPT[1], BPT[2])와 제1 범프 패드(BP1[1], BP1[2]) 사이에 연결된다. 또한, 데이터 전송 구동부(220[1], 220[2])는 래칭부(200[1], 200[2])와 제1 범프 패드(BP1[1], BP1[2]) 사이에 연결된다.
전술한 본 발명의 제1 실시예에 따른 반도체 집적회로의 특징적인 구성을 정리해보면 다음과 같다.
먼저, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 래칭부(200[1]) 및 데이터 전송 구동부(220[1])에 직접적으로 접속된다. 따라서, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제1 슬라이스(SLICE[1]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 된다.
반면, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제1 관통전극(TSV1[1])에 연결되어 있을 뿐이다. 따라서, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제1 슬라이스(SLICE[1]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 아니다. 다만, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])으로 데이터들을 입/출력하는 용도로 사용될 수 있을 뿐이다.
그리고, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는 래칭부(200[2]) 및 데이터 전송 구동부(220[2])에 직접적으로 접속된다. 즉, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])와 마찬가지로 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 된다.
이때, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])에 연결된다. 즉, 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 제1 범프 패드(BP1[2])를 통해 입/출력되는 동작이 곧 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1]) 및 제2 범프 패드(BP2[1])를 통해 입/출력되는 동작으로 이어지게 된다. 따라서, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제2 슬라이스(SLICE[2])의 내부에서 입/출력되어야 하는 데이터들을 입/출력하기 위해 제1 슬라이스(SLICE[1])에 미리 준비되는 구성요소라고 볼 수 있다.
그리고, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])도 제1 관통전극(TSV1[2])에 연결되어 있을 뿐이다. 따라서, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])는 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 아니다. 다만, 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])으로 데이터들을 입/출력하는 용도로 사용될 수 있을 뿐이다.
정리하면, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각은, 단품으로 분리하였을 경우 완전히 동일한 구조를 갖는 상태가 되는 것을 알 수 있다. 따라서, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각이 단품으로 적층되지 않고 사용될 때에는 제1 범프 패드(BP1[1], BP1[2])만을 사용하여 내부에서 사용되는 데이터들을 입/출력한다. 하지만, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])가 도면에 도시된 것처럼 적층 구조를 갖게 될 경우 아래쪽에 적층된 제1 슬라이스(SLICE[1])는 제1 범프 패드(BP1[1])를 통해 제1 슬라이스(SLICE[1]) 내부의 데이터들을 입/출력하고 제2 범프 패드(BP2[1])를 통해 제2 슬라이스(SLICE[2]) 내부의 데이터들을 입/출력하게 된다. 물론, 위쪽에 적층된 제2 슬라이스(SLICE[2])는 여전히 제1 범프 패드(BP1[2])를 통해 내부의 데이터들을 입/출력할 뿐이고 제2 범프 패드(BP2[2])는 사용되지 않는다. 또한, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])가 사용되기 위해서는 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도면에 도시되지 않음)가 더 적층되는 구조가 되어야 할 것이다. 만약, 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도시되지 않음)이 더 적층된다고 하면, 제3 슬라이스(도시되지 않음)과 제1 슬라이스(SLICE[1])는 내부의 데이터 입/출력 경로를 공유하는 형태가 될 것이므로 제1 슬라이스(SLICE[1])와 제3 슬라이스(도시되지 않음)가 동시에 동작할 수는 없고, 제1 슬라이스(SLICE[1])와 제3 슬라이스(도시되지 않음) 중 어느 하나의 슬라이스가 동작하는 동안에 나머지 하나는 동작을 수행하지 않는 방식으로 서로 간에 선택적으로 동작하는 형태가 될 것이다. 물론, 제3 슬라이스(도시되지 않음) 위에 제4 슬라이스(도시되지 않음)이 더 스택된다고 가정하면, 제4 슬라이스(도시되지 않음)는 제2 슬라이스(SLICE[2])와 내부의 데이터 입/출력 경로를 공유하는 형태가 될 것이므로 제4 슬라이스(도시되지 않음)와 제2 슬라이스(SLICE[2])가 동시에 동작할 수는 없고, 제4 슬라이스(도시되지 않음)와 제2 슬라이스(SLICE[2]) 중 어느 하나의 슬라이스가 동작하는 동안에 나머지 하나는 동작을 수행하지 않는 방식으로 서로 간에 선택적으로 동작하는 형태가 될 것이다.
참고로, 도 2에 도시된 것과 같은 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])가 적층되는 구조를 스위즐(Swizzle) 구조라고 한다. 즉, 반도체 칩이 단품으로 사용될 때와 두 개 이상의 반도체 칩이 적층 구조로 사용될 때 서로 다른 대역폭(bandwidth)을 가질 수 있도록 하는 구조를 스위즐(Swizzle) 구조라고 한다. 특히, 도 2에 도시된 것과 같은 형태의 스위즐(Swizzle) 구조는 적층을 대비하여 단품의 반도체 칩 내부에 제2 범프 패드(BP2[1], BP2[2])와 제1 관통전극(TSV1[1], TSV1[2])이 더 구비되도록 함으로써 적층되는 구성에서 별도의 회로를 추가하지 않고도 쉽게 대역폭 변경이 가능하다는 특징이 있다.
한편, 도면에서는 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 한 개씩만 존재하는 것으로 도시되어 있지만, 실제로는 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 쌍으로 묶여서 수십 또는 수백 개 연속하여 배치되는 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 포함될 수 있다.
도 3A 및 도 3B는 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성에서 바운더리 스캔 경로(Boundary Scan Path)를 통해 테스트 데이터를 입/출력하는 동작을 설명하기 위한 도면이다.
도 3A를 참조하면, 제1 슬라이스(SLICE[1])에 대해 바운더리 스캔 경로(Boundary Scan Path)를 통해 제1 테스트 데이터(TDATA1)를 입/출력하는 동작이 어떻게 이루어지는지를 알 수 있다.
구체적으로, 테스트 입력구간에서 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 제1 테스트 데이터(TDATA1)가 인가되고, 이는 제1 슬라이스(SLICE[1])의 래칭부(200[1])에 저장된다.
이때, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 인가된 제1 테스트 데이터(TDATA1)는 테스트 관통전극(TSVT[1])을 통해 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2]) 및 래칭부(200[2])로도 인가될 것이다. 하지만, 제2 슬라이스(SLICE[2])의 래칭부(200[2])에 그 값이 저장되지 않는다. 이는, 제1 슬라이스(SLICE[1])의 래칭부(200[1])가 인에이블되는 타이밍에 제2 슬라이스(SLICE[2])의 래칭부(200[2])가 인에이블되지 않기 때문이다. 즉, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 래칭부(200[1])와 제2 슬라이스(SLICE[2])의 래칭부(200[2])에는 각각 그 인에이블 여부를 결정하기 위한 서로 다른 제어신호가 인가될 것이다.
전술한 테스트 입력구간의 동작을 통해 제1 슬라이스(SLICE[1])의 래칭부(200[1])에 저장된 제1 테스트 데이터(TDATA1)는, 테스트 입력구간이 종료된 이후 진행되는 제1 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 출력된다. 여기서, 제1 테스트 출력구간이 의미하는 것은 바운더리 스캔 경로(Boundary Scan Path) 테스트를 수행하기 위해서 설정된 값을 갖는 테스트 데이터들이 출력되는 구간 중 첫 번째로 수행되는 테스트 출력구간을 의미한다.
이렇게, 도 3A에 도시된 테스트 입력구간과 제1 테스트 출력구간이 수행되고 나면, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])에 대한 불량 발생 여부를 판단할 수 있다.
도 3B를 참조하면, 제2 슬라이스(SLICE[2])에 대해 바운더리 스캔 경로(Boundary Scan Path)를 통해 제2 테스트 데이터(TDATA2)를 입/출력하는 동작이 어떻게 이루어지는지를 알 수 있다.
구체적으로, 테스트 입력구간에서 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 제2 테스트 데이터(TDATA2)가 인가되고, 이는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])과 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])를 통해 제2 슬라이스(SLICE[2])의 래칭부(200[2])에 저장된다.
이때, 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 인가된 제2 테스트 데이터(TDATA2)가 제2 슬라이스(SLICE[2])의 래칭부(200[2])로 전달되어 저장되는 과정에서 제2 테스트 데이터(TDATA2)는 제1 슬라이스(SLICE[1])의 래칭부(200[1])로도 인가될 것이다. 하지만, 제1 슬라이스(SLICE[1])의 래칭부(200[1])에 그 값이 저장되지 않는다. 이는, 제2 슬라이스(SLICE[2])의 래칭부(200[2])가 인에이블되는 타이밍에 제1 슬라이스(SLICE[1])의 래칭부(200[1])가 인에이블되지 않기 때문이다. 즉, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 래칭부(200[1])와 제2 슬라이스(SLICE[2])의 래칭부(200[2])에는 각각 그 인에이블 여부를 결정하기 위한 서로 다른 제어신호가 인가될 것이다.
여기서, 도 3A와 도 3B로 구분되어 도시되긴 했지만, 테스트 입력구간에서 제1 테스트 데이터(TDATA1)가 제1 슬라이스(SLICE[1])의 래칭부(200[1])에 저장되는 동작과, 제2 테스트 데이터(TDATA2)가 제2 슬라이스(SLICE[2])의 래칭부(200[2])에 저장되는 동작은 연속되는 동작이다. 즉, 제1 테스트 출력구간 및 제2 테스트 출력구간의 동작이 시작되기 전에 연속적으로 이루어지는 동작이다.
전술한 테스트 입력구간의 동작을 통해 제2 슬라이스(SLICE[2])의 래칭부(200[2])에 저장된 제2 테스트 데이터(TDATA2)는, 테스트 입력구간이 종료된 이후 진행되는 제2 테스트 출력구간에서 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])와 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1]) 및 제2 범프 패드(BP2[2])를 통해 출력된다. 여기서, 제2 테스트 출력구간이 의미하는 것은 바운더리 스캔 경로(Boundary Scan Path) 테스트를 수행하기 위해서 설정된 값을 갖는 테스트 데이터들이 출력되는 구간 중 두 번째로 수행되는 테스트 출력구간을 의미한다. 즉, 제2 테스트 출력구간은 도 3A에서 설명된 제1 테스트 출력구간의 동작에 이어서 연속으로 수행되는 테스트 출력동작을 의미하며 제2 테스트 출력구간이 이루어진 후에 수행되는 동작이다.
이렇게, 도 3B에 도시된 테스트 입력구간과 제2 테스트 출력구간이 수행되고 나면, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2]) 및 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 대한 불량 발생 여부를 판단할 수 있다.
참고로, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])에 대한 바운더리 스캔 경로(Boundary Scan Path) 테스트는 이루어지지 않는 것을 알 수 있는데, 이는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])는 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도시되지 않음)이 더 적층되는 경우에만 사용되는 범프 패드이기 때문이다. 즉, 도 3A 및 도 3B에서와 같이 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])만 적층된 구조에서는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])로 데이터가 입/출력되지 않기 때문에 바운더리 스캔 경로(Boundary Scan Path) 테스트가 수행되지 않아도 된다.
또한, 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 쌍으로 묶여서 수십 또는 수백 개 연속하여 배치되는 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 포함되는 형태로 확장되는 경우에도 전술한 도 3A와 도 3B에 개시된 바운더리 스캔 경로(Boundary Scan Path) 테스트가 연속되어 반복되는 과정을 통해 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])의 모든 제1 범프 패드(BP1[1], BP1[2]) 및 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 대한 바운더리 스캔 경로(Boundary Scan Path) 테스트가 수행될 수 있도록 한다.
한편, 도 3B를 다시 한 번 살펴보면, 제2 데이터 출력구간에서 제2 슬라이스(SLICE[2]) 내부에서 입/출력되는 데이터는 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])와 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])를 거치면서 출력된다. 이와 같은 동작을 통해 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])와 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 대한 불량 발생 여부를 검출할 수 있었다. 그런데, 불량이 발생한 것으로 판단되었다고 할 때, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에서 불량이 발생하였는지 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에서 불량이 발생하였는지를 알 수 없다.
특히, 불량이 발생된 것으로 판단된 범프 패드에 대한 리페어(Repair)하는 동작은 슬라이스 단위로 선택되어 이뤄지기 때문에 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에서 불량이 발생하였는지 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에서 불량이 발생하였는지를 정확하게 알 수 있을 때 리페어(Repair) 동작이 좀 더 효율적으로 이루질 수 있을 것이다.
<제2 실시예>
도 4는 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적회로는, 제1 슬라이스(SLICE[1]) 및 제2 슬라이스(SLICE[2])를 구비한다. 또한, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에는 테스트 범프 패드(BPT[1], BPT[2])와, 제1 범프 패드(BP1[1], BP1[2])와, 제2 범프 패드(BP2[1], BP2[2])와, 테스트 관통전극(TSVT[1], TSVT[2])와, 제1 관통전극(TSV1[1], TSV1[2])와, 제2 관통전극(TSV2[1], TSV2[2])와, 래칭부(400[1], 400[2])와, 스위칭부(440[1], 440[2]), 및 데이터 전송 구동부(420[1], 420[2])를 구비한다.
여기서, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])는 순차적인 스택 구조를 갖는다. 즉, 제1 슬라이스(SLICE[1])가 아래쪽에 스택되고, 제2 슬라이스(SLICE[2])가 위쪽에 스택된다.
따라서, 제1 슬라이스(SLICE[1])에 구비된 테스트 범프 패드(BPT[1])와, 제1 범프 패드(BP1[1])와, 제2 범프 패드(BP2[1])는 반도체 집적회로 외부의 패드 또는 핀과 연결된다. 또한, 제2 슬라이스(SLICE[2])에 구비된 테스트 범프 패드(BPT[2])는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])에 연결되고, 제2 슬라이스(SLICE[2])에 구비된 제1 범프 패드(BP1[2])는 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])에 연결되며, 제2 슬라이스(SLICE[2])에 구비된 제2 범프 패드(BP2[2])는 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])에 연결된다.
그리고, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 제1 범프 패드(BP1[1], BP1[2])는 제2 관통전극(TSV2[1], TSV2[2])과 연결된다. 또한, 제2 범프 패드(BP2[1], BP2[2])는 제1 관통전극(TSV1[1], TSV1[2])과 연결된다. 또한, 테스트 범프 패드(BPT[1], BPT[2])는 테스트 관통전극(TSVT[1], TSVT[2])과 연결된다.
따라서, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])을 통해 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2]) 및 제1 관통전극(TSV1[2])에 연결된다. 마찬가지로, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])을 통해 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2]) 및 제2 관통전극(TSV2[2])에 연결된다. 즉, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])에 연결되고, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 연결되는 방식으로 서로 교차하면서 연결된다.
반면, 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])을 통해 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])와 연결되고, 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])는 제2 슬라이스(SLICE[2])의 테스트 관통전극(TSVT[2])에 연결되는 방식으로 테스트 범프 패드(BPT[1], BPT[2])들이 서로 직렬로 연결된다.
따라서, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])과 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])이 서로 직접적으로 연결되지 않고, 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])과 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])이 직접적으로 연결되지 않는다. 하지만, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])과 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])이 서로 간에 직접적으로 연결되지 않는다고 해도 그 위치는 도면에 도시된 것처럼 서로 수직으로 오버랩될 수 있다. 마찬가지로, 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])과 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])이 서로 간에 직접적으로 연결되지 않는다고 해도 그 위치는 도면에 도시된 것처럼 서로 수직으로 오버랩될 수 있다.
참고로, 도면에는 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])만 스택되어 있는 것으로 도시되어 있는데, 설계자의 선택에 의해 스택되는 슬라이스의 개수는 얼마든지 변동될 수 있다. 예컨대, 제2 슬라이스 위쪽에 제3 슬라이스(도시되지 않음)이 더 스택된다면, 제3 슬라이스(도시되지 않음)의 제1 범프 패드(도시되지 않음)가 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])과 제2 범프 패드(BP2[2]) 및 제1 슬라이스(SLICE[1])의 제2 관통전극(TSV2[1])을 통해 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])에 연결될 것이다. 마찬가지로, 제3 슬라이스(도시되지 않음)의 제2 범프 패드(도시되지 않음)가 제2 슬라이스(SLICE[2])의 제2 관통전극(TSV2[2])과 제1 범프 패드(BP1[2]) 및 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])을 통해 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 연결된 것이다. 그리고, 제3 슬라이스(도시되지 않음)의 테스트 범프 패드(도시되지 않음)는 제2 슬라이스(SLICE[2])의 테스트 관통전극(TSVT[2])과 테스트 범프 패드(BPT[2]) 및 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])과 테스트 범프 패드(BPT[1])에 연결될 것이다.
그리고, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 래칭부(400[1], 400[2])는 테스트 범프 패드(BPT[1], BPT[2])와 제1 범프 패드(BP1[1], BP1[2]) 사이에 연결된다. 또한, 데이터 전송 구동부(420[1], 420[2])는 래칭부(400[1], 400[2])와 제1 범프 패드(BP1[1], BP1[2]) 사이에 연결된다.
그리고, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 스위칭부(440[1], 440[2])는 제1 범프 패드(BP1[1], BP1[2])와 제2 범프 패드(BP2[1], BP2[2]) 사이에 연결된다. 즉, 스위칭부(440[1], 440[2])는, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각에서 선택적으로 제1 범프 패드(BP1[1], BP1[2])와 제2 범프 패드(BP2[1], BP2[2])를 연결시켜 줌으로써 데이터 전송 경로가 다양화될 수 있도록 한다.
전술한 본 발명의 제2 실시예에 따른 반도체 집적회로의 특징적인 구성을 정리해보면 다음과 같다.
먼저, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 래칭부(400[1]) 및 데이터 전송 구동부(420[1])에 직접적으로 접속된다. 따라서, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])는 제1 슬라이스(SLICE[1]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 된다.
그리고, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 기본적으로 제1 관통전극(TSV1[1])에 연결되어 있으면서 제1 스위칭부(440[1])를 통해 제1 범프 패드(BP1[1])와 선택적으로 연결될 수 있다. 따라서, 제1 스위칭부(440[1])가 디스에이블되어 제1 범프 패드(BP1[1])와 제2 범프 패드(BP2[1])의 연결이 끊어져 있는 경우 제2 범프 패드(BP2[1])는 제1 슬라이스(SLICE[1]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 아니다. 다만, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])으로 데이터들을 입/출력하는 용도로 사용될 수 있을 뿐이다. 반대로, 제1 스위칭부(440[1])가 인에이블되어 제1 범프 패드(BP1[1])와 제2 범프 패드(BP2[1])의 연결이 이어져 있는 경우 제2 범프 패드(BP2[1])는 제1 범프 패드(BP1[1])의 역할과 마찬가지로 제1 슬라이스(SLICE[1]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 될 수 있다.
그리고, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는 래칭부(400[2]) 및 데이터 전송 구동부(420[2])에 직접적으로 접속된다. 즉, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])와 마찬가지로 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 된다.
이때, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])는, 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1])에 연결된다. 즉, 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 제1 범프 패드(BP1[2])를 통해 입/출력되는 동작이 곧 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1]) 및 제2 범프 패드(BP2[1])를 통해 입/출력되는 동작으로 이어지게 된다. 따라서, 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])는 제2 슬라이스(SLICE[2])의 내부에서 입/출력되어야 하는 데이터들을 입/출력하기 위해 제1 슬라이스(SLICE[1])에 미리 준비되는 구성요소라고 볼 수 있다.
그리고, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])는 기본적으로 제1 관통전극(TSV1[2])에 연결되어 있으면서 제2 스위칭부(440[2])를 통해 제1 범프 패드(BP1[2])와 선택적으로 연결될 수 있다. 따라서, 제2 스위칭부(440[2])가 디스에이블되어 제1 범프 패드(BP1[2])와 제2 범프 패드(BP2[2])의 연결이 끊어져 있는 경우 제2 범프 패드(BP2[2])는 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 아니다. 다만, 제2 슬라이스(SLICE[2])의 제1 관통전극(TSV1[2])으로 데이터들을 입/출력하는 용도로 사용될 수 있을 뿐이다. 반대로, 제2 스위칭부(440[2])가 인에이블되어 제1 범프 패드(BP1[2])와 제2 범프 패드(BP2[2])의 연결이 이어져 있는 경우 제2 범프 패드(BP2[2])는 제1 범프 패드(BP1[2])의 역할과 마찬가지로 제2 슬라이스(SLICE[2]) 내부에서 입/출력되어야 하는 데이터들이 입/출력되기 위해 사용되는 경로가 될 수 있다.
정리하면, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각은, 단품으로 분리하였을 경우 완전히 동일한 구조를 갖는 상태가 되는 것을 알 수 있다. 따라서, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각이 단품으로 적층되지 않고 사용될 때에는 제1 범프 패드(BP1[1], BP1[2])을 사용하여 내부에서 사용되는 데이터들을 입/출력한다. 물론, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각이 단품으로 적층되지 않고 사용될 때에도 스위칭부(440[1], 440[2])의 인에이블 동작을 통해 내부에서 사용되는 데이터를 제2 범프 패드(BP2[1], BP2[2])로 입/출력하는 것도 가능하지만, 제1 범프 패드(BP1[1], BP1[2])를 통해 입/출력하는 동작과 아무런 차이가 없음에도 스위칭부(440[1], 440[2])의 동작을 인에이블시키는 등의 추가 동작이 필요하므로 비효율적인 동작이라고 볼 수 있다. 즉, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각의 내부에서 사용되는 데이터를 입/출력할 때에는 제1 범프 패드(BP1[1], BP1[2])를 사용하는 것이 효율적인 동작이라고 볼 수 있다. 이는, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])가 도면에 도시된 것처럼 적층 구조를 갖게 될 경우에도 마찬가지 이다.
따라서, 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])가 도면에 도시된 것처럼 적층 구조를 갖게 될 경우 아래쪽에 적층된 제1 슬라이스(SLICE[1])는 제1 범프 패드(BP1[1])를 통해 제1 슬라이스(SLICE[1]) 내부의 데이터들을 입/출력하고 제2 범프 패드(BP2[1])를 통해 제2 슬라이스(SLICE[2]) 내부의 데이터들을 입/출력하게 된다. 물론, 위쪽에 적층된 제2 슬라이스(SLICE[2])는 여전히 제1 범프 패드(BP1[2])를 통해 내부의 데이터들을 입/출력할 것이고 제2 범프 패드(BP2[2])는 사용되지 않는다. 또한, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])가 사용되기 위해서는 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도면에 도시되지 않음)가 더 적층되는 구조가 되어야 할 것이다. 만약, 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도시되지 않음)이 더 적층된다고 하면, 제3 슬라이스(도시되지 않음)과 제1 슬라이스(SLICE[1])는 내부의 데이터 입/출력 경로를 공유하는 형태가 될 것이므로 제1 슬라이스(SLICE[1])와 제3 슬라이스(도시되지 않음)가 동시에 동작할 수는 없고, 제1 슬라이스(SLICE[1])와 제3 슬라이스(도시되지 않음) 중 어느 하나의 슬라이스가 동작하는 동안에 나머지 하나는 동작을 수행하지 않는 방식으로 서로 간에 선택적으로 동작하는 형태가 될 것이다. 물론, 제3 슬라이스(도시되지 않음) 위에 제4 슬라이스(도시되지 않음)이 더 스택된다고 가정하면, 제4 슬라이스(도시되지 않음)는 제2 슬라이스(SLICE[2])와 내부의 데이터 입/출력 경로를 공유하는 형태가 될 것이므로 제4 슬라이스(도시되지 않음)와 제2 슬라이스(SLICE[2])가 동시에 동작할 수는 없고, 제4 슬라이스(도시되지 않음)와 제2 슬라이스(SLICE[2]) 중 어느 하나의 슬라이스가 동작하는 동안에 나머지 하나는 동작을 수행하지 않는 방식으로 서로 간에 선택적으로 동작하는 형태가 될 것이다.
참고로, 도 4에 도시된 것과 같은 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])가 적층되는 구조를 스위즐(Swizzle) 구조라고 한다. 즉, 반도체 칩이 단품으로 사용될 때와 두 개 이상의 반도체 칩이 적층 구조로 사용될 때 서로 다른 대역폭(bandwidth)을 가질 수 있도록 하는 구조를 스위즐(Swizzle) 구조라고 한다. 특히, 도 4에 도시된 것과 같은 형태의 스위즐(Swizzle) 구조는 적층을 대비하여 단품의 반도체 칩 내부에 제2 범프 패드(BP2[1], BP2[2])와 제1 관통전극(TSV1[1], TSV1[2])이 더 구비되도록 함으로써 적층되는 구성에서 별도의 회로를 추가하지 않고도 쉽게 대역폭 변경이 가능하다는 특징이 있다.
한편, 도면에서는 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 한 개씩만 존재하는 것으로 도시되어 있지만, 실제로는 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 쌍으로 묶여서 수십 또는 수백 개 연속하여 배치되는 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 포함될 수 있다.
전술한 설명과 같이 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2]) 각각의 내부에서 사용되는 데이터를 입/출력하는 동작을 사용할 때에는 스위칭부(440[1], 440[2])가 인에이블되는 것은 오히려 비효율적인 동작이 될 수 있다. 하지만, 아래에서 설명될 바운더리 스캔 경로(Boundary Scan Path) 테스트에서의 효율적인 동작을 위해 스위칭부(440[1], 440[2])가 동작될 수 있다.
도 5A 내지 5C는 도 4에 도시된 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성에서 바운더리 스캔 경로(Boundary Scan Path)를 통해 테스트 데이터를 입/출력하는 동작을 설명하기 위한 도면이다.
도 5A를 참조하면, 제1 슬라이스(SLICE[1])에 대해 바운더리 스캔 경로(Boundary Scan Path)를 통해 제1 테스트 데이터(TDATA1)를 입/출력하는 동작이 어떻게 이루어지는지를 알 수 있다.
구체적으로, 테스트 입력구간에서 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 제1 테스트 데이터(TDATA1)가 인가되고, 이는 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된다.
이때, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 인가된 제1 테스트 데이터(TDATA1)는 테스트 관통전극(TSVT[1])을 통해 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2]) 및 래칭부(400[2])로도 인가될 것이다. 하지만, 제2 슬라이스(SLICE[2])의 래칭부(400[2])에 그 값이 저장되지 않는다. 이는, 제1 슬라이스(SLICE[1])의 래칭부(400[1])가 인에이블되는 타이밍에 제2 슬라이스(SLICE[2])의 래칭부(400[2])가 인에이블되지 않기 때문이다. 즉, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 래칭부(400[1])와 제2 슬라이스(SLICE[2])의 래칭부(400[2])에는 각각 그 인에이블 여부를 결정하기 위한 서로 다른 제어신호가 인가될 것이다.
전술한 테스트 입력구간의 동작을 통해 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 제1 테스트 데이터(TDATA1)는, 테스트 입력구간이 종료된 이후 진행되는 제1 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 출력된다. 여기서, 제1 테스트 출력구간이 의미하는 것은 바운더리 스캔 경로(Boundary Scan Path) 테스트를 수행하기 위해서 설정된 값을 갖는 테스트 데이터들이 출력되는 구간 중 첫 번째로 수행되는 테스트 출력구간을 의미한다.
이렇게, 도 5A에 도시된 테스트 입력구간과 제1 테스트 출력구간이 수행되고 나면, 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])에 대한 불량 발생 여부를 판단할 수 있다.
도 5B 및 도 5C를 참조하면, 제2 슬라이스(SLICE[2])에 대해 바운더리 스캔 경로(Boundary Scan Path)를 통해 제2 테스트 데이터(TDATA2)를 입/출력하는 동작이 어떻게 이루어지는지를 알 수 있다.
먼저, 도 5B를 살펴보면, 테스트 입력구간에서 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 제2 테스트 데이터(TDATA2)가 인가되고, 이는 제1 슬라이스(SLICE[1])의 테스트 관통전극(TSVT[1])과 제2 슬라이스(SLICE[2])의 테스트 범프 패드(BPT[2])를 통해 제2 슬라이스(SLICE[2])의 래칭부(400[2])에 저장된다.
이때, 제1 슬라이스(SLICE[1])의 테스트 범프 패드(BPT[1])를 통해 인가된 제2 테스트 데이터(TDATA2)가 제2 슬라이스(SLICE[2])의 래칭부(400[2])로 전달되어 저장되는 과정에서 제2 테스트 데이터(TDATA2)는 제1 슬라이스(SLICE[1])의 래칭부(400[1])로도 인가될 것이다. 하지만, 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 그 값이 저장되지 않는다. 이는, 제2 슬라이스(SLICE[2])의 래칭부(400[2])가 인에이블되는 타이밍에 제1 슬라이스(SLICE[1])의 래칭부(400[1])가 인에이블되지 않기 때문이다. 즉, 도면에 구체적으로 도시되진 않았지만 제1 슬라이스(SLICE[1])의 래칭부(400[1])와 제2 슬라이스(SLICE[2])의 래칭부(400[2])에는 각각 그 인에이블 여부를 결정하기 위한 서로 다른 제어신호가 인가될 것이다.
여기서, 도 5A와 도 5B로 구분되어 도시되긴 했지만, 테스트 입력구간에서 제1 테스트 데이터(TDATA1)가 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장되는 동작과, 제2 테스트 데이터(TDATA2)가 제2 슬라이스(SLICE[2])의 래칭부(400[2])에 저장되는 동작은 연속되는 동작이다. 즉, 제1 테스트 출력구간 및 제2 테스트 출력구간의 동작이 시작되기 전에 연속적으로 이루어지는 동작이다.
전술한 테스트 입력구간의 동작을 통해 제2 슬라이스(SLICE[2])의 래칭부(400[2])에 저장된 제2 테스트 데이터(TDATA2)는, 테스트 입력구간이 종료된 이후 진행되는 제2 테스트 출력구간에서 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])와 제1 슬라이스(SLICE[1])의 제1 관통전극(TSV1[1]) 및 제1 스위칭부(440[1])를 통해 제1 슬라이스(SLICE[1])의 래칭부(400[1])로 전달되어 저장된다. 즉, 제2 테스트 출력구간에서 제1 스위칭부(440[1])가 인에이블되어 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])로부터 출력되는 데이터를 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])로 출력하는 대신 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장하게 된다. 이때, 제2 테스트 출력구간은 도 5A에서 설명된 제1 테스트 출력구간의 동작에 이어서 연속으로 수행되는 테스트 출력동작을 의미한다. 그런데, 제1 슬라이스(SLICE[1])의 래칭부(400[1])는 제1 테스트 출력구간에서 내부에 저장된 데이터를 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 출력한다. 때문에, 제2 테스트 출력구간이 수행되는 시점에서 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 다른 데이터로 바뀐다고 하더라도 아무런 상관이 없다. 따라서, 제2 테스트 출력구간에서 제2 슬라이스(SLICE[2])의 래칭부(400[2])에 저장되어 있던 데이터가 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])를 통해 출력되어 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장되는 것은 아무런 문제도 없으며, 오히려, 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터에는 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 대한 불량 여부 검출 결과가 저장될 것이다. 즉, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 대해 불량이 발생했을 경우 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 정상적인 상태가 아닐 것이고, 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에에 대해 불랴이 발생하지 않았을 경우 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 정상적인 상태가 될 것이다.
도 5C를 살펴보면, 전술한 제2 테스트 출력구간의 동작에 의해 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제3 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 한 번 출력되고, 이어서 제4 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])를 통해 또 한 번 출력되는 것을 알 수 있다.
먼저, 제3 테스트 출력구간에서 제2 테스트 출력구간의 동작에 의해 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 출력되는 동작은 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에서의 불량 발생 여부를 검출하는 동작이 된다. 즉, 제1 테스트 출력구간에서 이미 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])에 대한 불량 발생 여부가 결정된 상태이고, 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터는 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 대한 불량 발생 여부를 나타내므로, 제3 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])를 통해 출력되는 동작을 통해 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에서의 불량 발생 여부를 검출할 수 있다. 그리고, 제3 테스트 출력구간에서는 제1 스위칭부(440[1])가 인에이블될 필요가 없다.
그리고, 제4 테스트 출력구간에서 제2 테스트 출력구간의 동작에 의해 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])를 통해 출력되는 동작은 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에서의 불량 발생 여부를 검출하는 동작이 된다. 즉, 제3 테스트 출력구간에서 이미 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 대한 불량 발생 여부가 결정된 상태이므로, 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터에 대한 신뢰성이 확보될 수 있다. 이때, 제4 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])를 통해 출력되는 동작을 통해 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에서의 불량 발생 여부를 검출하는 것이 가능하다. 물론, 제4 테스트 출력구간에서는 제1 스위칭부(440[1])가 인에이블되어 제1 슬라이스(SLICE[1])의 래칭부(400[1])에 저장된 데이터가 제2 범프 패드(BP2[1])로 출력될 수 있도록 해야 한다.
이와 같이, 제1 슬라이스(SLICE[1])에 포함된 제1 스위칭부(440[1])가 제2 테스트 출력구간과 제4 테스트 출력구간에서 제1 슬라이스(SLICE[1])의 제1 범프 패드(BP1[1])와 제2 범프 패드(BP2[1])를 연결하는 간단한 동작을 통해 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 불량이 발생하였는지 여부와 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에 불량이 발생하였는지 여부를 분리하여 검출할 수 있다.
특히, 불량이 발생된 것으로 판단된 범프 패드에 대한 리페어(Repair)하는 동작은 슬라이스 단위로 선택되어 이뤄지기 때문에 제2 슬라이스(SLICE[2])의 제1 범프 패드(BP1[2])에서 불량이 발생하였는지 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에서 불량이 발생하였는지를 정확하게 알 수 있을 때 리페어(Repair) 동작이 좀 더 효율적으로 이루질 수 있을 것이다.
참고로, 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])에 대한 바운더리 스캔 경로(Boundary Scan Path) 테스트는 이루어지지 않는 것을 알 수 있는데, 이는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])는 제2 슬라이스(SLICE[2]) 위에 제3 슬라이스(도시되지 않음)이 더 적층되는 경우에만 사용되는 범프 패드이기 때문이다. 즉, 도 5A 내지 도 5C에서와 같이 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])만 적층된 구조에서는 제2 슬라이스(SLICE[2])의 제2 범프 패드(BP2[2])로 데이터가 입/출력되지 않기 때문에 바운더리 스캔 경로(Boundary Scan Path) 테스트가 수행되지 않아도 된다.
또한, 제1 범프 패드(BP1[1], BP1[2]) 및 제2 범프 패드(BP2[1], BP2[2])가 쌍으로 묶여서 수십 또는 수백 개 연속하여 배치되는 형태로 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])에 각각 포함되는 형태로 확장되는 경우에도 전술한 도 5A 내지 도 5C에 개시된 바운더리 스캔 경로(Boundary Scan Path) 테스트가 연속되어 반복되는 과정을 통해 제1 슬라이스(SLICE[1])와 제2 슬라이스(SLICE[2])의 모든 제1 범프 패드(BP1[1], BP1[2]) 및 제1 슬라이스(SLICE[1])의 제2 범프 패드(BP2[1])에 대한 바운더리 스캔 경로(Boundary Scan Path) 테스트가 수행될 수 있도록 한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 칩에 배치되는 범프 패드와 관통전극이 스위즐(Swizzle) 구조를 갖도록 함으로써, 반도체 칩이 단품으로 사용될 때와 두 개 이상의 반도체 칩이 적층 구조로 사용될 때 별도의 추가회로를 필요로 하지 않고도 서로 다른 대역폭(bandwidth)을 갖도록 할 수 있다.
또한, 본 기술은 스위즐(Swizzle) 구조를 갖는 다수의 반도체 칩이 적층 구조를 가질 때, 각각의 반도체 칩에 대해 빈틈없는 바운더리 스캔 경로(Boundary Scan Path) 테스트가 이루어질 수 있도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
SLICE[1] : 제1 슬라이스 SLICE[2] : 제2 슬라이스
TSVT : 테스트 관통전극 TSV1 : 제1 관통전극
TSV2 : 제2 관통전극 BPT : 테스트 범프 패드
BP1 : 제1 범프 패드 BP2 : 제2 범프 패드
400 : 래칭부 440 : 스위칭부
420 : 데이터 전송 구동부

Claims (19)

  1. 테스트 범프 패드;
    제1 관통전극과 연결된 제1 범프 패드;
    제2 관통전극과 연결된 제2 범프 패드;
    상기 테스트 범프 패드와 상기 제1 범프 패드 사이에 접속되어 데이터를 저장하기 위한 래칭부; 및
    테스트 동작 제어신호에 응답하여 상기 제1 범프 패드와 상기 제2 범프 패드 사이를 선택적으로 연결시키기 위한 스위칭부
    를 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 래칭부는,
    테스트 입력구간에서 상기 테스트 범프 패드를 통해 입력된 테스트 데이터를 인가받아 저장하고,
    제1 테스트 출력구간에서 내부에 저장된 상기 테스트 데이터를 상기 제1 범프 패드를 통해 출력하며,
    제2 테스트 출력구간에서 상기 제2 관통전극에 실린 전송 데이터를 상기 스위칭부를 통해 전달받아 저장하고,
    제3 테스트 출력구간에서 내부에 저장된 상기 전송 데이터를 상기 제1 범프 패드를 통해 출력하고,
    제4 테스트 출력구간에서 내부에 저장된 상기 전송 데이터를 상기 제2 범프 패드를 통해 출력하는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서,
    상기 스위칭부는,
    상기 테스트 동작 제어신호가 비활성화되는 상기 테스트 입력구간과 상기 제1 및 제3 테스트 출력구간에서 상기 제1 범프 패드와 상기 제2 범프 패드를 서로 연결시키지 않고,
    상기 테스트 동작 제어신호가 활성화되는 상기 제2 및 제4 테스트 출력구간에서 상기 제1 범프 패드와 상기 제2 범프 패드를 서로 연결시키는 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 테스트 입력구간이 수행된 이후 상기 제1 내지 제4 테스트 출력구간이 순서대로 수행되는 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서,
    상기 래칭부와 상기 제1 범프 패드 사이에 접속되어 서로 간에 전달되는 상기 테스트 데이터 또는 상기 전송 데이터를 전송 구동하기 위한 데이터 전송 구동부를 더 구비하는 반도체 장치.
  6. 각각 테스트 범프 패드와 제1 및 제2 범프 패드를 구비하며 순차적인 스택 구조를 갖는 제1 및 제2 슬라이스를 구비하는 반도체 집적회로에 있어서,
    상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 테스트 범프 패드와 상기 제2 슬라이스의 테스트 범프 패드를 연결하는 테스트 관통전극;
    상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 제1 범프 패드와 상기 제2 슬라이스의 제2 범프 패드를 연결하는 제1 관통전극;
    상기 제1 슬라이스를 관통하여 상기 제1 슬라이스의 제2 범프 패드와 상기 제2 슬라이스의 제1 범프 패드를 연결하는 제2 관통전극;
    상기 제1 및 제2 슬라이스 각각의 테스트 범프 패드와 상기 제1 및 제2 슬라이스 각각의 제1 범프 패드 사이에 접속되어 데이터를 저장하기 위한 래칭부; 및
    테스트 동작 제어신호에 응답하여 상기 제1 슬라이스의 제1 범프 패드와 상기 제1 슬라이스의 제2 범프 패드 사이를 선택적으로 연결시키기 위한 제1 스위칭부
    를 구비하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 제2 슬라이스를 관통하여 상기 제2 슬라이스의 제1 범프 패드와 연결되는 제3 관통전극;
    상기 제2 슬라이스를 관통하여 상기 제2 슬라이스의 제2 범프 패드와 연결되는 제4 관통전극; 및
    상기 테스트 동작 제어신호에 응답하여 상기 제2 슬라이스의 제1 범프 패드와 상기 제2 슬라이스의 제2 범프 패드 사이를 선택적으로 연결시키기 위한 제2 스위칭부를 더 구비하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 제1 관통전극과 상기 제3 관통전극은 서로 수직으로 오버랩되고,
    상기 제2 관통전극과 상기 제4 관통전극은 서로 수직으로 오버랩되는 것을 특징으로 하는 반도체 집적회로.
  9. 제6항에 있어서,
    상기 제1 슬라이스의 래칭부는,
    테스트 입력구간에서 상기 제1 슬라이스의 테스트 범프 패드를 통해 입력된 제1 테스트 데이터를 인가받아 저장하고,
    제1 테스트 출력구간에서 내부에 저장된 상기 제1 테스트 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하며,
    제2 테스트 출력구간에서 상기 제2 관통라인에 실린 전송 데이터를 상기 제1 스위칭부를 통해 전달받아 저장하고,
    제3 테스트 출력구간에서 내부에 저장된 상기 전송 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하고,
    제4 테스트 출력구간에서 내부에 저장된 상기 전송 데이터를 상기 제1 슬라이스의 제2 범프 패드를 통해 출력하는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 제2 슬라이스에 포함된 래칭부는,
    상기 테스트 입력구간에서 상기 테스트 범프 패드 및 상기 테스트 관통전극을 통해 입력된 제2 테스트 데이터를 인가받아 저장하고,
    상기 제2 테스트 출력구간에서 내부에 저장된 상기 제2 테스트 데이터를 상기 제2 슬라이스의 제1 범프 패드로 출력하여 상기 전송 데이터로서 상기 제2 관통라인에 싣는 것을 특징으로 하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 제1 스위칭부는,
    상기 테스트 동작 제어신호가 비활성화되는 상기 테스트 데이터 입력구간과 상기 제1 및 제3 테스트 데이터 출력구간에서 상기 제1 슬라이스의 제1 범프 패드와 상기 제1 슬라이스의 제2 범프 패드를 서로 연결시키지 않고,
    상기 테스트 동작 제어신호가 활성화되는 상기 제2 및 제4 테스트 데이터 출력구간에서 상기 제1 슬라이스의 제1 범프 패드와 상기 제1 슬라이스의 제2 범프 패드를 서로 연결시키는 것을 특징으로 하는 반도체 집적회로.
  12. 제11항에 있어서,
    상기 제1 테스트 데이터와 상기 제2 테스트 데이터는,
    상기 테스트 입력구간에서 상기 제1 슬라이스의 테스트 범프 패드를 통해 순차적으로 각각 입력되는 데이터인 것을 특징으로 하는 반도체 집적회로.
  13. 제11항에 있어서,
    상기 테스트 입력구간이 수행된 이후 상기 제1 내지 제4 테스트 출력구간이 순서대로 수행되는 것을 특징으로 하는 반도체 집적회로.
  14. 제10항에 있어서,
    상기 제1 슬라이스의 래칭부와 상기 제1 슬라이스의 제1 범프 패드 사이에 접속되어 서로 간에 전달되는 상기 제1 테스트 데이터 또는 상기 전송 데이터를 전송 구동하기 위한 제1 데이터 전송 구동부; 및
    상기 제2 슬라이스의 래칭부와 상기 제2 슬라이스의 제1 범프 패드 사이에 접속되어 서로 간에 전달되는 상기 제2 테스트 데이터를 전송 구동하기 위한 제2 데이터 전송 구동부를 더 구비하는 반도체 장치.
  15. 서로간에 직렬로 연결된 테스트 범프 패드와 서로 간에 크로스 형태로 연결된 제1 및 제2 범프 패드를 각각 구비하며 순차적인 스택 구조를 갖는 제1 및 제2 슬라이스를 구비하는 반도체 집적회로의 동작방법에 있어서,
    상기 제1 슬라이스의 테스트 범프 패드를 통해 인가되는 제1 테스트 데이터를 상기 제1 슬라이스 내부에 저장하는 제1 저장단계;
    상기 제1 슬라이스의 테스트 범프 패드와 상기 제2 슬라이스의 테스트 범프 패드를 직렬로 통과하여 인가되는 제2 테스트 데이터를 상기 제2 슬라이스 내부에 저장하는 제2 저장단계;
    상기 제1 저장단계에서 저장된 상기 제1 테스트 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하는 제1 출력단계;
    상기 제2 저장단계에서 저장된 제2 테스트 데이터를 상기 제2 슬라이스의 제1 범프 패드를 통해 출력한 뒤, 상기 제1 슬라이스 내부에 저장하는 제3 저장단계;
    상기 제3 저장단계에서 저장된 상기 제2 테스트 데이터를 상기 제1 슬라이스의 제1 범프 패드를 통해 출력하는 제2 출력단계; 및
    상기 제3 저장단계에서 저장된 상기 제2 테스트 데이터를 상기 제1 슬라이스의 제2 범프 패드를 통해 출력하는 제3 출력단계
    를 포함하는 반도체 집적회로의 동작방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 슬라이스 내부에는,
    상기 제1 또는 제2 테스트 데이터를 저장하기 위한 래치가 각각 구비되는 것을 특징으로 하는 반도체 집적회로의 동작방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 슬라이스 내부에는,
    상기 제1 및 제2 슬라이스 각각의 제1 범프 패드와 상기 제2 범프 패드를 선택적으로 연결하기 위한 스위치가 각각 구비되는 것을 특징으로 하는 반도체 집적회로의 동작방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 슬라이스에 각각 구비된 상기 래치는,
    상기 제1 및 제2 슬라이스 각각의 제1 범프 패드에 직접적으로 연결되고, 상기 제1 및 제2 슬라이스에 각각 구비된 상기 스위치에 의해서 상기 제1 및 제2 슬라이스 각각의 제2 범프 패드에 선택적으로 연결되는 것을 특징으로 하는 반도체 집적회로의 동작방법.
  19. 제18항에 있어서,
    상기 제1 및 제2 슬라이스에 각각 구비된 상기 스위치는,
    상기 제1 및 제2 저장단계와 상기 제1 및 제2 출력단계에서는 비활성화되어 상기 제1 및 제2 슬라이스 각각의 제1 범프 패드와 상기 제2 범프 패드가 서로 연결되지 않도록 제어하고,
    상기 제3 저장단계와 상기 제3 출력단계에서는 활성화되어 상기 제1 및 제2 슬라이스 각각의 제1 범프 패드와 상기 제2 범프 패드가 서로 연결되도록 제어하는 것을 특징으로 하는 반도체 집적회로의 동작방법.
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