KR20120062281A - 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법 - Google Patents

관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법 Download PDF

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Abstract

관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법이 개시된다. 상기 반도체 장치의 일예에 따르면, 제 1 반도체 레이어와, 상기 제 1 반도체 레이어 상에 적층되는 하나 이상의 제 2 반도체 레이어 및 복수의 입력 패드로부터의 신호를 각각 전달하는 복수의 입력 관통 전극을 구비하고, 테스트 모드시, 상기 복수의 입력 패드로부터 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하고, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 입력 관통 전극에 대한 테스트 결과로서 출력 패드를 통해 출력하는 것을 특징으로 한다.

Description

관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법{Semiconductor device of stacked structure having through-silicon-via and test method for the same}
본 발명은 관통 전극(TSV)을 갖는 적층 구조의 반도체 장치에 관한 것으로, 특히 반도체 장치의 관통 전극의 연결 상태를 테스트하는 방법에 관한 것이다.
멀티 칩 패키지(MCP, Multi-Chip Package)는 다수의 칩들로 구성되는 패키지 칩으로서 응용 제품에 따라 필요한 메모리를 조합할 수 있고 휴대폰 등 모바일 기기의 공간 효율화에도 크게 기여한다.
상기 멀티 칩 패키지를 제조하는 방식 중 하나인 3차원 적층(3D stacking) 방식은 다수의 칩들을 수직방향으로 쌓고 TSV(Through Silicon Via)를 이용하여 상기 다수의 칩들을 상호 접속시킨다.
즉, 상기 3차원 적층 방식으로 쌓는 방식에 의한 반도체 메모리 장치는 칩들을 상호 접속시키기 위한 금속 와이어(wire)가 필요 없기 때문에 소형화, 고속화 및 저전력화가 가능하여 날로 수요가 많아지고 있다,
그러나 관통 전극(TSV)를 적용하여 다수의 칩들을 3차원으로 적층한 구조에서, 일부의 관통 전극(TSV)에 조립 불량이 발생할 수 있다. 이 경우 어디에서 불량이 발생했는지나 어떠한 불량 상태가 발생하였는지의 정보가 필요하나, 관통 전극에 대한 보다 정확한 테스트 수행이 어려운 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 적층 구조의 반도체 메모리 장치에서 관통 전극의 RC특성을 측정할 수 있는 회로를 포함하는 반도체 장치 및 그 테스트 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 반도체 장치는, 제 1 반도체 레이어와, 상기 제 1 반도체 레이어 상에 적층되는 하나 이상의 제 2 반도체 레이어 및 복수의 입력 패드로부터의 신호를 각각 전달하는 복수의 입력 관통 전극을 구비하고, 테스트 모드시, 상기 복수의 입력 패드로부터 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하고, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 입력 관통 전극에 대한 테스트 결과로서 출력 패드를 통해 출력하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시 예에 따른 반도체 장치는, 제 1 반도체 레이어와, 상기 제 1 반도체 레이어 상에 적층되는 하나 이상의 제 2 반도체 레이어 및 복수의 출력 패드를 통해 신호를 각각 전달하는 복수의 출력 관통 전극을 구비하고, 테스트 모드시, 입력 패드로부터의 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하고, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 출력 관통 전극에 대한 테스트 결과로서 상기 복수의 출력 패드를 통해 출력하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 복수의 반도체 레이어를 포함하는 반도체 장치의 테스트 방법은, 제 1 테스트 경로를 통해 전달되는 제 1 신호들의 셋업 타임들을 측정하는 단계와, 제 2 테스트 경로를 통해 전달되는 제 2 신호들의 셋업 타임들을 측정하는 단계 및 상기 제 1 신호들의 셋업 타임들과 상기 제 2 신호들의 셋업 타임들의 상대적인 편차에 따라 상기 관통 전극의 특성을 판단하는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 테스트 시스템은, 테스트 보드와, 상기 테스트 보드에 실장되며 복수의 관통 전극을 포함하고, 복수의 입력 패드를 통해 입력되는 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하며, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 관통 전극에 대한 테스트 결과로서 출력 패드를 통해 출력하는 반도체 장치 및 상기 반도체 장치에서 출력되는 테스트 결과를 이용하여 신호의 패스 또는 페일여부를 검출하고, 상기 검출 결과에 따라 상기 복수의 관통 전극에 대한 특성을 판단하는 테스터를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 반도체 장치에 따르면, 관통 전극의 전기적 연결 상태뿐만 아니라 RC특성을 측정할 수 있는 회로를 구비함으로써 관통 전극의 전체적인 특성에 대한 테스트가 가능한 효과가 있다.
또한, 본 발명의 일 실시예에 의한 반도체 장치에 따르면, 관통 전극에 대한 테스트 결과의 정확도를 향상할 수 있는 효과가 있다.
도 1은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다.
도 2는 도 1의 반도체 장치의 일예로서 반도체 메모리 장치를 구현하는 일예를 나타내는 도면이다.
도 3a 및 도 3b는 도 2의 반도체 장치의 구현 예를 나타내는 블록 도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 구조의 반도체 장치의 일부분을 나타내는 도면이다.
도 5는 도 4의 반도체 장치를 구현하는 일예를 나타내는 회로도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 전체적인 구조를 나타내는 회로도이다.
도 7은 도 6의 반도체 장치로 인가되는 테스트 신호의 타이밍 도이다.
도 8의 a,b,c는 각각 도 6의 반도체 장치의 테스트 동작을 위한 각종 제어신호들의 파형도이다.
도 9는 테스트 결과를 이용하여 셋업 타임을 측정한 일예를 나타내는 그래프이다.
도 10은 본 발명의 다른 실시 예에 따른 적층 구조의 반도체 장치를 나타내는 회로 도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 적층 구조의 반도체 장치의 일부분을 나타내는 도면이다.
도 12는 도 11의 반도체 장치의 일 구현예를 나타낸 회로도이다.
도 13는 도 12의 회로들을 포함하는 본 발명의 반도체 장치의 전체적인 구조를 나타내는 회로도이다.
도 14의 a,b,c는 각각 도 13의 반도체 장치의 테스트 동작을 위한 각종 제어신호들의 파형도이다.
도 15는 도 14의 출력 관통 전극에 대한 테스트 결과에 따라 측정된 셋업 타임의 일예를 나타내는 그래프이다.
도 16은 본 발명의 일 실시 예에 따른 관통 전극의 RC 특성을 측정하기 위한 테스트 방법을 나타내는 흐름도이다.
도 17은 본 발명의 일 실시 예에 따른 테스트 시스템의 블록도이다.
도 18은 본 발명의 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용 예를 도시한 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 반도체 메모리 시스템에서 메모리 컨트롤러와 메모리 장치의 신호 전송 예를 나타내는 블록도이다.
도 20은 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용 예를 도시한 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다. 도 1을 참조하면, 반도체 장치(100)는 관통 전극(120)을 통해 상호 연결된 적층 구조의 복수의 레이어들(LA1~LAn)을 구비한다. 레이어(LA1~LAn) 각각은 반도체 장치(100)의 기능을 구현하기 위한 복수의 회로블록(110)을 포함한다. 반도체 장치(100)의 일 예로서 메모리 셀을 포함하는 반도체 메모리 장치가 적용될 수 있으며, 도 1의 장치가 반도체 메모리 장치(100)인 경우 상기 레이어들(LA1~LAn)은 셀 레이어로 지칭될 수 있으며, 복수의 회로 블록(110)은 메모리 블록을 포함할 수 있다.
도2 는 도 1의 반도체 장치의 일예로서 반도체 메모리 장치를 구현하는 일예를 나타내는 도면이다. 반도체 장치(200)는 다수의 반도체 레이어들(LA1~LAn)을 포함할 수 있다. 상기 반도체 레이어(LA1~LAn) 중 제 1 반도체 레이어(LA1)는 마스터 칩이고 이외의 반도체 레이어(LA2~LAn)은 슬레이브 칩일 수 있다.
제 1 반도체 레이어(LA1)는 메모리를 구동하기 위한 각종 로직 회로를 구비한다. 예컨대, 도 2에 도시된 바와 같이 제 1 반도체 레이어(LA1)는 메모리의 워드라인을 구동하기 위한 X-드라이버(211)와 메모리의 비트라인을 구동하기 위한 Y-드라이버(212), 데이터의 입출력을 제어하기 위한 데이터 입출력부(213), 외부로부터 커맨드(Command)를 입력 받아 버퍼링 및 디코딩하는 커맨드 버퍼(214)와 외부로부터 어드레스를 입력 받아 버퍼링 하는 어드레스 버퍼(215), 메모리의 동작 모드를 세팅하거나 테스트 동작 모드를 제어하는 모드 레지스터 세트(MRS,217) 및 전압 생성회로 등 기타 로직 회로가 배치된 주변회로(216)를 구비한다.
한편, 슬레이브 칩, 예컨대 제 n 반도체 레이어(LAn)는 메모리 영역(220)과 로직 영역(230)을 구비한다. 메모리 영역(220)은 다수의 메모리 셀과 메모리 억세스를 위한 워드라인 및 비트라인을 포함하며, 로직 영역(230)은 메모리 구동을 위한 회로와 레이어에 관계된 정보를 발생하는 회로 등을 포함한다.
도 3a 및 도 3b는 도 2의 반도체 장치의 구현 예를 나타내는 블록 도이다. 도 3a,b에 도시된 바와 같이, 반도체 장치는 다수의 반도체 레이어들과, 반도체 레이어들을 적층하기 위한 패키지 기판을 포함할 수 있다. 반도체 레이어들은 집적회로가 배치되는 액티브 영역 및 상기 액티브 영역과 패키지 기판을 전기적으로 연결하는 관통 전극을 포함할 수 있다. 도 3a,b에서는 두 개의 반도체 레이어들이 패키지 기판에 적층된 예가 도시되었으나, 더 많은 수의 반도체 레이어들이 적층될 수도 있다.
도 3a의 반도체 장치(300A)는, 반도체 레이어들(310A, 320A)의 액티브 영역(311A, 321A)이 패키지 기판(330A)의 반대 면을 향하도록 배치되는 페이스-업(face-up) 구조를 갖는 예를 나타낸다. 이 경우에 제 1 반도체 레이어(310A)의 액티브 영역(311A)과 제 2 반도체 레이어(320A)의 액티브 영역(321A)은, 제 2 반도체 레이어(320A)에 배치된 관통 전극(322A)을 통해 신호를 서로 송수신한다.
한편, 도 3b의 반도체 장치(300B)는, 반도체 레이어(310B, 320B)의 액티브 영역(311B, 321B)이 패키지 기판(330B)을 향하도록 배치되는 페이스-다운(face down) 구조를 갖는 예를 나타낸다. 이 경우에 제 1 반도체 레이어(310B)의 액티브 영역(311B)과 제 2 반도체 레이어(320B)의 액티브 영역(321B)은, 제 1 반도체 레이어(310B)에 배치된 관통 전극(312B)을 통해 신호를 서로 송수신한.
즉, 페이스-업(face-up) 또는 페이스-다운(face-down) 구조인지에 따라 제1 반도체 레이어와 제 2 반도체 레이어를 전기적으로 연결하는 관통 전극의 위치가 달라질 수 있다.
도 4는 본 발명의 일 실시 예에 따른 적층 구조의 반도체 장치의 일부분을 나타내는 도면이다. 반도체 장치(1000)는 제 1 반도체 레이어(1100) 및 제 2 반도체 레이어(1000)를 포함하며, 또한 제 1 및 제 2 반도체 레이어(1100, 1200) 사이의 신호 전달을 위한 관통 전극(1300, 1400)이 반도체 장치(1000)에 배치된다. 일부의 관통 전극(1300)은 외부로부터의 신호를 반도체 장치(1000) 내부로 전달하기 위한 입력 관통 전극이며, 다른 일부의 관통 전극(1400)은 반도체 장치(1000)로부터의 신호를 외부로 전달하기 위한 출력 관통 전극이다. 도 4에는 두 개의 반도체 레이어(1100, 1200)만이 도시되었으나 더 많은 수의 반도체 레이어들이 구비될 수 있으며, 또한, 제 1 반도체 레이어(1100)는 마스터 칩(Master chip)일 수 있고, 제 2 반도체 레이어(1200)는 슬레이브 칩(Slave chip)일 수 있다.
노멀 모드(Normal mode)에서는, 외부로부터의 신호가 입력 패드(1110)를 통해 입력되고, 입력된 신호는 제 1 반도체 레이어(201) 및 제 2 반도체 레이어(202)로 전송된다. 상기 외부로부터의 입력 신호는 데이터, 커맨드/어드레스 및 클록 신호 중 어느 하나가 될 수 있으며, 상부에 적층된 반도체 레이어(예컨대, 제2 반도체 레이어)로는 하나 이상의 버퍼 및 입력 관통 전극(1300)을 전달된다.
한편 반도체 장치(1000)의 테스트 모드(Test mode)에서는, 입력 관통 전극(1300)의 RC특성을 테스트 하기 위해서 테스트 신호가 입력 패드(1110)를 통해 입력되고, 반도체 장치(1000) 내의 적어도 두 개의 경로를 통하여 테스트 신호를 각각 전달하며, 전달된 테스트 신호를 출력 패드(1160)를 통해 테스트 결과로서 출력한다. 상기 적어도 두 개의 경로는, 입력 관통 전극(1300)과 일 노드를 통해 전기적으로 연결된 경로 및/또는 상기 입력 관통 전극(1300)을 통하여 전달되는 경로를 포함할 수 있다. 상기 출력된 테스트 결과에 대한 지연시간 및 데이터 셋 업 시간(data setup time)의 편차를 측정함으로써 입력 관통 전극(1300)의 RC특성을 테스트할 수 있다.
제 1 반도체 레이어(1100)는, 입력 패드(210)를 통해 노멀 신호나 테스트 신호를 수신하고 동작 모드(예컨대, 노멀 모드 또는 테스트 모드)에 따라 상기 신호를 선택적으로 출력하는 신호 선택부(1120)와, 테스트 모드시 적어도 두 개의 경로를 통해 전달된 테스트 신호 중 어느 하나의 경로를 선택하는 경로 선택부(1130)와, 경로 선택부(1130)에 의해 출력된 테스트 신호를 저장하는 제 1 저장부(1140)를 포함한다. 또한, 제 1 반도체 레이어(1100)는, 제 2 반도체 레이어(1200)로부터 전달된 테스트 신호와 제 1 저장부(1140)에서 출력된 테스트 신호 중 출력 패드(1160)로 전달할 테스트 신호를 선택하는 출력 선택부(1150)를 더 포함할 수 있다. 제 2 반도체 레이어(1200)로부터의 테스트 신호는 출력 관통 전극(1400)를 통해 전달될 수 있으며, 또한 출력 관통 전극(1400)에 의한 신호 전달의 영향을 감소하기 위하여 상기 출력 관통 전극(1400)은 두 개 이상의 관통 전극들을 포함하는 관통 전극 그룹으로 이루어질 수 있다.
한편, 제 2 반도체 레이어(1200)는 입력 관통 전극(1300)을 통해 전달된 테스트 신호를 저장하는 제 2 저장부(1210)를 포함한다. 이외에도, 신호의 전달을 위한 하나 이상의 버퍼가 제 1 반도체 레이어(1100) 및 제 2 반도체 레이어(1200)에 각각 구비될 수 있다.
도 4에 도시된 신호 선택부(1120), 경로 선택부(1130), 제1 저장부(1140) 및 제2 저장부(1210)는 각각의 입력 관통 전극(1300)에 대응하여 배치될 수 있다. 예컨대, 반도체 장치(1000)는 다수 개의 입력 관통 전극(1300)을 포함하며, 각각의 입력 관통 전극(1300)에 대응하여 상기 신호 선택부(1120), 경로 선택부(1130), 제1 저장부(1140) 및 제2 저장부(1210)가 배치된다. 또한, 상기 관통 전극들(1300, 1400)은 제 1 반도체 레이어(1100) 또는 제 2 반도체 레이어(1200)에 배치되는 관통 전극들일 수 있으며, 예컨대 반도체 레이어들(1100, 1200)이 페이스 다운 구조를 갖는 경우 상기 관통 전극들(1300, 1400)은 제 1 반도체 레이어(1100)에 배치될 수 있다.
반도체 장치(1000)의 노멀 모드시, 입력 패드(1110)를 통해 입력된 신호는 노멀 패스(Normal path)를 통해 제 1 반도체 레이어(1100)나 제 2 반도체 레이어(1200)로 전달된다. 반면에, 반도체 장치(1000)의 테스트 모드시, 입력 패드(1110)를 통해 입력된테스트 신호는 다수 개의 테스트 경로를 통해 전달된다. 예컨대, 상기 다수 개의 테스트 경로는 제1 내지 제3 테스트 경로를 포함할 수 있다. 제1 테스트 경로는 제 1 반도체 레이어(1100) 내에 형성되고 입력 관통 전극(1300)에 전기적으로 절연된 경로(1)이고, 제2 테스트 경로는 제 1 반도체 레이어(1100) 내에 형성되고 입력 관통 전극(1300)과 일 노드(a)를 통해 전기적으로 연결되는 경로(2)이며, 제3 테스트 경로는 입력 관통 전극(1300)을 통하여 제 2 반도체 레이어(1200)로 테스트 신호가 전달되는 경로(3)일 수 있다.
먼저, 입력 패드(1110)를 통해 입력된 테스트 신호는 제1 및 제2 테스트 경로(1, 2)를 통하여 경로 선택부(1130)로 제공된다. 경로 선택부(1130)는 제1 테스트 경로(1)를 통해 전달된 신호(이하, 제 1 신호)를 선택적으로 제 1 저장부(240)로 출력한다. 제 1 저장부(240)는 클럭(CLK) 신호에 응답하여 신호를 수신하거나 출력하며, 경로 선택부(1130)로부터의 제 1 신호를 수신하고 이를 출력 선택부(1150)로 제공한다. 출력 선택부(1150)는 제1 신호를 출력 패드(1160)를 통해 테스트 결과로서 출력하며, 외부의 장치(예컨대 테스트 장치, 미도시)는 상기 테스트 결과를 이용하여 신호의 셋업 타임(setup time) 등을 분석할 수 있다. 제 1 경로(1)는 입력 관통 전극(1300)과 전기적으로 절연된 경로로서, 입력 관통 전극(1300)의 RC 특성과 무관하게 입력 관통 전극(1300)별로 기본적으로 존재하는 패스 지연시간(path delay time)에 대한 편차를 측정할 수 있다.
이후, 경로 선택부(1130)는 제2 테스트 경로(2)를 통해 전달된 신호(이하, 제 2 신호)를 선택적으로 제 1 저장부(240)로 출력한다. 제 1 저장부(240)는 클럭(CLK) 신호에 응답하여 제 2 신호를 출력 선택부(1150)로 제공한다. 출력 선택부(1150)는 제2 신호를 출력 패드(1160)를 통해 테스트 결과로서 출력하며, 외부의 장치(예컨대 테스트 장치, 미도시)는 상기 테스트 결과를 이용하여 신호의 셋업 타임(setup time) 등을 분석할 수 있다. 제 2 테스트 경로(2)는 일 노드(a)를 통해 입력 관통 전극(1300)과 전기적으로 연결되는 경로로서, 상기 제2 경로(2)를 통해 출력된 테스트 신호는 입력 관통 전극(1300)의 커패시턴스 성분에 의한 영향을 받는다. 이에 따라, 제2 테스트 경로(2)를 통한 테스트 결과를 분석함으로써 입력 관통 전극(250)의 커패시턴스(Capacitance) 성분에 의한 영향을 측정할 수 있다.
이후, 출력 선택부(1150)는 제3 테스트 경로(3)를 통해 전달된 신호(이하, 제 3 신호)를 선택적으로 출력 패드(1160)를 통해 테스트 결과로서 출력한다. 상기 제 3 신호는 제2 저장부(1210) 및 출력 관통 전극(1400)을 통해 출력 선택부(1150)로 제공된다. 출력 선택부(1150)는 제1 반도체 레이어(1100) 내의 제1 신호 또는 제2 신호와 제2 반도체 레이어(1200)로부터의 제3 신호를 동시에 수신할 수 있으며, 이 중 어느 하나를 선택적으로 출력할 수 있다. 제 3 테스트 경로(3)는 테스트 신호가 입력 관통 전극(1300)을 통해 전달되는 경로로서, 상기 제3 경로(3)를 통해 출력된 테스트 신호는 입력 관통 전극(1300)의 커패시턴스(Capacitance) 성분 및 저항(Resistance) 성분에 의한 영향을 받는다. 이에 따라, 제3 테스트 경로(3)를 통한 테스트 결과를 분석함으로써 입력 관통 전극(250)의 커패시턴스 성분 및 저항 성분에 의한 영향을 측정할 수 있다.
상기 도 4에 대한 설명에서는, 제1 테스트 경로 내지 제3 테스트 경로가 순차적으로 수행되는 예가 설명되었으나, 본 발명의 실시예는 반드시 이에 국한될 필요는 없다. 예컨대, 테스트 경로를 선택하는 순서는 임의적으로 설정되어도 무방하다. 또한 입력 관통 전극(1300)의 커패시턴스 성분만을 측정하기 위해서는, 제1 및 제2 테스트 경로(1, 2)를 통한 테스트 결과만을 분석할 수 있으며, 또한 입력 관통 전극(1300)의 저항성 성분만을 측정하기 위해서는, 제1 및 제3 테스트 경로(1, 3)를 통한 테스트 결과만을 분석할 수도 있다.
도 5는 도 4의 반도체 장치를 구현하는 일예를 나타내는 회로도이다. 도 4 및 도 5를 참조하면, 반도체 장치(1000)는 제1 및 제2 반도체 레이어(1100, 1200)를 포함할 수 있다. 제1 반도체 레이어(1100)는 외부로부터 노멀 신호나 테스트 신호를 수신하는 입력 패드(1110), 노멀 신호나 테스트 신호를 선택적으로 출력하는 신호 선택부(1120), 적어도 두 개의 테스트 경로로부터 신호를 각각 수신하고 선택적으로 출력하는 경로 선택부(1130), 및 선택된 테스트 경로를 통한 신호를 저장하는 제 1 저장부(240)를 포함할 수 있다. 또한 제2 반도체 레이어(1200)는 입력 관통 전극(1300)을 통해 전달되는 테스트 신호를 저장하는 제 2 저장부(1210)를 포함할 수 있다.
반도체 장치(1000)에 구비되는 모드 레지스터(Mode register set, 미도시)는 테스트 모드(Test mode)에서의 동작을 제어하기 위한 각종 제어신호들을 발생할 수 있다. 예컨대, 테스트 인에이블 신호(Test RC)는 입력 관통 전극(1300)의 저항 성분 및 커패시턴스 성분을 측정하기 위한 모드로 진입시킨다. 또한, 바이패스(Bypass) 신호는 제 1 입력 경로(1) 또는 제 2 입력 경로(2)를 선택하기 위한 제어신호로 이용된다.
신호 선택부(1120)는 제 1 멀티 플렉서(1121) 및 제 1 트라이 스테이트 버퍼(Tri-state buffer, 1122)를 포함한다. 제 1 트라이 스테이트 버퍼(1122)는 테스트 인에이블 신호(Test RC)에 응답하여 동작함으로써 테스트 신호의 전달을 제어할 수 있다. 제 1 멀티 플렉서(221)의 전단에는 제1 반도체 레이어(1100) 내의 로직 회로(미도시)가 배치될 수 있으며, 노멀 경로(Normal path)가 선택되면 노멀 신호가 상기 로직 회로(미도시)로 제공되거나 제 1 멀티 플렉서(221) 및 입력 관통 전극(1300)을 통하여 제2 반도체 레이어(1200)로 제공될 수 있다. 이에 반해, 테스트 모드시에는 테스트 경로(TEST path)가 선택되고, 제 1 멀티 플렉서(MUX, 221)는 테스트 인에이블 신호(Test RC)에 의해 테스트 신호를 선택적으로 출력한다.
경로 선택부(1130)는 테스트 신호 경로를 결정하는 바이패스 신호 (Bypass)에 연결되는 트라이 스테이트 버퍼를 포함할 수 있다. 예컨대, 경로 선택부(1130)는 제1 테스트 경로에 배치된 제 2 트라이 스테이트 버퍼(1131)와 제2 테스트 경로에 배치된 제 3 스테이트 버퍼(1132)를 포함한다. 제 2 및 제 3 트라이 스테이트 버퍼(1131, 1132)는 각각 바이패스(Bypass) 신호에 의해 제어된다. 예컨대, 바이패스(Bypass) 신호가 논리 하이 레벨을 가지면 제 2 트라이 스테이트 버퍼(1131)로부터 제1 테스트 신호가 선택적으로 출력되며, 바이패스(Bypass) 신호가 논리 로우 레벨을 가지면 제 3 트라이 스테이트 버퍼(232)로부터 제2 테스트 신호가 선택적으로출력된다. 선택된 테스트 신호는 제 1 저장부(1140)로 출력된다.
제 1 저장부(1140)는 제 2 멀티 플렉서(1141)와 제 1 플립플롭(1142)를 포함한다. 제 2 멀티 플렉서(1141)는 테스트 인에이블 신호(Test RC)가 로직 하이 레벨일 때 경로 선택부(1130)에서 출력되는 테스트 신호(Dk)를 선택하고 이를 제 1 플립플롭(1142)로 출력한다. 테스트 인에이블 신호(Test RC)가 로직 로우 레벨 일 때는, 이전 단(stage)의 제 1 저장부(미도시)로부터의 테스트 신호(Dk -1)를 선택하고 이를 제 1 플립플롭(1142)로 출력한다.
제 2 저장부(1210)는 제 3 멀티 플렉서(1211)와 제 1 플립플롭(1212)를 포함할 수 있다. 제 3 멀티 플렉서(1211)는 테스트 인에이블 신호(Test RC)에 응답하여 동작하며, 예컨대 테스트 인에이블 신호(Test RC)가 로직 하이 레벨일 때 입력 관통 전극(1300)을 통해 전달되는 테스트 신호(Dk)를 선택적으로 제 2 플립플롭(1212)로 출력한다. 테스트 인에이블 신호(Test RC)가 로직 로우 레벨 일 때는 이전 단(stage)의 제 2 저장부(미도시)로부터의 테스트 신호(Dk -1)를 선택하고 이를 제 2 플립플롭(1212)로 출력한다..
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 전체적인 구조를 나타내는 회로도이다. 도 6을 참조하면, 반도체 장치(1000)에서 제 1반도체 레이어(1100)와 제 2 반도체 레이어(1200) 사이의 데이터, 어드레스 및 커맨드 등을 전송하기 위해 필요한 입력 관통 전극 개수는 다수 개가 될 수 있다. 본 발명의 실시예에 따르면, 상기 다수 개의 입력 관통 전극들에 대한 RC 특성을 측정하기 위하여 각각의 입력 관통 전극들마다 도 5에 도시된 회로블록과 동일 또는 유사한 회로블록이 배치될 수 있다. 설명의 편의상 도 6에는 두 개의 입력 관통 전극(1310, 1320)이 도시된다.
다수의 패드들이 제 1 반도체 레이어(1100)에 배치되며, 예컨대 테스트 신호의 저장 및 출력을 위한 클록 신호(CLK)가 입력 패드(1111)를 통해 수신되고, 하나 이상의 노멀 신호나 테스트 신호가 입력 패드들(1112, 1113)을 통해 수신된다. 또한 제 1 및 제 2 반도체 레이어(1100, 1200)로부터의 테스트 결과가 출력 패드(1161)를 통해 출력된다.
클록 신호(CLK)는 제 1 반도체 레이어(1100) 내부로 전달되며, 또한 제1 관통 전극 그룹(1330)을 통해 제 2 반도체 레이어(1200) 내부로 전달된다. 또한, 노멀 모드시 노멀 패스(Normal path)가 선택되고, 노멀 신호(예컨대, 데이터, 커맨드/어드레스 등의 신호)는 제 1 반도체 레이어(1100)의 로직 회로(1170)로 제공되거나 입력 관통 전극들(1310, 1320)을 통하여 제 2 반도체 레이어(1200)로 제공된다. 또한, 테스트 모드시 테스트 패스가 선택되고, 테스트 신호는 반도체 장치(1000) 내의 적어도 두 개의 테스트 경로를 통하여 전달된다. 상기 테스트 경로를 통해 전달된 신호는 테스트 결과로서 출력 패드(1161)를 통해 출력된다.
또한, 입력 관통 전극(1310, 1320)에 대한 테스트를 수행하기 위하여 각종 회로블록이 배치된다. 예컨대, 제1 입력 관통 전극(1310)의 테스트를 위하여 신호 선택부(1120_1), 경로 선택부(1130_1), 제1 저장부(1140_1) 및 제2 저장부(1210_1)가 배치되며, 또한 제2 입력 관통 전극(1320)의 테스트를 위하여 신호 선택부(1120_2), 경로 선택부(1130_2), 제1 저장부(1140_2) 및 제2 저장부(1210_2)가 배치된다. 또한, 출력 선택부(1150)는 제 1 반도체 레이어(1100) 내의 테스트 신호와 제 2 반도체 레이어(1200)로부터의 테스트 신호를 수신하고 이를 선택적으로 출력한다. 제 2 반도체 레이어(1200)로부터의 테스트 신호는 제2 관통 전극 그룹(1410)을 통해 출력 선택부(1150)로 제공될 수 있다. 제1 및 제2 관통 전극 그룹(1330, 1410) 각각은 신호의 전달이 전기적으로 끊어질 것을 대비하여 다수 개의 관통 전극들로 구성될 수 있다.
반도체 장치(1000)의 테스트 모드시, 입력 패드들(1112, 1113)을 통해 동시에 테스트 신호가 수신되면, 상기 수신된 테스트 신호는 다수의 테스트 경로를 통해 전달된다. 예컨대, 상기 테스트 신호는 제 1 반도체 레이어(1100) 내에 형성되고 입력 관통 전극(1310, 1320)에 전기적으로 절연된 제 1 테스트 경로, 제 1 반도체 레이어(1100) 내에 형성되고 입력 관통 전극(1310, 1320)의 일 노드에 전기적으로 연결되는 제 2 테스트 경로 및 입력 관통 전극(1310, 1320)을 통하여 제 2 반도체 레이어(1200)로 전달되는 제 3 테스트 경로(TSV path top, (3))를 통해 전달된다.
예를 들어, 테스트 인에이블 신호(Test RC)가 로직 하이 레벨이 되면 테스트 모드로 진입한다. 입력 패드(1112, 1113)를 통해 테스트 신호가 수신되고, 경로 선택부(1130_1, 1130_2)는 제 1 테스트 경로를 통해 전달되는 제1 신호와 제2 테스트 경로를 통해 전달되는 제2 신호를 수신한다. 경로 선택부(1130_1, 1130_2)는 먼저 제 1 신호를 선택적으로 출력하고, 상기 선택된 제 1 신호는 제 1 저장부(1140_1, 1140_2)에 저장된다.
이 후, 테스트 인에이블 신호(Test RC)가 로직 로우 레벨이 되면, 제 1 저장부(1140_1, 1140_2)에 저장된 제 1 신호가 클록 신호에 동기하여 외부로 제공된다. 제 1 저장부(1140_1, 1140_2)에 저장된 제 1 신호는 쉬프트 레지스터 방식으로 전달되어 외부로 제공될 수 있으며, 도 6에 도시된 바와 같이 이전 단의 제1 저장부(예컨대, 제1 입력 관통 전극에 대응하는 제1 저장부, 1140_1)에 저장된 제 1 신호가 다음 단의 제1 저장부(예컨대, 제2 입력 관통 전극에 대응하는 제1 저장부, 1140_2)로 제공된다. 이에 따라, 복수의 입력 관통 전극(1310, 1320) 각각에 대한 제 1 테스트 경로를 통과한 제 1 신호들은 출력 패드(1161)를 통해 순차적으로 외부로 출력된다.
상기와 같은 제1 테스트 경로를 통한 테스트 신호의 전달이 반복적으로 수행된다. 예컨대, 테스트 신호를 소정의 시간만큼 지연하여 입력하여 테스트 동작을 반복하거나, 또는 클록 신호(CLK)를 소정의 시간만큼 지연하여 입력하여 테스트 동작을 반복한다. 상기 반복되어 수행된 테스트 결과를 참조하여 신호의 정상적인 패스(pass) 또는 페일(fail) 여부를 판별할 수 있으며, 상기 판별 결과를 이용하여 복수의 입력 관통 전극(1310, 1320)의 RC 특성을 배제하였을 때의 신호의 셋업 타임(setup time)이나 홀드 타임(hold time)을 산출할 수 있다.
이후, 제 2 테스트 경로 및 제 3 테스트 경로도 같은 방법으로 테스트 결과를 출력한다. 또한, 테스트 결과를 분석하여 제2 및 제3 테스트 경로 각각에 대한 셋업 타임(setup time)이나 홀드 타임(hold time)을 산출한다. 제1 내지 제3 테스트 경로에 대해 산출된 셋업 타임(setup time)이나 홀드 타임(hold time)을 서로 비교하여 입력 관통 전극(1310, 1320)의 RC 특성을 판단한다. 제 3 테스트 경로를 통과하는 제 3 신호들은 관통 전극 그룹(1330)을 통하여 제2 반도체 레이어(1200)로 전달된다.
도 7은 도 6의 반도체 장치로 인가되는 테스트 신호의 타이밍 도이다. 본 발명에 의한 관통 전극의 테스트 방법은, 복수의 입력 관통 전극들(1310, 1320) 각각에 대한 신호의 셋업 타임(setup time)이나 홀드 타임(hold time)을 측정하여 수행될 수 있다. 셋업 타임(setup time)은 외부 클럭 신호(CLK)를 기준으로 일정 시간 전에 입력 패드를 통한 신호(예컨대, 어드레스, 커맨드 또는 데이터 등)가 입력되어야 하는 시간을 이른다. 따라서 셋업 시간을 측정하기 위해서 셋 업 시간을 다르게 하여 테스트 신호를 반복적으로 입력 패드를 통해 인가하고, 페일(Fail)이 날 때까지 테스트 신호를 인가하여 테스트 동작을 반복할 수 있다.
도 7은 어느 하나의 테스트 경로를 통해 테스트 신호를 반복적으로 인가하고, 해당 테스트 경로에 대한 셋업 타임을 측정하는 일예를 나타낸다. 도 7을 참고하면, 처음에는 셋업 타임을 ts1로 설정하고, 복수의 입력 패드들 각각을 통해 테스트 신호들(D1_1, D2_1, D3_1)을 인가한다. 상기 테스트 신호들은 다수의 테스트 경로를 통해 전달되고 출력 패드를 통해 출력된다. 출력된 테스트 결과를 분석하여 페일(Fail) 또는 패스(Pass) 여부를 판별한다.
이후, 셋업 타임을 ts2로 설정하고, 복수의 입력 패드들 각각을 통해 테스트 신호들(D1_2, D2_2, D3_2)을 인가한다. 또한, 셋업 타임을 ts3로 설정하고 테스트 신호들(D1_3, D2_3, D3_3)을 인가한다. 출력된 테스트 결과가 페일(Fail)이 나타나기 시작할 때의 시간을 셋업 타임으로 정의할 수 있다.
즉, 테스트 신호 대비 클럭 신호의 상대적인 위치를 이동시켜 가면서 셋업 타임을 측정하고, 복수의 테스트 경로 각각에 대하여 신호 저장부에 저장된 신호를 별도의 테스트 패스(test path)를 통하여 출력시킴으로써 각각의 테스트 경로에 대한 셋업 타임을 테스트 장치(미도시)에서 판별한다.
도 8의 (a), (b), (c)는 각각 도 6의 반도체 장치의 테스트 동작을 위한 각종 제어신호들의 파형도이다. 복수의 입력 관통 전극들(1310, 1320)의 RC특성을 판별하기 위하여 셋 업 타임이나 홀드 타임을 측정한다. 셋업 타임이 외부 클럭 신호(CLK)를 기준으로 일정 시간 전에 어드레스, 커맨드 또는 데이터 등이 입력되어야 하는 시간이라면, 홀드 타임은 상기 신호들이 외부 클럭 신호(CLK)를 기준으로 일정하게 유지되어야 하는 시간을 말한다. 예를 들면, 셋업 타임과 홀드 타임이 각각 2ns와 1ns라면, 외부 클럭 신호(CLK)를 기준으로 2ns 이전에 신호를 인가하고, 인가된 신호는 외부 클럭 신호(CLK)를 기준으로 1ns이상 유지되어야 한다.
도 8의 (a)는 입력 관통 전극(1310, 1320)과 전기적으로 절연되어 있는 제 1 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 6 및 도 8의 (a)를 참조하면, 경로 선택부(1130_1, 1130_2)에서 바이패스 신호(Bypass)는 로직 하이 레벨로 인가된다. 또한, 출력 선택부(1150)에 인가되는 레이어 선택 신호(TST MS)도 로직 하이 레벨로 유지된다.
도 6의 입력 패드가 n 개인 것으로 가정할 때, 테스트 인에이블 신호(Test RC)가 로직 하이 레벨인 동안에 복수의 입력 패드(DIN1~ DINn)를 통해 테스트 신호(D0)가 동시에 인가된다. 인가된 테스트 신호(D0)는 출력 패드(DOUT_SCAN, 1161)를 통해 순차적으로 테스트 결과(LAT1~ LATn)로서 출력된다. 또한, 셋 업 타임을 다르게 하여 테스트 신호(D0)를 여러 번 인가할 수 있다.
테스트 인에이블 신호(Test RC)가 로직 로우 레벨이 되면, 클럭 신호(CLK)에 동기하여 출력 패드(DOUT_SCAN)를 통하여 테스트 결과(LAT1~ LATn)가 순차적으로 출력된다. 출력되는 테스트 결과를 분석하여 패스(Pass)/ 페일(fail) 여부를 확인하고, 확인 결과에 따라 셋업 타임을 측정한다. 복수의 입력 패드(DIN1~ DINn)에 셋업 타임을 다르게 하여 테스트 신호(D0)를 여러 번 인가할 수 있다. 즉, 복수의 입력 패드(DIN1~DINn)를 통해 테스트 신호(D0)를 인가할 때는 테스트 인에이블 신호(Test_RC)가 로직 하이 레벨이 되고, 출력 패드(DOUT_SCAN)를 통해 테스트 결과(LAT1~ LATn)가 출력될 때는 테스트 인에이블 신호(Test RC)가 로직 로우 레벨이 되며, 정확한 셋업 타임을 산출할 때 까지 이 과정을 반복한다.
도 8(b)는 입력 관통 전극(1310, 1320)과 일 노드를 통해 연결되는 제 2 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 6 및 도 8의 (b)를 참조하면, 경로 선택부(1130_1, 1130_2)에서 바이패스 신호(Bypass)는 로직 로우 레벨로 인가된다. 또한, 출력 선택부(1150)에 인가되는 레이어 선택 신호(TST_MS) 는 로직 하이 레벨로 유지된다. 테스트 인에이블 신호(Test_RC), 입력 패드(DIN1~DINn)로 인가되는 테스트 신호(D0)는 도 8의 (a)의 신호 파형도와 동일할 수 있다. 또한, 제2 테스트 경로에 대한 테스트 결과(LAT1~ LATn)가 출력 패드(DOUT_SCAN)를 통해 출력된다. 제2 테스트 경로에 대해서도, 전술한 바와 같이 셋 업 타임을 다르게 하여 테스트 신호(D0)를 여러 번 인가하며, 정확한 셋업 타임을 산출할 때 까지 상기 과정을 반복한다.
도 8의 (c)는 테스트 신호가 입력 관통 전극(1310, 1320)을 통해 전달되는 제 3 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 6 및 도 8의 (c)를 참조하면, 출력 선택부(1150)에 인가되는 레이어 선택 신호(TST MS)는 로직 하이 레벨로 유지된다. 테스트 인에이블 신호(Test RC), 바이패스 신호(Bypas) 및 입력 패드(DIN1~DINn)로 인가되는 테스트 신호(D0)는 도 8의 (b)의 신호 파형도와 동일할 수 있다., 또한, 제3 테스트 경로에 대한 테스트 결과(LAT1~ LATn)가 출력 패드(DOUT_SCAN)를 통해 출력된다. 제3 테스트 경로에 대해서도, 전술한 바와 같이 셋 업 타임을 다르게 하여 테스트 신호(D0)를 여러 번 인가하며, 정확한 셋업 타임을 산출할 때 까지 상기 과정을 반복한다.
도 9는 테스트 결과를 이용하여 셋업 타임을 측정한 일예를 나타내는 그래프이다. 도6 내지 및 도 9를 참조하면, 가로축은 반도체 장치(1000)에 장착되는 복수의 입력 관통 전극들을 나타내며, 세로축은 각각의 입력 관통 전극에 대한 셋업 타임을 나타낸다. 입력 관통 전극(1310, 1320)과 전기적으로 절연되어 있는 제 1 테스트 경로(non TSV path, (1))의 셋업 타임이 가장 길며, 제 3 테스트 경로(TSV path top, (3))의 셋업 타임이 가장 짧다. 신호의 전달 경로가 길어질수록 입력 후 출력 될 때까지의 신호의 지연 시간이 길어지기 때문이다. 또한, 제 2 테스트 경로에서 모든 입력 관통 전극의 커패시턴스 성분이 동일하거나 제 3 테스트 경로에서 모든 입력 관통 전극의 RC특성이 동일한 경우에는 제 1 테스트 경로(non-TSV path) 편차 커브와 제2 및 제3 테스트 경로의 편차 커브는 서로 동일 또는 유사한 형태를 갖는다.
그러나, 특정 입력 관통 전극의 연결상태가 좋지 않으면 평균적인 편차에 비해 해당 입력 관통 전극에 대한 셋업 타임의 편차(Δt)가 크게 발생할 수 있다. 예를 들어, 도 9의 그래프에서 네 번째 입력 관통 전극(T4)의 연결 상태가 비 정상적일 경우에는 이 포인트에서 편차(Δt(2), Δt(3))가 더 크게 나타나게 된다. 이와 같이 복수의 입력 관통 전극들 사이의 상대적인 셋업 타임의 변화를 측정하여 연결 상태에 이상이 발생한 입력 관통 전극을 판별할 수 있다.
즉, 복수 개의 입력 관통 전극에서 측정되는 제 1 테스트 경로에서의 평균적인 셋업 타임을 기준으로 하여, 제 2 테스트 경로에서의 셋업 타임 및 편차(Δt(2))를 산출하고, 그 산출 결과를 이용하여 입력 관통 전극의 커패시턴스 성분을 측정할 수 있다. 마찬가지로, 제 3 테스트 경로에서의 데이터 셋업 타임 및 편차(Δt(3))를 모니터링 할 경우 입력 관통 전극의 커패시턴스 성분 및 저항 성분을 포함하는 RC 특성을 모니터링 할 수 있다. 단, 상하 칩 간에 물리적인 편차(PVT variation)가 존재한다면 이에 의한 오차가 존재할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 적층 구조의 반도체 장치를 나타내는 회로도이다. 도 10의 반도체 장치(2000)는, 입력 패드를 통해 수신되는 테스트 신호를 래치(latch) 하지 않고 바로 출력 패드를 통해 출력하기 때문에 테스트 신호를 저장하기 위한 별도의 저장부들을 포함하지 않는다. 대신 복수의 입력 패드들을 통해 수신되는테스트 신호들에 대응하여, 테스트 결과를 출력하기 위한 복수의 출력 패드들이 배치된다.
도 10에 도시된 바와 같이, 반도체 장치(2000)는 제1 및 제2 반도체 레이어들(2100, 2200)을 포함한다. 제1 반도체 레이어(2100)는 입력 패드들(2111, 2112)을 통해 노멀 신호나 테스트 신호를 수신한다. 노멀 신호는 신호 선택부(2120_1, 2120_2), 입력 관통 전극(2310, 2320)을 통해 노멀 경로(Normal path)로 전달된다. 또한, 테스트 모드에서 테스트 신호는 적어도 두 개의 테스트 경로를 통해 전달되며, 전달된 테스트 신호는 출력 패드(2161, 2162)를 통해 테스트 결과로서 출력된다. 테스트 동작을 위하여, 제1 반도체 레이어(2100)는 경로 선택부(2130_1, 2130_2) 및 출력 선택부(2150_1, 2150_2)를 포함할 수 있다. 도 10에서는 두 개의 입력 관통 전극(2310, 2320)만이 도시되었으나, 더 많은 수의 입력 관통 전극들이 반도체 장치(2000)에 배치될 수 있다. 또한, 각각의 입력 관통 전극에 대응하여 경로 선택부와 출력 선택부가 배치된다.
한편, 도 10에 도시된 관통 전극 그룹들(2410, 2420)은 테스트 신호를 제2 반도체 레이어(2200)로부터 제1 반도체 레이어(2100)로 전달하며, 각각 복수 개의 관통 전극들로 이루어질 수 있다. 또한, 테스트 결과를 출력하는 출력 패드(2161, 2162)는 노멀 동작시 노멀 신호를 출력하는 패드가 이용될 수 있으며, 또는 테스트 동작시에만 선택적으로 이용되는 테스트용 출력 패드일 수 있다. 출력 패드(2161, 2162)가 노멀 신호를 출력하는 패드인 경우, 제2 반도체 레이어(2200)로부터의 노멀 신호가 추가의 출력 관통 전극(미도시)을 통해 출력 선택부(2150_1, 2150_2)로 제공될 수 있다. 도 10의 출력 패드(2161, 2162)에 연결된 선택부(2180_1, 2180_2)는, 노멀 신호를 선택적으로 출력하거나 테스트 신호를 선택적으로 출력한다.
테스트 동작시, 입력 패드(2161, 2162)를 통해 테스트 신호가 입력되고, 테스트 신호는 제1 내지 제3 테스트 경로를 통해 전달된다.경로 선택부(2130_1, 2130_2)는 제 1 테스트 경로의 제1 신호와 제 2 테스트 경로의 제2 신호를 수신한다. 또한, 경로 선택부(2130_1, 2130_2)는 바이패스 신호(Bypass)에 응답하여 제1 및 제2 신호 중 어느 하나의 신호를 출력 선택부(2150_1, 2150_2)로 제공한다. 또한 입력 관통 전극(2310, 2320)을 통해 전달되는 제 3 테스트 경로로부터의 제3 신호가 출력 선택부(2150_1, 2150_2)로 제공된다. 출력 선택부(2150_1, 2150_2)는 레이어 선택 신호(TST MS)에 응답하여 제1 또는 제2 신호를 출력하거나 제3 신호를 출력한다. 출력 선택부(2150_1, 2150_2)로부터의 출력은 출력 패드(2161, 2162)를 통해 테스트 결과로서 외부의 테스트 장치(미도시)로 제공된다.
상기 출력된 테스트 결과를 분석하여 셋업 타임을 측정함으로써 입력 관통 전극(2310, 2320)의 RC특성을 판단할 수 있다. RC 특성을 판단하는 동작은 전술한 사항과 동일 또는 유사하게 수행될 수 있으므로 이에 대한 자세한 설명은 생략한다.
도 11은 본 발명의 또 다른 실시 예에 따른 적층 구조의 반도체 장치의 일부분을 나타내는 도면이다. 반도체 장치(3000)는 제 1 반도체 레이어(3100) 및 제 2 반도체 레이어(3200)와 두 반도체 레이어를 연결하는 관통 전극(3300) 및 관통 전극 그룹(3400)을 포함한다. 이 때, 제 1 반도체 레이어(3100)는 마스터 칩(Master chip)일 수 있고, 제 2 반도체 레이어(3200)는 슬레이브 칩(Slave chip)일 수 있다. 도 11은 반도체 장치(3000) 내의 신호를 외부로 전달하기 위한 출력 관통 전극의 RC 특성을 테스트하는 실시예를 나타내며, 이에 따라 상기 관통 전극(3300)은 출력 관통 전극인 것으로 가정한다.
노멀 모드(Normal mode) 시에는 반도체 장치(3000) 내의 신호가 외부로 전달된다. 이 때, 제 2 반도체 레이어(3200)의 신호는 노멀 패스를 통해 제 1 출력 제어부(3210)으로 전달되고, 출력 관통 전극(3300), 경로 선택부(3130) 및 출력 패드(3150)를 통해 외부로 제공된다.
관통 전극의 테스트 모드(Test mode) 시에는, 출력 관통 전극(3300)의 RC특성을 테스트 하기 위해서 테스트 신호를 인가하고, 출력된 값(테스트 결과)의 셋업 타임의 편차를 측정할 수 있다.
출력 관통 전극(3300)에 의한 RC특성을 판별하는 기본 컨셉은 앞에서 상술한 입력 관통 전극의 RC 특성 테스트 방법과 유사하다. 그러나 출력 관통 전극(3300)의 RC특성 테스트에서는, 반도체 장치(3000)에서 외부의 테스트 장치(미도시)로 테스트 결과를 제공하고, 테스트 장치의 스트로브(Strobe) 신호를 사용하여 셋업 타임을 판별할 수 있다.
도 11을 참조하면, 테스트 신호는 제 1 반도체 레이어(3100) 내에 형성되고 출력 관통 전극(3300)에 전기적으로 절연된 제 1 테스트 경로(1), 제 1 반도체 레이어(3100) 내에 형성되고 출력 관통 전극(3300)과 일 노드(a)를 통해 연결되는 제 2 테스트 경로(2) 및 출력 관통 전극(3300)을 통하는 전달 경로를 갖는 제 3 테스트 경로(3)를 통해 전달된다.
제 1 테스트 경로(1)는 출력 관통 전극(3300)과 전기적으로 연결되어 있지 않으므로 출력 관통 전극(3300)에 기본적으로 존재하는 패스 지연(path delay)에 대한 편차를 측정할 수 있다.
제 2 테스트 경로(2)는 출력 관통 전극(3300)의 커패시턴스 성분에 의한 영향을 측정 할 수 있는 경로이다. 또한, 제 3 테스트 경로(3)는 출력 관통 전극(3300)을 통하여 테스트 신호를 전달하므로 출력 관통 전극(3300)의 RC 특성을 측정할 수 있다.
테스트 모드시, 입력 패드(3110)를 통해 테스트 신호가 입력되고, 테스트 신호는 제1 반도체 레이어(3100) 내의 테스트 경로를 통해 전달되며, 또한 관통 전극 그룹(3400)을 통해서 제2 반도체 레이어(3200)의 제 1 출력 제어부(3210)로 전달된다. 제 1 출력 제어부(3210)는 노멀 경로(Normal path)를 통해 전달되는 데이터와 테스트 신호를 수신하고, 테스트 모드시에는 테스트 신호를 선택적으로 출력한다. 제 1 출력 제어부(3210)에서 출력된 테스트 신호는 출력 관통 전극(3300)을 통하여 경로 선택부(3130)에 전달된다. 경로 선택부(3130)는 제1 내지 제3 테스트 경로를 통해 전달되는 제1 내지 제 3 신호를 수신하고, 어느 하나의 신호를 선택적으로 출력한다. 경로 선택부(3130)로부터 출력되는 신호는 신호 선택부(3140)을 거쳐서 출력 패드(3150)를 통해 외부로 제공된다.
도 12는 도 11의 반도체 장치의 일 구현예를 나타낸 회로도이다. 도 11 및 도 12를 참조하면, 반도체 장치(3000)는 제1 및 제2 반도체 레이어(3100, 3200)와 출력 관통 전극(3300)를 구비한다. 또한, 제2 반도체 레이어(3200)는 노멀 패스를 통해 전달되는 노멀 신호와 관통 전극 그룹(3400)을 통해 입력되는 테스트 신호를 수신하여 어느 하나의 신호를 출력하는 제 1 출력 제어부(3210)를 구비할 수 있다. 또한, 제1 반도체 레이어(3100)는, 제1 및/또는 제2 테스트 경로를 통한 테스트 신호의 출력을 제어하는 제 2 출력 제어부(3120)와, 제1 및 제2 테스트 경로 중 어느 하나의 경로의 신호를 선택하는 경로 선택부(3130)와, 테스트 신호나 노멀 신호를 선택적으로 외부로 출력하기 위한 신호 선택부(3140)를 포함할 수 있다.
상기와 같이 구성될 수 있는 반도체 장치(3000)의 테스트 동작에 대한 구체적인 설명은 다음과 같다. 테스트 신호로서, 입력 패드(3110)를 통해 입력되는 클록 신호(CLK)가 이용되는 경우를 예로 들어 설명한다.
모드 레지스터 세트(MRS, 미도시)에서 반도체 장치(3000)의 테스트 모드(Test mode) 동작을 위한 각종 제어신호들이 발생될 수 있다. 테스트 인에이블 신호(Test RC)는 출력 관통 전극(3300)의 저항(Resistance) 및 커패시턴스 성분 측정 모드로 진입시킨다. 바이패스(Bypass) 신호는 제 1 테스트 경로(1) 또는 제 2 테스트 경로(2)를 구분시키며, 레이어 선택 신호(TST MS)는 제 1 반도체 레이어(501) 또는 제 2 반도체 레이어(502) 사이의 테스트 경로를 구분시킨다.
제 1 출력 제어부(3210)은 제 1 멀티 플렉서(3211), 제 1 낸드 게이트(3212), 제 1 트라이 스테이트 버퍼(3213)를 포함한다. 제 1 멀티 플렉서(3211)는 제2 반도체 레이어(3200) 내에서 생성된 노멀 신호와 테스트를 하기 위한 테스트 신호(클록 신호)를 수신한다. 그리고 테스트 인에이블 신호(Test RC)에 응답하여 노멀 신호 및 테스트 신호 중 하나의 신호를 선택하여 제 1 트라이 스테이트 버퍼(3213)로 출력한다.
제 1 낸드 게이트(3212)는 테스트 인에이블 신호(Test RC)와 레이어 선택 신호(TST MS)를 수신하여 낸드 연산을 수행한 후에 제 1 트라이 스테이트 버퍼(3213)로 출력한다. 제 1 트라이 스테이트 버퍼(3213)의 온/ 오프 연결은 제 1 낸드 게이트(3212)의 출력 값에 의해 제어된다.
출력 관통 전극(3300)은 제 2 반도체 레이어(3200)에서 제 1 반도체 레이어(3100)로 전달되는 출력 신호의 연결 통로이다. 또한, 출력 관통 전극(3300)은 제 1 출력 제어부(3210), 제 2 출력 제어부(3120) 및 경로 선택부(3130)에 전기적으로 연결되어 있다.
제 2 출력 제어부(3120)는 제2 멀티 플렉서(3121), 제 2 낸드 게이트(3122), 제 2 트라이 스테이트 버퍼(3123)를 포함한다. 제 2 멀티 플렉서(3121)는 테스트 신호로서 클록 신호(CLK)를 수신한다. 그리고 테스트 인에이블 신호(Test RC)에 따라 상기 클록 신호(CLK)를 제 2 트라이 스테이트 버퍼(3123)로 출력한다. 제 2 낸드 게이트(3122)는 테스트 인에이블 신호(Test RC)와 레이어 선택 신호(TST MS)를 수신하여 낸드 연산을 수행하고, 그 출력 값을 제 2 트라이 스테이트 버퍼(3123)로 전달한다. 제 2 트라이 스테이트 버퍼(3123)의 온/오프 연결은 제 2 낸드 게이트(3122)의 출력 값에 의해 제어된다.
경로 선택부(3130)는 바이패스 신호(Bypass)와 각각 연결된 제 3 트라이 스테이트 버퍼(3131) 및 제 4 트라이 스테이트 버퍼(3132)를 포함한다. 출력 관통 전극(3300)과 전기적으로 절연되어 있는 제 1 테스트 경로를 통과하는 제 1 신호는 제 3 트라이 스테이트 버퍼(3131)로 제공된다. 출력 관통 전극(3300)과 일 노드를 통해 전기적으로 연결되어 있는 제 2 테스트 경로를 통과하는 제 2 신호 및 제 2 반도체 레이어(3200)에서 출력 관통 전극(3300)을 통해 전달되는 제 3 신호는 제 4 트라이 스테이트 버퍼(3132)로 제공된다. 이 때, 바이패스(Bypass) 신호의 상태에 따라 제 3 트라이 스테이트 버퍼(3131)의 출력 및 제 4 트라이 스테이트 버퍼(3132)의 출력 중 하나의 출력 신호가 선택되어 신호 선택부(3140)으로 전달된다.
신호 선택부(3140)는 제 3 및 제 4 멀티 플렉서(3141, 3142)를 포함할 수 있다. 상기 제 3 및 제 4 멀티 플렉서(541, 542)는 테스트 인에이블 신호(Test RC)에 응답하여 노멀 경로 또는 테스트 경로를 선택하고, 선택된 신호는 출력 패드(3150)를 통해 외부로 제공된다.
도 13는 도 12의 회로들을 포함하는 본 발명의 반도체 장치의 전체적인 구조를 나타내는 회로도이다. 도 12 및 도 13을 참조하면, 반도체 장치(3000)로부터의 신호를 외부로 출력하기 위해 필요한 출력 관통 전극의 개수는 다수 개가 될 수 있다. 도 13에 도시된 바와 같이, 반도체 장치(3000)는 외부로 신호를 출력하기 위한 다수 개의 출력 관통 전극들(3310, 3320)과 테스트 모드시 테스트 신호를 수신하는 관통 전극 그룹(3400)을 포함할 수 있다.
복수의 출력 관통 전극들(3310, 3320)의 RC특성을 테스트 하기 위해서, 출력 관통 전극들(3310, 3320)에 대응하여 각각 제 1 출력 제어부(3210_1, 3210_2), 제 2 출력 제어부(3120_1, 3120_2), 경로 선택부(3130_1, 3130_2), 신호 선택부(3140_1, 3140_2)가 반도체 장치(3000)에 구비된다.. 각각의 블록에 대한 구체적인 설명은 도 12의 내용을 참조할 수 있다.
입력 패드(3110)는 외부로부터 테스트 신호를 수신 받아 내부의 관통 전극 그룹(3400)으로 전달한다. 상기 테스트 신호가 전기적으로 끊어질 것을 대비하여 관통 전극 그룹(3400)은 다수 개의 관통 전극들로 구성될 수 있다. 상기 테스트 신호는 하나 이상의 버퍼나 트라이 스테이트 버퍼를 통해 반도체 장치(3000) 내의 각종 회로블록들로 제공될 수 있다. 예컨대, 도 13에 도시된 바와 같이, 관통 전극 그룹(3400)을 통해 전달되는 테스트 신호는 테스트 인에이블 신호(Test RC)에 따라 동작하는 트라이 스테이트 버퍼들에 의해 그 전달이 제어될 수 있다.
테스트 신호는 제 1 반도체 레이어(3100) 내의 제2 출력 제어부(3120_1, 3120_2)로 제공되며, 제 2 출력 제어부(3120_1, 3120_2)는 제1 및 제2 테스트 경로를 통해 제1 및 제2 신호를 각각 경로 선택부(3130_1, 3130_2)로 전달한다.
또한, 상기 테스트 신호는 관통 전극 그룹(3400), 제 2 반도체 레이어(3200) 내의 제 1 출력 제어부(3210_1, 3210_2) 및 출력 관통 전극(3310, 3320)을 통과하는 제 3 테스트 경로를 지나 경로 선택부(3130_1, 3130_2)로 전달될 수 있다.
이후 제 1 테스트 경로, 제 2 테스트 경로 및 제 3 테스트 경로를 통해 경로 선택부(3130_1, 3130_2) 수신되는 제 1 신호, 제 2 신호 및 제 3 신호 중 바이패스 신호(Bypass) 및 레이어 선택 신호(TST MS)의 파형에 따라 하나의 테스트 신호가 선택된다. 선택된 테스트 신호는 신호 선택부(3140_1, 3140_2)를 거쳐 출력 패드(3151, 3152)를 통해 외부로 전달된다.
도 14(a), 도 14(b) 및 도 14(c)는 각각 도 13의 제 1 테스트 경로, 제 2 테스트 경로 및 제 3 테스트 경로일 때 레이어 선택 신호(TST MS), 바이패스 신호(Bypass), 테스트 인에이블 신호(Test RC), 클럭 신호 및 입출력 신호들의 파형도이다.
도 14의 (a)는 출력 관통 전극(3310, 3320)과 전기적으로 절연되어 있는 제 1 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 10 내지 도 14(a)를 참조하면, 모드 레지스터 세트(MRS)에 의해 테스트 인에이블 신호(Test RC)가 로직 하이 레벨이 되면 테스트 모드(Test mode)로 진입한다. 입력 패드(3110)를 통해서 테스트 신호(D0)가 전달되면, 로직 하이 레벨의 레이어 선택 신호(TST MS)가 제 2 출력 제어부(3120_1, 3120_2)로 인가되고, 로직 하이 레벨의 바이패스 신호(Bypass)가 경로 선택부(3130_1, 3130_2)로 인가되어 제 1 테스트 경로가 선택된다. 테스트가 수행되는 출력 관통 전극들이 n 개인 것으로 가정할 때, 상기 제1 테스트 경로를 통해 전달된 테스트 신호(D0)는 다수 개의 출력 패드(OUT_1~ OUT_n))를 통해서 테스트 결과로서 출력되고, 테스트 장치(미도시)는 스트로브(Strobe) 신호에 응답하여 상기 테스트 결과를 수신한다. 테스트 장치는, 상기 스트로브(Strobe) 신호를 화살표 방향으로 조금씩 이동시켜 테스트 동작을 여러 번 반복 수행하며, 테스트 결과를 분석하여 제1 테스트 경로에 관계된 출력 관통 전극(3310, 3320)의 셋업 타임을 측정할 수 있다.
도 14(b)는 출력 관통 전극(3310, 3320)과 일 노드를 통해 연결된 제 2 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 10 내지 도 14(b)를 참조하면, 모드 레지스터 세트(MRS)에 의해 테스트 인에이블 신호(Test RC)가 로직 하이 레벨이 되고, 입력 패드(3110)를 통해서 테스트 신호(D0)가 전달된다. 또한 레이어 선택 신호(TST_MS)가 로직 하이 레벨로 인가되고, 바이패스 신호(Bypass)는 로직 로우 레벨로 인가되어 제 2 테스트 경로가 선택된다. 상기 제2 테스트 경로를 통해 전달된 테스트 신호(D0)는 다수 개의 출력 패드(OUT_1~ OUT_n)를 통해서 테스트 결과로서 출력된다. 스트로브(Strobe) 신호를 화살표 방향으로 조금씩 이동시켜 상기 테스트 동작을 반복함으로써 제2 테스트 경로에 관계된 출력 관통 전극(3310, 3320)의 셋업 타임을 측정할 수 있다.
도 14(c)는 출력 관통 전극(3310, 3320)을 통과하는 제 3 테스트 경로에서 나타나는 신호 파형도의 일부이다. 도 10 내지 도 14(c)를 참조하면, 모드 레지스터 세트(MRS)에 의해 테스트 인에이블 신호(Test RC)가 로직 하이 레벨이 되고, 입력 패드(3110)를 통해서 테스트 신호(D0)가 전달된다. 또한, 레이어 선택 신호(TST_MS)가 로직 로우 레벨로 인가되고, 바이패스 신호(Bypass)도 로직 로우 레벨로 인가됨에 따라 제 3 테스트 경로가 선택된다. 상기 제3 테스트 경로를 통해 전달된 테스트 신호(D0)는 다수 개의 출력 패드(OUT_1~ OUT_n)를 통해서 테스트 결과로서 출력된다. 스트로브(Strobe) 신호를 화살표 방향으로 조금씩 이동시켜 상기 테스트 동작을 반복함으로써 제3 테스트 경로에 관계된 출력 관통 전극(3310, 3320)의 셋업 타임을 측정할 수 있다.
도 15는 도 14의 출력 관통 전극에 대한 테스트 결과에 따라 측정된 셋업 타임의 일예를 나타내는 그래프이다. 도 13 내지 도 15를 참조하면, 가로축은 반도체 장치(3000)에 장착되는 복수의 출력 관통 전극들을 나타내며, 세로축은 상기 테스트 방법에 따른 셋업 타임을 나타낸다. 출력 관통 전극(3310, 3320)과 전기적으로 절연되어 있는 제 1 테스트 경로(Non TSV path, (1))에서의 셋업 타임이 가장 길며, 제 3 테스트 경로(TSV path top, (3))의 셋업 타임이 가장 짧다. 또한, 제 2 테스트 경로에서 모든 출력 관통 전극(3310, 3320)의 커패시턴스 성분이 동일하거나 제 3 테스트 경로에서 모든 출력 관통 전극(3310, 3320)의 RC특성이 동일한 경우에는, 제 1 테스트 경로(non-TSV path) 편차 커브와 제2 및 제3 테스트 경로의 편차 커브는 서로 동일 또는 유사한 형태를 갖는다
그러나 특정 출력 관통 전극의 연결상태가 좋지 않으면 평균적인 편차에 비해 해당 출력 관통 전극에 대한 셋업 타임의 편차(Δt)가 크게 발생할 수 있다.. 예를 들어, 도 15의 그래프에서 세 번째 출력 관통 전극(T3)의 연결 상태가 비 정상적일 경우에는 이 포인트에서 편차(Δt(2), Δt(3))가 더 크게 나타나게 된다. 이와 같이 상대적인 셋업 타임의 변화를 측정하여 이상이 있는 출력 관통 전극을 판별할 수 있다.
도 16 은 본 발명의 일 실시 예에 따른 관통 전극의 RC 특성을 측정하기 위한 테스트 방법을 나타내는 흐름도이다. 도 6, 도 9, 도 13, 도 15, 도 16을 참조하면, 반도체 장치의 입력 관통 전극 또는 출력 관통 전극(이하, 관통 전극)의 RC 특성을 판단하기 위하여, 입력 패드를 통해 테스트 신호를 입력한다(S11). 반도체 장치로 입력된 테스트 신호는 다수의 테스트 경로(예컨대, 제1 내지 제3 테스트 경로)를 통해 전달되며, 각 테스트 경로를 통해 전달된 테스트 신호는 출력 패드를 통해 테스트 결과로서 외부의 테스트 회로로 제공된다.
우선, 제 1 반도체 레이어 내에 형성되고 관통 전극들에 전기적으로 절연되는 제 1 테스트 경로를 통해 전달되는 제 1 신호들이 테스트 결과로서 출력되고, 테스트 회로는 상기 테스트 결과를 분석하여 셋업 타임을 측정한다(S12). 제 1 신호들의 셋업 타임을 통해 관통 전극에 기본적으로 존재하는 패스 지연시간(path delay time)을 알 수 있다.
이 후, 제 1 반도체 레이어 내에 형성되고, 관통 전극들과 일 노드를 통해 전기적으로 연결되는 제 2 테스트 경로를 통해 전달되는 제 2 신호들이 테스트 결과로서 출력되고, 테스트 회로는 상기 테스트 결과를 분석하여 셋업 타임을 측정한다(S13). 이 경우, 제2 테스트 경로는 상기 일 노드를 통하여 관통 전극들의 커패시턴스 성분에 의한 영향을 받으며, 이에 따라 제 2 테스트 경로에서 측정된 셋업 타임이 제1 테스트 경로에서 측정된 값에 비해 전반적으로 더 작아진다. 또한, 특정 관통 전극의 커패시턴스 성분이 비정상적으로 클 경우에는, 해당 특정 관통 전극에 대한 셋업 타임의 측정값이 줄어드는 폭이 더 클 수 있다.
마지막으로, 관통 전극을 통과하는 제 3 테스트 경로를 통해 전달되는 제 3 신호들이 테스트 결과로서 출력되고, 테스트 회로는 상기 테스트 결과를 분석하여 셋업 타임을 측정한다(S14).
이후, 제1 내지 제3 테스트 경로를 통해 출력된 테스트 결과에 대한 분석 결과가 서로 비교되고(S15), 상기 비교 결과에 따라 관통 전극의 RC 특성을 판단한다. 예컨대, 관통 전극들의 제 1 신호의 셋업 시간과 제 2 신호의 셋업 시간과의 차이를 비교하여 관통 전극들의 커패시턴스 성분에 관계된 특성을 판단할 수 있으며, 특정 관통 전극의 제 1 신호의 셋업 타임과 제 2 신호의 셋업 타임의 편차가 다른 관통 전극의 편차 평균보다 크면, 상기 특정 관통 전극의 커패시턴스 성분이 크다고 판단할 수 있다. 같은 방법으로 관통 전극들의 제 1 신호의 셋업 타임과 제 3 신호의 셋업 타임과의 차이를 비교하여 관통 전극들의 저항 성분에 관계된 특성을 판단할 수 있다. 또한, 특정 관통 전극의 제 1 신호의 셋업 타임과 제 3 신호의 셋업 타임의 편차가 다른 관통 전극의 편차 평균보다 크면, 상기 특정 관통 전극의 저항 성분이 크다고 판단할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 테스트 시스템의 블록도 이다. 반도체 칩(semiconductor chip)(또는 반도체 제품)의 테스트(test)는 반도체 칩의 패스(pass) 또는 페일(fail)을 분류하는 반도체 칩 생산의 최종 단계이다. 상기 테스트 시스템(4000)은 테스트 보드(tester board)(4100) 및 테스터(4200)를 포함한다. 본 발명의 실시예에 따라 테스트가 수행되는 반도체 장치는 메모리 칩 또는 메모리 장치인 것으로 가정한다.
테스트 보드(4100)는 메모리 장치를 장착하는 소켓(4110), 클락 신호를 전달하는 클락 핀(CLK), 어드레스 신호를 전달하는 어드레스 핀(Ai, i = 0부터 n까지의 정수), 제어 신호들(RAS, CAS, WE, CKE, CS, DQM, DQS)을 전달하는 제어 핀(CONTROL) 및 데이터 입출력 핀들(DQ0, DQ1,…)을 포함할 수 있다.
테스트 보드(4110)에는 테스트되는 메모리 장치(4111)가 설치(또는 삽입)된다. 상기 메모리 장치(4111)는 x16 또는 x32 반도체 칩일 수 있고, 클록 신호, 어드레스, 제어신호 및 데이터 등의 신호들을 테스트 보드(4100)의 각종 핀을 통해 테스터(4200)와 송수신한다.
테스터(4200)는 전술한 실시예에서와 같은 테스트 신호를 테스트 보드(4110)를 통해 메모리 장치(4111)로 제공하고, 상기 테스트 신호는 메모리 장치(4111) 내에서 다수의 테스트 경로를 통해 전달된다. 또한, 다수의 테스트 경로를 통해 전달된 신호는 테스트 결과로서 각각 테스터(4200)로 제공된다. 테스터(4200)는 각 테스트 경로에 대한 신호의 셋업 타임을 측정하고, 다수의 테스트 경로에서 산출된 셋업 타임을 서로 비교함에 의하여 관통 전극의 RC 특성을 판단한다.
도 18은 본 발명의 적층 구조의 반도체 메모리 장치를 구비하는 단일 칩 마이크로 컴퓨터의 응용 예를 도시한 블록도이다.
도 18을 참조하면, 회로 모듈(Circuit module) 형태인 마이크로 컴퓨터(5000)는, 중앙 처리 장치(5290, Central Processing Unit; 이하 CPU라 함)와, CPU(5290)의 작업 영역(Work area)으로 사용되는 적층 구조의 메모리 장치(RAM, 5280)와, 버스 컨트롤러(5270, Bus controller)와, 오실레이터(5220, Oscillator)와, 주파수 분배기(5230, Frequency divider)와, 플래쉬 메모리(5240, Flash memory)와, 전원 회로(5250, Power circuit)와, 입출력 포트(5260, Input/Output port)와, 타이머 카운터(Timer counter) 등을 포함하는 다른 주변 회로들(5210, Peripheral circuits)을 구비할 수 있다. 상기 구성들은 내부 버스(Bus)에 연결된다.
CPU(5290)는 명령 제어부(Command control part; 도시하지 않음)와 실행부(Execution part; 도시하지 않음)를 포함하며, 명령 제어부를 통해 패치된 명령(Fetched command)을 디코딩하고 디코딩 결과에 따라 실행부를 통해 프로세싱 동작을 수행한다.
플래쉬 메모리(5240)는 동작 프로그램(Operation program) 또는 CPU(1209)의 데이터를 저장하는 것에만 국한되지 않고, 다양한 종류의 데이터를 저장한다. 전원 회로(5250)는 플래시 메모리(5240)의 이레이즈(Erase) 및 라이트(Write) 동작을 위해 필요한 고전압을 생성한다.
주파수 분배기(5230)는 오실레이터(5220)로부터 제공되는 소스 주파수를 복수의 주파수로 분배하여 레퍼런스 클럭 신호들(Reference clock signals) 및 다른 내부 클럭 신호들(Internal clock signals)을 제공한다.
내부 버스(Bus)는 어드레스 버스(Address bus)와 데이터 버스(Data bus) 및 제어 버스(Control bus)를 포함한다.
버스 컨트롤러(5270)는 CPU(5290)로부터의 액세스 리퀘스트 (Access request)에 응답하여 정해진 사이클 수만큼 버스 액세스를 제어한다. 여기서, 액세스 사이클 수는 대기 상태(Wait state)와 액세스된 어드레스에 해당하는 버스 폭과 관련이 있다.
마이크로 컴퓨터가 시스템 상부에 마운트 된 경우, CPU(5290)는 플래쉬 메모리(5240)에 대한 이레이즈와 라이트 동작을 제어한다. 장치의 테스트 또는 제조 단계에서는 외부 기록 장치로서, 입출력 포트(5260)을 경유하여 플래쉬 메모리(5240)에 대한 이레이즈와 라이트 동작을 직접 제어할 수 있다.
상기와 같은 마이크로 컴퓨터(5000)에 장착되는 하나 이상의 반도체 장치, 예컨대 플래쉬 메모리(5240)나 메모리 장치(RAM, 5280)는 각각 다수의 반도체 레이어들을 포함할 수 있으며, 또한 다수의 반도체 레이어들 사이의 신호를 전달하기 위한 다수의 관통 전극들을 포함할 수 있다. 상기 반도체 장치는 그 제조단계에서 관통 전극들에 대한 테스트 동작이 수행될 수 있으며, 상기 관통 전극들에 대한 테스트 동작은 전술한 본 발명의 실시예가 동일 또는 유사하게 적용될 수 있다.
도 19는 본 발명의 일 실시 예에 따른 반도체 메모리 시스템에서 메모리 컨트롤러와 메모리 장치의 다양한 형태의 신호 전송 예를 나타낸다.
도 19의 (a)를 참조하면, 메모리 컨트롤러와 메모리 장치 사이의 버스 프로토콜이 도시되어 있으며, 메모리 컨트롤러로부터 /CS, CKE, /RAS, /CAS, /WE 등의 제어 신호(C/S, Control signal)와 어드레스 신호(ADDR)가 메모리 장치에 제공된다. 데이터(DQ)는 양방향으로 전송된다. 또한, 도 19의 (b)를 참조하면, 메모리 컨트롤러로부터 패킷화 된 제어 및 어드레스 신호(C/A Packet; Packetized control signals and address signals)가 메모리 장치에 제공되고, 데이터(DQ)는 양방향으로 전송되며,도 19의 (c)를 참조하면, 메모리 컨트롤러로부터 패킷화 된 제어 신호와 어드레스 신호 및 기록 데이터(C/A/WD Packet; Packetized control signals and address signals and write signals)가 메모리 장치에 제공되고, 데이터 출력(Q)은 메모리에서 메모리 컨트롤러로 단 방향으로 전송된다. 메모리 컨트롤러나 메모리 장치는 각각 복수의 반도체 레이어 및 관통 전극들을 포함할 수 있으며, 상기 메모리 컨트롤러나 메모리 장치의 제조 단계에서 관통 전극들의 RC 특성을 테스트함에 있어서 전술하였던 본 발명의 실시예가 적용될 수 있다.
도 20은 적층 구조의 반도체 메모리 장치를 구비하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 20을 참조하면, 전자 시스템(7000)은 입력 장치(7300)와 출력 장치(7400)와 메모리 시스템(7200) 및 프로세서 장치(7100)를 구비하여 구성된다.
메모리 시스템(7200)은 적층 구조의 메모리 장치(7210)를 구비함과 아울러, 상기 메모리 장치(7210)를 제어하기 위한 메모리 컨트롤러(미도시)를 구비한다.
프로세서 장치(7100)는 입력 장치(7300), 출력 장치(7400) 및 메모리 시스템(7200)와 인터페이스하여 전자 시스템(7000)의 전체적인 동작을 제어한다. 메모리 시스템(7200) 내에 구비되는 메모리 컨트롤러(미도시)나 메모리 장치(7210)는 각각 복수의 반도체 레이어 및 관통 전극들을 포함할 수 있으며, 상기 메모리 컨트롤러(미도시)나 메모리 장치(7210)의 제조 단계에서 관통 전극들의 RC 특성을 테스트함에 있어서 전술하였던 본 발명의 실시예가 적용될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제 1 반도체 레이어;
    상기 제 1 반도체 레이어 상에 적층되는 하나 이상의 제 2 반도체 레이어; 및
    복수의 입력 패드로부터의 신호를 각각 전달하는 복수의 입력 관통 전극을 구비하고,
    테스트 모드시, 상기 복수의 입력 패드로부터 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하고, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 입력 관통 전극에 대한 테스트 결과로서 출력 패드를 통해 출력하는 반도체 장치.
  2. 제 1항에 있어서, 상기 적어도 두 개의 테스트 경로는,
    상기 제 1 반도체 레이어 내에 형성되고 상기 입력 관통 전극에 전기적으로 절연된 제 1 테스트 경로와, 상기 제 1 반도체 레이어 내에 형성되고 상기 입력 관통 전극에 일 노드를 통해 전기적으로 연결된 제 2 테스트 경로를 포함하는 반도체 장치.
  3. 제 2항에 있어서, 상기 제 1 반도체 레이어는,
    상기 제 1 및 제 2 테스트 경로를 통해 제 1 및 제 2 신호를 각각 수신하여 하나의 신호를 선택적으로 출력하는 경로 선택부; 및
    상기 경로 선택부의 출력을 수신하여 저장하는 제 1 저장부를 포함하며,
    상기 경로 선택부와 상기 제 1 저장부는 상기 복수의 입력 관통 전극 각각에 대응하여 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    제 1 구간 동안, 상기 경로 선택부는 상기 제 1 신호를 선택적으로 출력하고, 상기 제 1 저장부는 상기 제 1 신호를 저장하고 이를 상기 테스트 결과로서 출력하며,
    제 2 구간 동안, 상기 경로 선택부는 상기 제 2 신호를 선택적으로 출력하고, 상기 제 1 저장부는 상기 제 2 신호를 저장하고 이를 상기 테스트 결과로서 출력하는 반도체 장치.
  5. 제 3항에 있어서, 상기 적어도 두 개의 테스트 경로는,
    상기 입력 관통 전극을 통하여 상기 테스트 신호를 전달하는 제 3 테스트 경로를 더 포함하는 반도체 장치.
  6. 제 5항에 있어서, 상기 제 2 반도체 레이어는,
    상기 제 3 테스트 경로를 통해 전달되는 제 3 신호를 수신하고 이를 저장하는 제 2 저장부를 포함하며,
    상기 제 2 저장부는 상기 복수의 입력 관통 전극 각각에 대응하여 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 및 제 2 신호가 상기 테스트 결과로서 출력된 후, 상기 제 3 신호가 상기 테스트 결과로서 출력되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제 1 및 제 2 저장부 중 적어도 하나는, 제a 관통 전극에 대응하는 제 1 내지 제 3 테스트 경로 중 어느 하나로부터 신호를 수신하는 제 1 입력단과, 제a-1 관통 전극에 대한 테스트 결과를 수신하는 제 2 입력단을 포함하는 멀티 플렉서; 및
    상기 멀티 플렉서의 출력을 저장하는 래치를 포함하는 반도체 장치. (단, a는 2 이상의 정수)
  9. 제 1 반도체 레이어;
    상기 제 1 반도체 레이어 상에 적층되는 하나 이상의 제 2 반도체 레이어; 및
    복수의 출력 패드를 통해 신호를 각각 전달하는 복수의 출력 관통 전극을 구비하고,
    테스트 모드시, 입력 패드로부터의 테스트 신호를 적어도 두 개의 테스트 경로를 통해 전달하고, 각각의 테스트 경로를 통해 전달된 신호를 상기 복수의 출력 관통 전극에 대한 테스트 결과로서 상기 복수의 출력 패드를 통해 출력하는 반도체 장치.
  10. 복수의 반도체 레이어를 포함하는 반도체 장치의 테스트 방법에 있어서,
    제 1 테스트 경로를 통해 전달되는 제 1 신호들의 셋업 타임들을 측정하는 단계;
    제 2 테스트 경로를 통해 전달되는 제 2 신호들의 셋업 타임들을 측정하는 단계; 및
    상기 제 1 신호들의 셋업 타임들과 상기 제 2 신호들의 셋업 타임들의 상대적인 편차에 따라 상기 관통 전극의 특성을 판단하는 단계를 포함하는 반도체 장치의 테스트 방법.
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