KR102298923B1 - 반도체 장치, 테스트 방법 및 이를 포함하는 시스템 - Google Patents

반도체 장치, 테스트 방법 및 이를 포함하는 시스템 Download PDF

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Abstract

본 발명은 반도체 장치, 반도체 장치의 테스트 방법 및 이를 포함하는 시스템에 관한 것으로, 반도체 장치의 패드 오픈(Open)/쇼트(Short)를 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호와 내부 테스트 인에이블신호를 생성하는 인에이블 제어부, 인에이블신호의 활성화시 복수의 커맨드 어드레스를 버퍼링하여 복수의 입력신호를 생성하는 입력부 및 인에이블신호의 활성화시 입력부로부터 인가되는 복수의 입력신호와 내부 데이터 중 어느 하나를 선택하여 테스트 장치에 출력하는 출력부를 포함한다.

Description

반도체 장치, 테스트 방법 및 이를 포함하는 시스템{Semiconductor device, test method and system including the same}
본 발명은 반도체 장치, 테스트 방법 및 이를 포함하는 시스템에 관한 것으로, 반도체 장치의 패드(PAD) 오픈(Open)/쇼트(Short)를 테스트할 수 있도록 하는 기술이다.
디램(DRAM) 등을 비롯한 반도체 장치는 여러 가지 다양한 요구를 만족하기 위한 방향으로 변화하고 있다. 이러한 변화중에는 구조적인 측면에서의 변화가 바로 멀티 칩 패키지(Multi Chip Package, MCP)이다. 멀티 칩 패키지는 다수의 칩들로 구성되는 패키지 칩이다.
반도체 소자의 패키징 기술은 소형화 및 고용량화에 대한 요구 등에 따라 지속적으로 발전되어 왔다. 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 패키지의 제조시 프로브 테스트 장비를 이용하여 반도체 패키지에 포함된 반도체 장치에서 신호의 입/출력을 담당하는 핀(이하, '패드'라 함)이 내부회로와 정상적으로 연결되었는지 테스트하는 오픈/쇼트(OS; Open/Short) 테스트를 수행한다. 또한, 패키지 테스트 장비를 이용하여 반도체 장치가 정상적으로 동작하는지 테스트(이하 기능 테스트)한 후 불량 셀이 검출되면 이를 리던던시 셀로 리페어하는 과정을 거치게 된다.
여기서, 오픈/쇼트 테스트는 반도체 패키지 내부의 반도체 장치의 입출력 패드와 반도체 패키지의 볼이 정상적으로 연결되었는지 검출하는 테스트이다. 오픈/쇼트 테스트는 반도체 패키지로 입력된 신호들이 정상적으로 반도체 장치의 내부로 전달되고 있는지 또는 반도체 장치 내부에서 전달된 신호들이 정상적으로 반도체 패키지 외부로 출력될 수 있는지 테스트하는 것이다.
일반적으로 오픈/쇼트 테스트를 패키지 테스트에 앞서 수행하는 이유는 오픈/쇼트 불량이 없어야 기능 테스트 결과를 신뢰하고 그에 따라 메모리 셀을 리페어할 수 있기 때문이다. 즉, 오픈/쇼트 테스트를 통해 반도체 장치의 입출력 패드가 정상적으로 연결되었음이 확인되면 이를 전제로 불량 셀을 검출하고, 리페어 해야 해당 반도체 장치를 구제할 수 있다.
본 발명은 테스트 패드를 사용하지 않고 특정 시점에서 패드의 오픈(Open)/쇼트(Short) 테스트를 수행할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호와 내부 테스트 인에이블신호를 생성하는 인에이블 제어부; 인에이블신호의 활성화시 복수의 커맨드 어드레스를 버퍼링하여 복수의 입력신호를 생성하는 입력부; 및 인에이블신호의 활성화시 입력부로부터 인가되는 복수의 입력신호와 내부 데이터 중 어느 하나를 선택하여 테스트 장치에 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호를 생성하는 인에이블 제어부; 인에이블신호의 활성화시 복수의 커맨드 어드레스와 클록을 버퍼링하여 복수의 입력신호를 생성하는 입력부; 및 인에이블신호의 활성화시 선택신호에 대응하여 입력부로부터 인가되는 복수의 입력신호를 선택적으로 테스트 장치에 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 시스템은, 복수의 커맨드 어드레스와 데이터가 입출력되는 패드; 패드를 통해 복수의 커맨드 어드레스를 동시에 입력받아 복수의 입력신호를 생성하고 인에이블신호의 활성화시 복수의 입력신호를 조합하여 데이터를 출력하며, 패드의 연결성을 테스트하기 위한 내부 테스트 인에이블신호에 대응하여 패드에 출력되는 신호의 개수가 선택적으로 변경되는 반도체 장치를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 테스트 방법은, 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호를 생성하는 단계; 인에이블신호의 활성화시 입력 패드부로 인가되는 복수의 신호를 버퍼링하여 복수의 입력신호를 생성하는 단계; 및 칩 선택신호와 인에이블신호의 활성화시 복수의 입력신호를 조합하여 출력 패드부로 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 테스트 패드를 사용하지 않고 특정 시점에서 패드의 오픈(Open)/쇼트(Short) 테스트를 수행하여 반도체 장치의 스펙에 상관없이 셀프 테스트를 수행할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도.
도 2는 도 1의 실시예에 따른 반도체 장치를 포함하는 시스템의 상세 회로도.
도 3은 도 2의 인에이블 제어부에 관한 상세 회로도.
도 4는 도 2의 버퍼부에 관한 상세 회로도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도.
도 6은 도 5의 실시예에 따른 반도체 장치를 포함하는 시스템의 상세 회로도.
도 7은 도 6의 인에이블 제어부에 관한 상세 회로도.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 포함하는 오픈쇼트 테스트 시스템의 구성도이다.
본 발명의 실시예에 따른 반도체 장치를 포함하는 오픈쇼트 테스트 시스템은, 반도체 장치(100)와 테스트 장치(200)를 포함한다.
여기서, 반도체 장치(100)는 인에이블 제어부(110)와, 입력부(120) 및 출력부(130)를 포함한다.
인에이블 제어부(110)는 반도체 장치(100)의 테스트 동작을 수행하기 위한 인에이블신호(EN)를 생성한다. 이러한 인에이블 제어부(110)는 테스트 인에이블신호(TEN)와 부트업 인에이블신호(BEN) 및 테스트 모드 신호(TM)에 대응하여 내부 테스트 인에이블신호(ITEN)와 인에이블신호(EN)를 생성한다. 여기서, 테스트 모드 신호(TM)는 테스트 모드시 외부 컨트롤러(미도시)로부터 인가되는 테스트 명령에 의해 활성화되는 신호이다. 그리고, 부트업 인에이블신호(BEN)에 대해서는 후술하는 도 2에서 상세하게 설명하기로 한다.
여기서, 내부 테스트 인에이블신호(ITEN)는 각 패드의 연결성(Connectivity), 즉, 오픈/쇼트(Open/Short) 여부를 테스트하기 위한 제어신호이다. 내부 테스트 인에이블신호(ITEN)는 연결성 테스트 동작 시에만 활성화되고 반도체 장치(100)의 코어 영역을 제어하는 액티브신호, 프리차지신호, 리드신호 또는 라이트신호 등에 영향을 미치지 않도록 한다.
입력부(120)는 테스트 장치(200)로부터 인가되는 커맨드 어드레스(CA)를 입력받아 반도체 장치(100)의 내부로 전달한다. 이러한 입력부(120)는 내부 테스트 인에이블신호(ITEN)와 인에이블신호(EN) 및 테스트 장치(200)로부터 인가되는 복수의 커맨드 어드레스(CA)에 대응하여 복수의 입력신호(MT)를 생성한다.
또한, 출력부(130)는 입력부(120)로부터 인가되는 입력신호(MT)와 반도체 장치(100)의 내부 데이터(MREG) 중 어느 하나를 선택하여 테스트 장치(200)에 출력한다. 즉, 출력부(130)는 노말 동작시에는 내부 데이터(MREG)를 데이터(DQ)로 출력하고, 테스트 동작시에는 입력부(120)로부터 인가되는 입력신호(MT)를 데이터(DQ)로 출력한다. 여기서, 내부 데이터(MREG)는 노말 동작시 반도체 장치(100)의 메모리 셀(미도시)에서 인가된 리드 데이터 또는 라이트 데이터를 의미할 수 있다. 본 발명의 실시예에서는 노말 동작이 리드 모드인 것을 가정하여 내부 데이터(MREG)가 메모리 셀(미도시)의 리드 데이터인 것으로 설명하기로 한다.
이러한 출력부(130)는 내부 테스트 인에이블신호(ITEN)와 복수의 입력신호 (MT)와 반도체 장치(100)의 내부 데이터(MREG) 중 어느 하나를 선택하여 복수의 데이터(DQ)를 생성한다. 그리고, 출력부(130)는 칩 선택신호(CS)와 인에이블신호(EN)의 활성화시 데이터(DQ)를 테스트 장치(200)에 출력한다. 여기서, 데이터(DQ)는 테스트 장치(200)에 병렬로 출력될 수 있다.
입력부(120)와 출력부(130)는 테스트 장치(200)의 각 핀과 반도체 장치(100)의 각 패드의 연결성(Connectivity)을 테스트하기 위하여 테스트 신호를 입출력하기 구성이다. 즉, 반도체 장치(100)는 입력부(120)를 통해 테스트 장치(200)로부터 테스트 신호를 입력받는다.
이러한 테스트 장치(200)는 반도체 장치(100)의 패드 연결 상태를 테스트하기 위하여 커맨드 어드레스(CA)와 칩 선택신호(CS)를 생성하여 반도체 장치(100)에 입력하고, 반도체 장치(100)로부터 데이터(DQ)를 수신한다. 테스트 장치(200)는 반도체 장치(100)의 출력부(130)로부터 수신되는 신호를 분석하여 반도체 장치(100)의 내부 패드가 반도체 장치(100)의 내부회로와 정상적으로 연결되었는지 테스트한다.
도 2는 도 1의 실시예에 따른 반도체 장치를 포함하는 시스템의 상세 회로도이다.
인에이블 제어부(110)는 반도체 장치(100)의 패드 연결성에 대한 테스트 동작을 활성화시키기 위한 인에이블신호(EN)를 생성한다. 인에이블 제어부(110)는 테스트 장치(200)와 패드(P2)가 연결되는 경우에는 테스트 인에이블신호(TEN)에 따라 내부 테스트 인에이블신호(ITEN)와 인에이블신호(EN)를 생성한다. 하지만, 반도체 장치(100)의 스펙에 따라 테스트 장치(200)와 패드(P2)가 연결이 안 되는 경우 테스트 모드 신호(TM)와 부트업 인에이블신호(BEN)에 따라 내부 테스트 인에이블신호(ITEN)와 인에이블신호(EN)를 생성한다.
그리고, 입력부(120)는 패드(P1, P2)와, 입력 패드부(121)와, 버퍼부(122) 및 입력 조합부(123)를 포함한다.
여기서, 패드(P1)는 칩 선택신호(CS)가 인가되는 패드이다. 칩 선택신호(CS)는 테스트 장치(200)의 칩 선택 핀(220)으로부터 인가된다. 그리고, 패드(P2)는 테스트 인에이블신호(TEN)가 인가되는 패드이다.
또한, 입력 패드부(121)는 테스트 장치(200)로부터 인가되는 복수의 커맨드 어드레스(CA1~CA6)를 버퍼부(122)에 전달하는 복수의 입력패드(IP1~IP6)를 포함한다. 여기서, 복수의 커맨드 어드레스(CA1~CA6)는 테스트 장치(200)의 커맨드 어드레스 핀(230)으로부터 인가된다. 복수의 커맨드 어드레스(CA1~CA6)는 반도체 장치(100)에 병렬로 입력될 수 있다.
버퍼부(122)는 입력 패드부(121)로부터 인가되는 복수의 커맨드 어드레스(CA1~CA6)를 버퍼링한다. 이러한 버퍼부(122)는 복수의 커맨드 어드레스(CA1~CA6)를 버퍼링하여 복수의 버퍼신호(CA1_B~CA6_B)를 출력하는 복수의 버퍼(B1~B6)를 포함한다. 복수의 버퍼(B1~B6)는 인에이블신호(EN)의 활성화시 입력 패드부(121)로부터 복수의 커맨드 어드레스(CA1~CA6)가 입력된다. 여기서, 인에이블신호(EN)는 복수의 버퍼(B1~B6)의 동작을 활성화시키기 위한 신호이다.
그리고, 복수의 버퍼(B1~B6) 중 마지막 버퍼(B6)는 테스트 모드 신호(TM)와 내부 테스트 인에이블신호(ITEN)에 따라 선택적으로 활성화된다. 예를 들어, 테스트 모드 신호(TM)와 내부 테스트 인에이블신호(ITEN)가 모두 인에이블되면 버퍼(B6)가 활성화되어 버퍼신호(CA6_B)를 출력한다. 반도체 장치의 스펙에 따라 테스트 동작시 복수의 커맨드 어드레스(CA1~CA6) 중 하나의 커맨드 어드레스(예를 들어, 커맨드 어드레스 CA6)를 사용하지 않는 경우가 발생할 수 있다. 이러한 경우 커맨드 어드레스(CA6)를 버퍼링하는 버퍼(B6)를 사용하지 않게 되므로 테스트 모드 신호(TM)와 내부 테스트 인에이블신호(ITEN)를 통해 버퍼신호(CA6_B)를 비 활성화 상태로 고정시킬 수 있다.
그리고, 입력 조합부(123)는 복수의 버퍼신호(CA1_B~CA6_B)를 논리조합하여 복수의 입력신호(MT0~MT9)를 출력한다. 이러한 입력 조합부(123)는 복수의 배타적오아게이트(XOR1~XOR4)를 포함한다. 여기서, 배타적오아게이트(XOR1)는 버퍼신호(CA2_B, CA3_B)를 배타적오아연산한다. 그리고, 배타적오아게이트(XOR2)는 배타적오아게이트(XOR1)의 출력과 버퍼신호(CA1_B)를 배타적오아연산하여 입력신호(MT0)를 출력한다. 그리고, 배타적오아게이트(XOR3)는 버퍼신호(CA5_B, CA6_B)를 배타적오아연산한다. 그리고, 배타적오아게이트(XOR4)는 배타적오아게이트(XOR3)의 출력과 버퍼신호(CA4_B)를 배타적오아연산하여 입력신호(MT1)를 출력한다. 마찬가지로, 입력 조합부(123)는 커맨드 어드레스(CA7~CA27)의 조합에 의해 나머지 입력신호(MT2~MT9)를 생성할 수 있다. 입력 조합부(123)는 이와 같이 배타적 오아게이트의 조합으로 복수의 입력신호(MT0~MT9)를 생성한다.
도 2의 실시예에서는 입력신호를 "MT0, MT1"만 도시하였다. 하지만, 본 발명의 실시예에서는 10개의 입력신호, 즉, 입력신호(MT0~MT9)가 입력부(120)에서 출력부(130)로 전달되는 것을 가정한다. 그리고, 본 발명의 실시예에서 입력 조합부(123)의 구성이 배타적오아게이트로 이루어진 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 입력 조합부(123)의 구성은 다른 로직 회로로 이루어질 수도 있다.
그리고, 출력부(130)는 출력 조합부(131)와 출력 선택부(132)와 선택신호 생성부(133) 및 출력 패드부(134)를 포함한다.
여기서, 출력 조합부(131)는 입력부(120)로부터 인가되는 복수의 입력신호(MT0~MT9)와 내부 테스트 인에이블신호(ITEN)를 논리조합한다. 이러한 출력 조합부(131)는 복수의 입력신호(MT0~MT9)와 내부 테스트 인에이블신호(ITEN)를 논리조합하는 복수의 배타적오아게이트(XOR5~XOR10)와 복수의 앤드게이트(AND1, AND2) 및 복수의 인버터(IV1, IV2)를 포함한다. 본 발명의 실시예에서는 스펙에 따라 복수의 입력신호(MT0~MT9) 중 특정 입력신호(MT8, MT9)를 사용하지 않을 수도 있다. 그러므로, 특정 입력신호(MT8, MT9)를 선택적으로 인에이블 시키기 위해 앤드게이트(AND1, AND2)에 반전된 내부 테스트 인에이블신호(ITEN)가 입력된다.
여기서, 앤드게이트(AND1)는 입력신호(MT8)와 인버터(IV1)에 의해 반전된 내부 테스트 인에이블신호(ITEN)를 앤드연산한다. 그리고, 배타적오아게이트(XOR5)는 입력신호(MT0, MT1)를 배타적오아연산한다. 배타적오아게이트(XOR6)는 배타적오아게이트(XOR5)의 출력과 앤드게이트(AND1)의 출력을 배타적오아연산한다. 배타적오아게이트(XOR7)는 입력신호(MT2, MT3)를 배타적오아연산한다.
그리고, 앤드게이트(AND2)는 입력신호(MT9)와 인버터(IV2)에 의해 반전된 내부 테스트 인에이블신호(ITEN)를 앤드연산한다.배타적오아게이트(XOR8)는 입력신호(MT4, MT5)를 배타적오아연산한다. 그리고, 배타적오아게이트(XOR9)는 배타적오아게이트(XOR8)의 출력과 앤드게이트(AND2)의 출력을 배타적오아연산한다. 배타적오아게이트(XOR10)는 입력신호(MT6, MT7)를 배타적오아연산한다.
본 발명의 실시예에서 출력 조합부(131)의 구성이 배타적오아게이트와 앤드게이트의 조합으로 이루어진 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 출력 조합부(131)의 구성은 다른 로직 회로의 조합으로 이루어질 수도 있다.
그리고, 출력 선택부(132)는 선택신호(SEL1)에 따라 출력 조합부(131)의 출력에 대응하는 테스트신호(CT0~CT3)와 내부 데이터(MREG0~MREG3) 중 어느 하나를 선택하여 리드 데이터(GMRD0~GMRD3)로 출력한다.
이러한 출력 선택부(132)는 오아게이트(OR1)와 복수의 선택부(M1~M8)를 포함한다. 여기서, 복수의 선택부(M1~M8)는 멀티플렉서를 포함할 수 있다.
오아게이트(OR1)는 내부 테스트 인에이블신호(ITEN)의 반전신호와 데이터폭 제어신호(X4)를 오아연산한다. 여기서, 데이터폭 제어신호(X4)는 입출력되는 데이터 비트의 크기를 제어하기 위한 신호이다. 이러한 데이터폭 제어신호(X4)는 패키지의 본딩 정보를 포함한다. 본 발명의 실시예에서는 데이터폭 제어신호가 "X4"인 것을 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니라 "X8", "X16", "X32" 등의 데이터폭으로 설정될 수도 있다.
그리고, 복수의 선택부(M1~M8)는 제 1그룹의 선택부(M1~M4)와 제 2그룹의 선택부(M5~M8)를 포함한다. 여기서, 제 1그룹의 선택부(M1~M4)는 오아게이트(OR1)의 출력에 대응하여 4개의 입력신호(MT0~MT3)를 선택할지, 아니면 8개의 입력신호(MT0~MT7)(입력신호 MT8, MT9는 사용되지 않는 경우를 가정함)를 조합한 신호를 선택할 지의 여부를 판단하기 위한 구성이다. 그리고, 제 2그룹의 선택부(M5~M8)는 제 1그룹의 선택부(M1~M4)의 출력을 선택할지, 아니면 반도체 장치(100)의 내부 데이터(MREG0~MREG3)를 선택할지의 여부를 판단하기 위한 구성이다.
제 1그룹의 선택부(M1~M4)는 오아게이트(OR1)의 출력에 대응하여 배타적오아게이트(XOR6, XOR7, XOR9, XOR10)의 출력과 입력신호(MT0~MT3) 중 어느 하나를 선택하여 테스트신호(CT0~CT3)로 출력한다.
즉, 내부 테스트 인에이블신호(ITEN)가 로우 레벨인 경우 인버터(IV1)의 출력이 하이 레벨로 활성화된다. 그러면, 출력 조합부(131)는 입력신호(MT0~MT9)를 모두 조합하여 4개의 신호를 제 1그룹의 선택부(M1~M4)에 출력한다. 제 1그룹의 선택부(M1~M4)는 인버터(IV1)의 출력이 활성화되면 입력신호(MT0~MT9)를 모두 조합한 배타적오아게이트(XOR6, XOR7, XOR9, XOR10)의 출력을 선택하여 테스트신호(CT0~CT3)로 출력한다. 반면에, 제 1그룹의 선택부(M1~M4)는 데이터폭 제어신호(X4)의 활성화시 입력신호(MT0~MT3)를 선택하여 테스트신호(CT0~CT3)로 출력한다.
예를 들면, 출력 데이터의 비트가 "4" 비트인 경우 데이터폭 제어신호(X4)가 활성화되어 4개의 입력신호(MT0~MT3)만 선택하게 된다. 만약, 데이터폭 제어신호가 "X8"인 경우 데이터(DQ)가 8개가 된다. 본 발명의 실시예에서는 데이터폭 제어신호가 "X4"인 경우를 가정하였으므로, 패키지 본딩에 상관없이 내부 테스트 인에이블신호(ITEN)에 따라 4개의 데이터(DQ0~DQ3)가 출력된다.
또한, 제 2그룹의 선택부(M5~M8)는 선택신호(SEL1)에 대응하여 테스트신호(CT0~CT3)와 내부 데이터(MREG0~MREG3) 중 어느 하나를 선택한다. 그리고, 제 2그룹의 선택부(M5~M8)는 리드 데이터(GMRD0~GMRD3)를 글로벌 라인을 통해 출력 패드부(134)에 출력한다.
예를 들어, 제 2그룹의 선택부(M5~M8)는 선택신호(SEL1)가 로직 하이 레벨인 경우 테스트신호(CT0~CT3)를 선택하여 리드 데이터(GMRD0~GMRD3)로 출력한다. 반면에, 제 2그룹의 선택부(M5~M8)는 선택신호(SEL1)가 로직 로우 레벨인 경우 노말 동작시 사용되는 내부 데이터(MREG0~MREG3)를 선택하여 리드 데이터(GMRD0~GMRD3)로 출력한다. 즉, 내부 테스트 인에이블신호(ITEN)가 활성화되는 테스트 구간에서, 선택신호(SEL1)가 비활성화되면 반도체 장치(100)의 테스트 결과를 테스트 장치(200)에 출력하지 않는다.
그리고, 선택신호 생성부(133)는 패드(P1)으로부터 인가되는 칩 선택신호(CS)와 인에이블신호(EN)를 조합하여 선택신호(SEL1)를 생성한다. 이러한 선택신호 생성부(133)는 칩 선택신호(CS)가 로우 레벨로 활성화되고 인에이블신호(EN)가 하이 레벨로 활성화되면 선택신호(SEL1)를 활성화시킨다. 선택신호 생성부(133)는 인버터(IV3)와 앤드게이트(AND3)를 포함한다. 앤드게이트(AND3)는 인버터(IV3)를 통해 반전된 칩 선택신호(CS)와 인에이블신호(EN)를 앤드연산하여 선택신호(SEL1)를 출력한다.
출력 패드부(134)는 출력 선택부(132)로부터 인가되는 리드 데이터(GMRD0~GMRD3)를 테스트 장치(200)의 데이터 핀(240)으로 전달하기 위한 복수의 패드(P3~P6)를 포함한다. 그리고, 복수의 패드(P7, P8)는 반도체 장치(100)의 스펙에 따라 사용되지 않을 수도 있다. 패드(P7, P8)는 입력신호(MT8, MT9)에 대응하여 각각 데이터 스트로브신호(DQS_t, DQS_c)를 테스트 장치(200)에 전달한다. 하지만, 본 발명의 실시예에서는 스펙에 따라 복수의 패드(P7, P8)가 테스트 장치(200)의 핀과 연결되지 않는다. 이에 따라, 위에서 설명한 바와 같이 출력 조합부(131)는 내부 테스트 인에이블신호(ITEN)의 활성화시에는 입력신호(MT8, MT9)를 활성화시키지 않는다.
즉, 내부 테스트 인에이블신호(ITEN)가 하이 레벨로 활성화되는 경우 입력신호(MT8)는 후단에 전달되지 않는다. 즉, 본 발명의 실시예에서는 테스트 동작시 데이터 스트로브신호(DQS_t)가 사용되지 않는다. 이에 따라, 패드(P7)에 전달되는 입력신호(MT8)는 내부 테스트 인에이블신호(ITEN)에 따라 사용되지 않도록 한다.
마찬가지로, 내부 테스트 인에이블신호(ITEN)가 하이 레벨로 활성화되는 경우 입력신호(MT9)는 후단에 전달되지 않는다. 즉, 본 발명의 실시예에서는 테스트 동작시 데이터 스트로브신호(DQS_c)가 사용되지 않는다. 이에 따라, 패드(P8)에 전달되는 입력신호(MT9)는 내부 테스트 인에이블신호(ITEN)에 따라 사용되지 않도록 한다.
내부 테스트 인에이블신호(ITEN)가 로직 로우 레벨인 경우 본 발명의 실시예에 따른 테스트 장치(200)는 특정 목적으로 사용되는 것이 아니라는 것을 알 수 있다. 그러므로, 일반적인 테스트 동작인 경우 입력신호(MT8, MT9)를 사용할 수 있도록 한다.
테스트 장치(200)는 특정 목적에 따라 반도체 장치(100)와 일부 핀이 연결되지 않는다. 도 2의 실시예에서는 테스트 인에이블신호(TEN)가 인가되는 패드(P2)와 커맨드 어드레스(CA6)와 데이터 스트로브신호(DQS_t, DQS_c)가 인가되는 패드(P7, P8)이 테스트 장치(200)와 연결되지 않는다.
테스트 장치(200)는 테스트 제어부(210)와 칩 선택 핀(220)과 커맨드 어드레스 핀(230)과 데이터 핀(240) 및 클록 핀(250)을 포함한다. 여기서, 테스트 제어부(210)는 커맨드 어드레스(CA), 클록(CLK), 클록 바 (CLKB) 및 칩 선택신호(CS)를 생성하고 데이터(DQ)를 입력받는다.
본 발명의 실시예에서는 테스트 장치(200)에서 출력되는 커맨드 어드레스(CA[0:27])가 28개이고, 테스트 장치(200)로 입력되는 데이터(DQ[0:3])가 4개인 것을 일 예로 설명하기로 한다. 즉, 도 2의 실시예는 스펙상에서 반도체 장치(100)에서 출력되는 데이터(DQ0~DQ3)에 대비하여 반도체 장치(100)에 입력되는 커맨드 어드레스(CA1~CA27)의 수가 많은 경우(입력 패드의 수가 출력 패드의 수보다 많은 경우)에 적용되는 것을 가정한다.
그리고, 도 2의 실시예에서는 설명의 편의를 위해 6개의 커맨드 어드레스(CA1~CA6)만 도시하기로 한다. 하지만, 본 발명의 실시예에서 커맨드 어드레스(CA)와 데이터(DQ)의 개수는 한정되는 것이 아니며 충분히 변경이 가능하다.
테스트 제어부(210)는 칩 선택 핀(220)을 통해 칩 선택신호(CS)를 출력한다. 그리고, 테스트 제어부(210)는 커맨드 어드레스 핀(230)을 통해 복수의 커맨드 어드레스(CA1~CA6)를 출력한다. 테스트 제어부(210)는 데이터 핀(250)을 통해 반도체 장치(100)로부터 인가되는 데이터(DQ0~DQ3)를 입력받는다. 그리고, 본 발명의 실시예에서는 반도체 장치(100)는 클록 핀(250)을 통해 클록(CLK, CLKB)을 입력받지 않고 내부 클록을 통해 내부 데이터를 리드한다. 이에 따라, 테스트 장치(200)의 클록 핀(250)은 본 발명의 실시예에 따른 테스트 동작시에는 사용되지 않는다.
그리고, 본 발명의 실시예에서는 테스트 장치(200)의 각 핀(220~250)과 반도체 장치(100)의 각 패드(P1, P3~P6, IP1~IP6)가 도 2와 같이 연결되는 것을 그 일 예로 도시하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 다른 방식으로 연결될 수도 있다.
아래의 [표 1]은 커맨드 어드레스(CA1~CA27)에 대응하여 데이터(DQ0)의 출력로직을 설명하기 위한 표이다. 아래의 [표 1]에서 커맨드 어드레스(CA1~CA27) 중 표시되지 않은 나머지 커맨드 어드레스(CA7~CA24)의 로직 값은 설명의 편의를 위하여 생략하기로 한다.
CA1 CA2 CA3 CA4 CA5 CA6 CA25 CA26 CA27 DQ0
MT0 MT1 MT8 1의 개수
홀수 "1", 짝수 "0"
1 1 1 1 1 0 1 1 1 0
0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 1
0 0 0 0 1 0 0 0 0 1
0 0 0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 0 1
1 0 0 0 0 0 0 0 0 1
반도체 장치(100)에서 출력되는 데이터(DQ0~DQ3)에 대비하여 반도체 장치(100)에 입력되는 커맨드 어드레스(CA1~CA27)의 수가 많거나, 입력신호가 모두 "1" 비트 또는 모두 "0" 비트인 경우 한정된 입력 패턴을 가질 수 있다. 이러한 경우 특정 핀이 패일되거나 너무 많은 핀이 패일이 되어 패일임에도 불구하고 패스로 인식되는 폴스 패스(False Pass) 가능성이 있다. 이에 따라, 테스트 동작시 입력 신호의 패턴 조합을 다양하게 변경할 필요성이 있다. 이를 위해, 본 발명의 실시에에서는 위의 [표 1]에서와 같이 입력신호(MT0, MT1, MT8)의 비트를 변경하여 입력신호의 패턴을 변경한다.
그리고, 테스트 장치(200)는 출력되는 데이터(DQ0)를 판별하여 1의 개수가 홀수인 경우 데이터 "1"로 판단하고, 1의 개수가 짝수인 경우 데이터 "0"으로 판단하게 된다. 즉, 위의 [표 1]과 같이 입력신호(MT0, MT1, MT8)의 패턴을 변경하였을 때 데이터(DQ0)의 기대값이 "0" 또는 "1"로 출력된다. 본 발명의 실시예에서 커맨드 어드레스(CA6)는 사용되지 않는 것으로 가정하여 로직 "0"의 돈 케어(Don't care) 상태가 된다.
그리고, 입력신호(MT0, MT1, MT8)의 비트가 모두 "1" 이거나 모두 "0"인 경우 폴스 패스의 가능성이 있으므로 데이터(DQ0)의 기대값이 로직 "0"으로 출력된다. 또한, 커맨드 어드레스(예를 들어, CA1~CA5, CA25~CA27)의 로직을 하나씩 "1" 비트로 변경해가며 출력 데이터(DQ)를 판별한다. 이와 같이, 테스트 장치(200)는 [표 1]과 같이 입력되는 커맨드 어드레스(CA1~CA6, CA25~CA27)의 입력 패턴을 순차적으로 입력한다. 그리고, 테스트 장치(200)는 출력되는 데이터(DQ0)를 [표 1]의 데이터(DQ0) 기대값과 비교한다. 이에 따라, 테스트 장치(200)는 반도체 장치(100)의 커맨드 어드레스(CA1~CA6, CA25~CA27)에 해당하는 패드와 데이터(DQ0)에 해당하는 패드가 반도체 장치(100)의 내부회로와 제대로 연결되었는지의 여부를 판단한다.
도 3은 도 2의 인에이블 제어부(110)에 관한 상세 회로도이다.
인에이블 제어부(110)는 부트업 제어부(111)와 래치부(112)와 테스트신호 입력부(113)와 인에이블신호 출력부(114) 및 풀업 구동부(115)를 포함한다. 인에이블 제어부는(110)는 반도체 장치의 초기 동작시 활성화되는 부트업 인에이블신호(BEN)를 이용하여 오픈/쇼트 테스트 동작을 활성화시키기 위한 인에이블신호(EN)를 생성한다.
부트업 제어부(111)는 부트업 동작시 부트업 인에이블신호(BEN)가 활성화되면 부트업신호(BUP)를 활성화시킨다. 여기서, 부트업 인에이블신호(BEN)는 반도체 장치(100)의 초기 동작시 파워업신호(PWR)가 비활성화된 이후에 인에이블 되는 신호이다. 이러한 부트업 인에이블신호(BEN)는 파워업신호(PWR)에 대응하여 반도체 장치(100)의 내부에서 생성되는 신호이다.
그리고, 부트업신호(BUP)는 반도체 장치(100)의 퓨즈에 프로그램된 로오 및 컬럼 어드레스의 리페어 정보를 업데이트 하기 위한 신호이다. 부트업 구간 동안에는 반도체 장치(100)의 페리 영역에 있는 회로들은 특별한 동작을 수행하지 않는다.
래치부(112)는 패드(P2)와 연결되어 패드(P2)의 출력단 레벨을 일정시간 동안 래치한다. 이러한 래치부(112)는 인버터(IV5)와 풀업 구동소자인 NMOS 트랜지스터(NM1)를 포함한다. NMOS 트랜지스터(NM1)는 패드(P2)의 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터(IV5)의 출력이 인가된다. 본 발명의 실시예에서는 패드(P2)가 연결되지 않은 상태이므로 NMOS 트랜지스터(NM1)의 턴 온 시 패드(P2)의 출력단을 접지전압(VSS) 레벨로 풀다운 구동한다.
테스트신호 입력부(113)는 테스트 모드 신호(TM)와 부트업신호(BUP)를 조합하여 내부 테스트 인에이블신호(ITEN)를 생성한다. 이러한 테스트신호 입력부(113)는 인버터(IV4)와 낸드게이트(ND1)를 포함한다. 낸드게이트(ND1)는 인버터(IV4)에 의해 반전된 테스트 모드 신호(TM)와 부트업신호(BUP)를 낸드연산하여 내부 테스트 인에이블신호(ITEN)를 출력한다.
그리고, 인에이블신호 출력부(114)는 래치부(112)의 출력과 내부 테스트 인에이블신호(ITEN)를 조합하여 인에이블신호(EN)를 출력한다. 인에이블신호 출력부(114)는 래치부(112)의 출력과 내부 테스트 인에이블신호(ITEN)를 낸드연산하여 인에이블신호(EN)를 출력하는 낸드게이트(ND2)를 포함한다.
또한, 풀업 구동부(115)는 전원전압(VDD) 인가단과 래치부(112)의 출력단 사이에 연결되어 게이트 단자를 통해 파워업신호(PWR)가 인가되는 PMOS 트랜지스터(PM1)를 포함한다. 풀업 구동부(115)는 반도체 장치(100)의 초기 파워업 동작 이전에는 파워업신호(PWR)가 로직 로우 레벨이 되어 래치부(112)의 출력단을 전원전압(VDD) 레벨로 풀업 구동한다. 그리고, 풀업 구동부(115)는 초기 파워업 동작시 파워업신호(PWR)가 로직 하이 레벨이 되면 PMOS 트랜지스터(PM1)가 턴 오프 상태가 된다.
이러한 인에이블 제어부(110)는 테스트 장치(200)와 패드(P2)가 연결되는 스펙에 적용되는 경우에는 테스트 인에이블신호(TEN)에 따라 인에이블신호(EN)를 생성한다. 반면에, 본 발명의 실시예에서와 같이 테스트 장치(200)와 패드(P2)가 연결되지 않는 경우 테스트 모드 신호(TM)와 부트업 인에이블신호(BEN)에 따라 인에이블신호(EN)를 생성한다.
반도체 장치(100)의 스펙에 따라 테스트 인에이블신호(TEN)가 인가되는 별도의 패드(P2)를 구비한다. 하지만, 특정한 목적을 위한 테스트 장치(200)에서는 핀을 최소화해야 하는 경우가 있어 일부 핀이 연결되지 않는다. 만약, 테스트 인에이블신호(TEN)가 인가되는 패드(P2)가 연결이 안 되는 경우 반도체 장치(100)의 연결성을 테스트하기 위한 모드에 진입하는 것이 불가능하다.
하지만, 본 발명의 패드(P2)의 연결 여부와 상관없이 부트업 인에이블신호(BEN)에 따라 내부적으로 테스트 모드에 진입하는 내부 테스트 인에이블신호(ITEN)를 생성한다. 이에 따라, 본 발명의 실시예는 셀프(Self) 오픈/쇼트(Open/Short) 테스트가 가능하여 다양한 제품군에서 범용적으로 테스트를 수행할 수 있도록 한다.
도 4는 도 2의 버퍼부(122)에 관한 상세 회로도이다.
도 4의 실시예에서는 복수의 버퍼(B1~B6) 중 첫 번째 버퍼(B1)와 마지막 버퍼(B6)의 구성을 일 예로 설명하기로 한다. 첫 번째 버퍼(B1)와 나머지 버퍼(B2~B5)의 구성은 모두 동일하므로 나머지 버퍼(B2~B5)에 대한 상세한 설명은 생략하기로 한다.
버퍼(B1)는 커맨드 버퍼(BUF1)와 낸드게이트(ND4)와 인버터(IV7)를 포함한다. 커맨드 버퍼(BUF1)는 커맨드 어드레스(CA1)를 버퍼링한다. 그리고, 낸드게이트(ND4)는 인에이블신호(EN)와 커맨드 버퍼(BUF1)의 출력을 낸드연산한다. 그리고, 인버터(IV7)는 낸드게이트(ND4)의 출력을 반전하여 버퍼신호(CA1_B)를 출력한다.
그리고, 버퍼(B6)는 커맨드 버퍼(BUF2)와 앤드게이트(AND4, AND5)와 낸드게이트(ND3) 및 인버터(IV8)를 포함한다. 커맨드 버퍼(BUF2)는 커맨드 어드레스(CA6)를 버퍼링한다. 앤드게이트(AND4)는 인에이블신호(EN)와 커맨드 버퍼(BUF2)의 출력을 앤드연산한다. 앤드게이트(AND5)는 테스트모드 신호(TM)와 내부 테스트 인에이블신호(ITEN)를 앤드연산한다. 그리고, 낸드게이트(ND3)는 앤드게이트(AND4, AND5)의 출력을 낸드연산한다. 그리고, 인버터(IV8)는 낸드게이트(ND3)의 출력을 반전하여 버퍼신호(CA6_B)를 출력한다.
도 4에서 보는 바와 같이, 버퍼(B1)는 단순히 인에이블신호(EN)의 활성화시 커맨드 어드레스(CA1)를 버퍼링하여 버퍼신호(CA1_B)를 출력한다. 하지만, 마지막 버퍼(B6)는 인에이블신호(EN)와 테스트모드 신호(TM) 및 내부 테스트 인에이블신호(ITEN)가 모두 활성화되는 경우에만 버퍼신호(CA6_B)를 활성화시킨다. 버퍼(B6)를 사용하지 않는 경우 테스트모드 신호(TM)와 내부 테스트 인에이블신호(ITEN)가 로직 로우 레벨이 되어 버퍼신호(CA6_B)를 로직 로우 레벨로 고정시킬 수 있다. 이에 따라, 외부 노이즈 등으로 인한 패일 가능성을 줄일 수 있다.
이상에서와 같이, 본 발명의 실시예는 반도체 장치(100)에 포함된 각 패드(P1, P3~P6)의 오픈/쇼트 여부를 테스트하기 위하여 테스트 장치(200)의 각 핀(220~240)으로부터 테스트 신호를 입력받는다. 반도체 장치(100)는 입력부(120)를 통해 테스트 장치(200)로부터 테스트 신호를 입력받고, 테스트 장치(200)는 반도체 장치(100)의 출력부(130)로부터 출력되는 신호를 수신한다. 그리고, 테스트 장치(200)의 테스트 제어부(210)는 반도체 장치(100)로부터 인가되는 신호가 제대로 출력되는지를 분석하여 반도체 장치(100)에 포함된 각 패드(P1, P3~P6)의 연결성을 판단한다.
한편, 도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도이다.
도 5의 실시예에 따른 반도체 장치를 포함하는 시스템은, 반도체 장치(300)와 테스트 장치(400)를 포함한다.
여기서, 반도체 장치(300)는 인에이블 제어부(310)와, 입력부(320) 및 출력부(330)를 포함한다.
인에이블 제어부(310)는 테스트 모드 신호(TM)와 부트업 인에이블신호(BEN)에 대응하여 반도체 장치(300)의 테스트 동작을 수행하기 위한 인에이블신호(EN)를 생성한다. 여기서, 인이블신호(EN)는 각 패드의 연결성(Connectivity), 즉, 오픈/쇼트(Open/Short) 여부를 테스트하기 위한 신호이다.
그리고, 입력부(320)는 테스트 장치(400)로부터 인가되는 신호를 입력받아 반도체 장치(300)의 내부로 전달한다. 이러한 입력부(320)는 인에이블신호(EN)와 테스트 장치(400)로부터 인가되는 복수의 커맨드 어드레스(CA), 클록(CLK, CLKB)에 대응하여 복수의 입력신호(CAn_B)와 클록신호(CLK_B, CLKB_B)를 생성한다. 여기서, 복수의 커맨드 어드레스(CA), 클록(CLK, CLKB) 및 칩 선택신호(CS)는 테스트 장치(400)로부터 인가된다.
또한, 출력부(330)는 입력부(320)로부터 인가되는 신호와 반도체 장치(300)의 내부 데이터 중 어느 하나를 선택하여 테스트 장치(400)에 출력한다. 즉, 출력부(330)는 노말 동작시에는 내부 데이터를 테스트 장치(400)에 출력하고, 테스트 동작시에는 입력부(320)로부터 인가되는 입력신호(CAn_B)와 클록신호(CLK_B, CLKB_B)를 테스트 장치(400)에 전달한다.
이러한 출력부(330)는 복수의 입력신호와 반도체 장치(300)의 내부 데이터 중 어느 하나를 선택하거나, 클록신호(CLK_B, CLKB_B)와 반도체 장치(300)의 내부 데이터 중 어느 하나를 선택하여 복수의 데이터(DQ)를 생성한다. 그리고, 출력부(330)는 칩 선택신호(CS)와 인에이블신호(EN)의 활성화시 복수의 입력신호(CAn_B)와 반도체 장치(300)의 내부 데이터 중 어느 하나를 선택하여 데이터 스트로브신호(DQS_t, DQS_c)를 생성한다.
그리고, 출력부(330)는 칩 선택신호(CS)와 인에이블신호(EN)의 활성화시 데이터(DQ)와 데이터 스트로브신호(DQS_t, DQS_c)를 테스트 장치(400)에 출력한다. 여기서, 데이터(DQ)와 데이터 스트로브신호(DQS_t, DQS_c)는 테스트 장치(400)에 병렬로 출력될 수 있다.
이러한 테스트 장치(400)는 반도체 장치(300)의 패드 연결 상태를 테스트하기 위하여 커맨드 어드레스(CA)와 클록(CLK, CLKB) 및 칩 선택신호(CS)를 생성하여 반도체 장치(300)에 출력하고, 반도체 장치(300)로부터 데이터(DQ)와 데이터 스트로브신호(DQS_t, DQS_c)를 입력받는다. 테스트 장치(400)는 반도체 장치(300)의 출력부(300)로부터 출력되는 신호를 판단하여 입력된 신호가 제대로 출력되는지를 테스트하게 된다.
도 6은 도 5의 실시예에 따른 반도체 장치를 포함하는 시스템의 상세 회로도이다.
인에이블 제어부(310)는 반도체 장치(300)의 패드 연결성에 대한 테스트 동작을 활성화시키기 위해 테스트 모드 신호(TM)와 부트업 인에이블신호(BEN)에 따라 인에이블신호(EN)를 생성한다.
그리고, 입력부(320)는 패드(P10)와, 입력 패드부(321) 및 버퍼부(322)를 포함한다.
여기서, 패드(P10)는 칩 선택신호(CS)가 인가되는 패드이다. 칩 선택신호(CS)는 테스트 장치(400)의 칩 선택 핀(420)으로부터 인가된다.
또한, 입력 패드부(321)는 테스트 장치(400)로부터 인가되는 복수의 커맨드 어드레스(CA0~CA5)와 클록(CLK, CLKB)을 버퍼부(322)에 전달하는 복수의 입력패드(IP10~IP17)를 포함한다. 여기서, 복수의 커맨드 어드레스(CA0~CA5)는 테스트 장치(400)의 커맨드 어드레스 핀(440)으로부터 인가된다. 그리고, 클록(CLK, CLKB)은 테스트 장치(400)의 클록 핀(430)으로부터 인가된다. 복수의 커맨드 어드레스(CA0~CA5)는 반도체 장치(100)에 병렬로 입력될 수 있다.
그리고, 버퍼부(322)는 입력 패드부(321)로부터 인가되는 커맨드 어드레스(CA0~CA5)와 클록(CLK, CLKB)을 버퍼링하기 위해 복수의 버퍼(B10~B17)를 포함한다. 복수의 버퍼(B10, B11)는 인에이블신호(EN)의 활성화시 테스트 장치(400)의 클록 핀(430)으로부터 인가되는 클록(CLK, CLKB)를 버퍼링하여 클록신호(CLK_B, CLKB_B)를 출력한다. 그리고, 복수의 버퍼(B12~B17)는 인에이블신호(EN)의 활성화시 커맨드 핀(440)으로부터 인가되는 복수의 커맨드 어드레스(CA0~CA5)를 버퍼링하여 복수의 입력신호(CA0_B~CA5_B)를 출력한다.
그리고, 출력부(330)는 출력 조합부(331)와 출력 선택부(332)와 선택신호 생성부(333) 및 출력 패드부(334)를 포함한다.
여기서, 출력 조합부(331)는 입력부(320)로부터 인가되는 복수의 입력신호(CA0_B~CA5_B)를 논리조합하는 복수의 배타적오아게이트(XOR11~XOR14)를 포함한다.
여기서, 배타적오아게이트(XOR11)는 입력신호(CA4_B, CA5_B)를 배타적오아연산한다. 배타적오아게이트(XOR12)는 배타적오아게이트(XOR11)의 출력과 입력신호(CA3_B)를 배타적오아연산한다. 배타적오아게이트(XOR13)는 입력신호(CA1_B, CA2_B)를 배타적오아연산한다. 배타적오아게이트(XOR14)는 배타적오아게이트(XOR13)의 출력과 입력신호(CA0_B)를 배타적오아연산한다.
본 발명의 실시예에서 출력 조합부(331)의 구성이 배타적오아게이트로 이루어진 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 출력 조합부(331)의 구성은 다른 로직 회로로 이루어질 수도 있다.
그리고, 출력 선택부(332)는 선택신호(SEL2)에 따라 출력 조합부(331)의 출력신호와 내부 데이터 중 어느 하나를 선택하여 출력한다. 또한, 출력 선택부(332)는 선택신호(SEL2)에 따라 버퍼부(322)의 출력신호와 내부 데이터 중 어느 하나를 선택하여 출력한다. 즉, 출력 선택부(332)는 테스트 동작시 버퍼부(322)의 출력신호을 선택하고, 노말 동작시 내부 데이터를 선택한다.
이러한 출력 선택부(332)는 복수의 선택부(M10~M19)를 포함한다. 여기서, 복수의 선택부(M10~M19)는 멀티플렉서를 포함할 수 있다.
그리고, 복수의 선택부(M10~M19)는 제 1그룹의 선택부(M10~M17)와 제 2그룹의 선택부(M18, M19)를 포함한다. 여기서, 제 1그룹의 선택부(M10~M17)는 선택신호(SEL2)의 활성화시 버퍼부(322)의 출력과 반도체 장치(300)의 내부 데이터 중 버퍼부(322)의 출력을 선택하여 데이터(DQ0~DQ7)를 출력한다. 그리고, 제 2그룹의 선택부(M18, M19)는 선택신호(SEL2)의 활성화시 출력 조합부(331)의 출력과 반도체 장치(300)의 내부 데이터 중 출력 조합부(331)의 출력을 선택하여 데이터 스트로브 신호(DQS_t, DQS_c)를 출력한다.
그리고, 선택신호 생성부(333)는 패드(P10)으로부터 인가되는 칩 선택신호(CS)와 인에이블신호(EN)를 조합하여 선택신호(SEL2)를 생성한다. 이러한 선택신호 생성부(333)는 칩 선택신호(CS)가 로우 레벨로 활성화되고 인에이블신호(EN)가 하이 레벨로 활성화되면 선택신호(SEL2)를 활성화시킨다. 선택신호 생성부(333)는 인버터(IV9)와 앤드게이트(AND6)를 포함한다. 앤드게이트(AND6)는 인버터(IV9)를 통해 반전된 칩 선택신호(CS)와 인에이블신호(EN)를 앤드연산하여 선택신호(SEL2)를 출력한다.
출력 패드부(334)는 출력 선택부(332)로부터 인가되는 데이터(DQ0~DQ7), 데이터 스트로브 신호(DQS_t, DQS_c)를 테스트 장치(400)의 데이터 핀(460), 데이터 스트로브 핀(450)으로 전달하기 위한 복수의 패드(P11~P20)를 포함한다. 즉, 패드(P11, P12)는 입력신호(CA0_B~CA5_B)에 대응하여 데이터 스트로브신호(DQS_t, DQS_c)를 테스트 장치(400)에 전달한다. 그리고, 패드(P13~20)는 입력신호(CA0_B~CA5_B)와 클록신호(CLK_B, CLKB_B)에 대응하여 데이터(DQ0~DQ7)를 테스트 장치(400)에 전달한다.
테스트 장치(400)는 반도체 장치(300)의 패드 연결 상태를 테스트하기 위한 장치이다. 이러한 테스트 장치(400)는 테스트 제어부(410)와 칩 선택 핀(420)과 클록 핀(430)과 커맨드 어드레스 핀(440)과 데이터 스트로브 핀(450) 및 데이터 핀(460)을 포함한다.
여기서, 테스트 제어부(410)는 커맨드 어드레스(CA), 클록(CLK), 클록 바 (CLKB) 및 칩 선택신호(CS)를 생성하고 데이터(DQ), 데이터 스트로브신호(DQS_t, DQS_c)를 입력받는다. 본 발명의 실시예에서는 테스트 장치(400)에서 출력되는 커맨드 어드레스(CA[0:5])가 6개이고, 테스트 장치(400)로 입력되는 데이터(DQ[0:7])가 8개인 것을 일 예로 설명하기로 한다. 하지만, 본 발명의 실시예에서 커맨드 어드레스(CA)와 데이터(DQ)의 개수는 한정되는 것이 아니며 충분히 변경이 가능하다.
테스트 제어부(410)는 칩 선택 핀(420)을 통해 칩 선택신호(CS)를 출력한다. 그리고, 테스트 제어부(410)는 클록 핀(430)을 통해 클록(CLK, CLKB)을 출력한다. 그리고, 테스트 제어부(410)는 커맨드 어드레스 핀(440)을 통해 복수의 커맨드 어드레스(CA0~CA5)를 출력한다. 테스트 제어부(410)는 데이터 핀(460)을 통해 반도체 장치(300)로부터 인가되는 데이터(DQ0~DQ7)를 입력받는다. 그리고, 테스트 제어부(410)는 데이터 스트로브 핀(450)을 통해 반도체 장치(300)로부터 인가되는 데이터 스트로브신호(DQS_t, DQS_c)를 입력받는다.
도 6의 실시예는 스펙상에서 반도체 장치(300)에 입력되는 커맨드 어드레스(CA0~CA5), 클록(CLK, CLKB)의 개수가 반도체 장치(300)에서 출력되는 데이터(DQ0~DQ7)과 동일한 경우(입력 패드의 수가 출력 패드의 수와 동일한 경우)에 적용되는 것을 가정한다. 또한, 도 6의 실시예는 입력신호(CA0_B~CA5_B)를 조합하여 데이터 스트로브신호(DQS_t, DQS_c)를 생성하는 경우에 적용될 수 있다.
그리고, 본 발명의 실시예에서는 테스트 장치(400)의 각 핀(430~460)과 반도체 장치(300)의 각 패드(P10~P20, IP10~17)가 도 6과 같이 연결되는 것을 그 일 예로 도시하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 다른 방식으로 연결될 수도 있다.
모바일 기기에 적용되는 반도체 장치(300)의 스펙에 경우 특정 제품에만 테스트 인에이블신호가 인가되는 패드가 구비되어 있을 뿐, 그 외의 모바일 패키지 제품군에는 테스트 인에이블신호를 위한 별도의 패드가 스펙적으로 구비되지 않는다. 모바일 패키지의 경우 원가 감소 및 패키지 제작의 이득을 위해 패드의 개수를 최소화한다. 그러므로, 패드를 추가하는 것이 패키지 제작에 큰 부담이 된다. 이에 따라, 본 발명의 실시예에서는 부트업 인에이블신호(BEN)에 따라 반도체 장치(300)의 내부에서 셀프 테스트 신호를 생성하도록 한다.
도 7은 도 6의 인에이블 제어부(310)에 관한 상세 회로도이다.
인에이블 제어부(310)는 부트업 제어부(311)와 인에이블신호 출력부(312)를 포함한다.
부트업 제어부(311)는 부트업 동작시 부트업 인에이블신호(BEN)가 활성화되면 부트업신호(BUP)를 활성화시킨다. 그리고, 인에이블신호 출력부(312)는 부트업신호(BUP)의 출력과 테스트 모드 신호(TM)를 조합하여 인에이블신호(EN)를 출력한다.
인에이블신호 출력부(312)는 낸드게이트(ND5)와 인버터(IV10, IV11)를 포함한다. 여기서, 낸드게이트(ND5)는 부트업신호(BUP)와 인버터(IV10)에 의해 반전된 테스트 모드 신호(TM)를 낸드연산한다. 그리고, 인버터(IV11)는 낸드게이트(ND4)의 출력을 반전하여 인에이블신호(EN)를 출력한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도이다.
다수의 반도체 장치(600, 610)가 모듈화된 패키지로 이루어지는 경우 데이터(DQ)와 커맨드 어드레스(CA)를 공유하게 된다. 반도체 장치(600, 610) 각각의 내부 회로는 도 1, 2의 실시예와 동일하게 구현되거나 도 5, 6의 실시예와 동일하게 구현될 수 있다.
테스트 장치(500)는 다수의 반도체 장치(600, 610)를 선택하기 위하여 칩 선택신호(CS1, CS2)를 출력한다. 반도체 장치(600, 610)는 칩 선택신호(CS1, CS2)에 의해 해당하는 칩이 독립적으로 선택된다.
따라서, 칩 선택신호(CS1, CS2)가 비활성화되어 해당하는 칩이 선택되지 않은 경우, 반도체 장치(600, 610)에서 테스트가 수행되어도 데이터(DQ)가 테스트 장치(500)에 출력되지 않는다. 다수의 반도체 장치(600, 610)가 패키지로 이루어지더라도 칩 선택신호(CS1, CS2)가 분리되므로 각 칩 별로 테스트가 가능하다. 테스트 장치(500)는 선택된 칩의 출력 데이터(DQ)를 판별하여 테스트 결과를 확인한다.
아래의 [표 2]는 칩 선택신호(CS1, CS2)와 커맨드 어드레스(CA1~CA27)에 대응하여 데이터(DQ0)의 출력 로직을 설명하기 위한 표이다. 아래의 [표 2]에서 커맨드 어드레스(CA1~CA27) 중 표시되지 않은 나머지 커맨드 어드레스(CA7~CA24)의 로직 값은 설명의 편의를 위하여 생략하기로 한다.
CS1 CS2 CA1 CA2 CA3 CA4 CA5 CA6 CA25 CA26 CA27 DQ0
반도체 장치
(600)		 반도체 장치
(610)		 MT0 MT1 MT8 1의 개수
홀수 "1"
짝수"0"
1 0 1 1 1 1 1 0 1 1 1 0
1 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 1 1
1 0 0 0 0 0 0 0 0 1 0 1
1 0 0 0 0 0 0 0 1 0 0 1
1 0 0 0 0 0 1 0 0 0 0 1
1 0 0 0 0 1 0 0 0 0 0 1
1 0 0 0 1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0 0 0 0 1
0 1 1 1 1 1 1 1 1 1 1 0
0 1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1 1
0 1 0 0 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 0 0 1
0 1 0 0 0 0 1 0 0 0 0 1
0 1 0 0 0 1 0 0 0 0 0 1
0 1 0 0 1 0 0 0 0 0 0 1
0 1 0 1 0 0 0 0 0 0 0 1
위의 [표 2]를 살펴보면, 칩 선택신호(CS1, CS2)의 로직 레벨에 따라 반도체 장치(600, 610)가 선택된다. 예를 들어, 칩 선택신호(CS1)가 로직 "1" 이면, 반도체 장치(600)가 선택된 경우를 나타내고, 칩 선택신호(CS2)가 로직 "1"이면, 반도체 장치(610)가 선택된 경우를 나타낸다.
그리고, 입력신호(MT0, MT1, MT8)의 비트를 변경하여 입력신호의 패턴을 변경한다. 그리고, 테스트 장치(500)는 출력되는 데이터(DQ0)를 판별하여 1의 개수가 홀수인 경우 데이터 "1"로 판단하고, 1의 개수가 짝수인 경우 데이터 "0"으로 판단하게 된다. [표 2]에서 입력신호(MT0, MT1, MT8)의 패턴 변경에 따라 데이터(DQ0)의 로직 레벨을 판단하는 내용은 위의 [표 1] 부분에서 이미 기재되어 있으므로 자세한 설명은 생략하기로 한다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 포함하는 시스템의 구성도이다.
도 9의 실시예는 다수의 반도체 장치(830, 840, 850)가 모듈화된 멀티 칩 패키지(MCP; Multi Chip Package)로 이루어지는 경우를 나타낸다. 반도체 장치(830, 840, 850) 각각의 내부 회로는 도 1, 2의 실시예와 동일하게 구현되거나 도 5, 6의 실시예와 동일하게 구현될 수 있다.
도 9의 실시예에 따른 멀티 칩 패키지에서 각각의 반도체 장치(830, 840, 850)들은 수직하게 적층된다. 그리고, 각각의 반도체 장치(830, 840, 850)들은 상면에 패드(890, 891, 892)를 구비한다. 도시하지 않았지만, 각각의 반도체 장치(830, 840, 850)들에 형성된 패드(890, 891, 892)들은 도 2, 6에 도시된 입력 패드 또는 출력 패드를 나타낼 수 있다. 그리고, 각각의 반도체 장치(830, 840, 850)들은 접착 부재(860)를 매개로 적층된다. 반도체 장치(830, 840, 850)들 중 적어도 어느 하나가 도 1, 2의 실시예에 도시된 반도체 장치 또는 도 5, 6에 도시된 반도체 장치로 구현될 수 있다.
메인 기판(820)은 상면에 패드(880)가 형성되고, 메인 기판(820)의 하면에는 볼(810)이 형성된다. 그리고, 멀티 칩 패키지는 볼(810)을 통해 테스트 장치(700)와 테스트 신호를 입출력한다. 여기서, 메인 기판(820)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
그리고, 메인 기판(820)의 패드(880)와 각각의 반도체 장치(830, 840, 850)들에 형성된 패드(890, 891, 892)들은 와이어(900)를 매개로 전기적으로 연결된다. 테스트 장치(700)로부터 테스트 신호가 인가되면 볼(810), 메인기판(820)의 패드(880), 와이어(900)를 통해 각각의 패드(890, 891, 892)에 전달된다.
일 예로, 위의 도 1~도 8의 실시예들은 (A) 경로에서 발생하는 배선들의 오픈(Open)/쇼트(Short)를 테스트하기 위한 장치일 수 있다. 즉, 멀티 칩 패키지의 볼(810)로부터 각각의 패드(890, 891, 892)까지 연결된 배선들의 연결성(Connectivity)을 테스트하기 위한 장치이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 동작 타이밍도이다. 도 10의 타이밍도는 도 1, 2의 실시예에 따른 반도체 장치(100)에 적용되는 것을 가정한다.
파워업신호(PWR)가 로직 하이 레벨로 비활성화되면 반도체 장치(100)의 내부 클록(CKE)이 생성된다. 그리고, 리셋바신호(RSTB)가 하이 레벨로 비활성화되면 부트업 인에이블신호(BEN)가 하이 레벨로 활성화되어 부트업 동작이 시작된다. 부트업 동작이 일정시간 유지된 이후에 부트업 인에이블신호(BEN)가 로우 레벨로 비활성화된다.
인에이블 제어부(110)는 부트업 인에이블신호(BEN)가 활성화되고 일정시간이 지나면 내부 테스트 인에이블신호(ITEN)를 로직 하이 레벨로 활성화시킨다. 그리고, 테스트 모드 신호(TM)가 활성화되면 테스트 모드로 진입하게 된다. 그리고, 인에이블 제어부(110)는 부트업 인에이블신호(BEN)가 비활성화되면 내부 테스트 인에이블신호(ITEN)를 로직 로우 레벨로 비활성화시킨다.
내부클록(CKE)의 유효(VALID) 구간에서 칩 선택신호(CS)가 로직 로우 레벨로 활성화된다. 반도체 장치(100)의 입력부(120)를 통해 입력신호(IN)가 입력된다. 그리고, 일정 시간 이후에 각 패드의 연결성 여부를 나타내는 출력신호(OUT)가 테스트 장치(200)에 출력된다. 여기서, 입력신호(IN)는 위의 도 2와 도 4의 실시예에서 설명한 커맨드 어드레스(CA1~CA6), 클록(CLK, CLKB) 등의 신호이다. 그리고, 출력신호(OUT)는 위의 도 2와 도 4의 실시예에서 설명한 데이터 스트로브신호(DQS_t, DQS_c), 데이터(DQ0~DQ3) 등을 나타낸다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호와 내부 테스트 인에이블신호를 생성하는 인에이블 제어부;
    상기 인에이블신호의 활성화시 복수의 커맨드 어드레스를 버퍼링하여 복수의 입력신호를 생성하는 입력부; 및
    상기 인에이블신호의 활성화시 상기 입력부로부터 인가되는 상기 복수의 입력신호와 내부 데이터 중 어느 하나를 선택하여 상기 패드를 통해 테스트 장치에 출력하는 출력부를 포함하고,
    상기 출력부는 상기 내부 테스트 인에이블신호에 대응하여 상기 패드에 출력되는 신호의 개수를 선택적으로 변경하는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 인에이블 제어부는
    상기 부트업 인에이블신호에 대응하여 부트업 동작시 부트업신호를 활성화시키는 부트업 제어부;
    테스트 인에이블신호가 인가되는 패드의 출력을 풀다운 구동하여 래치하는 래치부;
    테스트 모드 신호와 상기 부트업신호를 조합하여 상기 내부 테스트 인에이블신호를 생성하는 테스트신호 입력부;
    상기 래치부의 출력과 상기 내부 테스트 인에이블신호를 조합하여 상기 인에이블신호를 출력하는 인에이블신호 출력부; 및
    파워업신호의 활성화시 상기 래치부의 출력을 풀업 구동하는 풀업 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 테스트 인에이블신호가 인가되는 패드와 데이터 스트로브신호가 인가되는 패드는 상기 테스트 장치와 차단되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 입력부는
    상기 테스트 장치로부터 상기 복수의 커맨드 어드레스가 인가되는 입력 패드부;
    상기 입력 패드부로부터 인가되는 복수의 커맨드 어드레스를 버퍼링하는 버퍼부;
    상기 버퍼부의 출력을 논리조합하여 상기 복수의 입력신호를 출력하는 입력 조합부; 및
    상기 테스트 장치로부터 인가되는 칩 선택신호를 상기 출력부에 전달하는 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 버퍼부는
    복수의 버퍼를 포함하며, 상기 복수의 버퍼 중 일부 버퍼는 테스트 모드 신호와 상기 내부 테스트 인에이블신호에 대응하여 출력신호가 특정 레벨로 비활성화되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 출력부는
    상기 내부 테스트 인에이블신호에 대응하여 상기 복수의 입력신호 중 일부 신호의 출력을 차단하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 출력부는
    상기 복수의 입력신호를 논리조합하여 출력하는 출력 조합부;
    칩 인에이블신호와 상기 인에이블신호를 조합하여 선택신호를 생성하는 선택신호 생성부;
    상기 내부 테스트 인에이블신호와 상기 선택신호에 대응하여 출력 조합부의 출력과 상기 내부 데이터 중 어느 하나를 선택하여 출력하는 출력 선택부; 및
    상기 출력 선택부의 출력을 상기 테스트 장치에 전달하는 출력 패드부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 출력 조합부는
    상기 내부 테스트 인에이블신호의 활성화시 상기 출력 패드부 중 사용되지 않는 패드에 대응하는 입력신호를 차단하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 출력 조합부는
    상기 내부 테스트 인에이블신호의 반전신호와 상기 복수의 입력신호 중 일부 입력신호를 앤드연산하는 앤드게이트; 및
    상기 앤드게이트의 출력과 상기 복수의 입력신호를 배타적 오아 연산하는 복수의 배타적오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 선택신호 생성부는
    상기 칩 인에이블신호와 상기 인에이블신호가 모두 활성화되는 경우 상기 선택신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 복수의 커맨드 어드레스의 개수는 상기 출력부에서 출력되는 데이터 개수보다 많은 것을 특징으로 하는 반도체 장치.
  12. 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호를 생성하는 인에이블 제어부;
    상기 인에이블신호의 활성화시 복수의 커맨드 어드레스와 클록을 버퍼링하여 복수의 입력신호를 생성하는 입력부; 및
    상기 인에이블신호의 활성화시 선택신호에 대응하여 상기 입력부로부터 인가되는 상기 복수의 입력신호를 선택적으로 테스트 장치에 출력하는 출력부를 포함하고,
    상기 출력부는 상기 복수의 입력신호를 조합하여 데이터 스트로브 신호를 생성하고 상기 패드를 통해 상기 테스트 장치에 출력하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 인에이블 제어부는
    상기 부트업 인에이블신호에 대응하여 부트업 동작시 부트업신호를 활성화시키는 부트업 제어부; 및
    테스트 모드 신호와 상기 부트업신호를 조합하여 상기 인에이블신호를 생성하는 인에이블신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 테스트 장치로부터 인가되는 칩 선택신호를 상기 출력부에 전달하는 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 입력부는
    상기 테스트 장치로부터 상기 복수의 커맨드 어드레스와 상기 클록이 인가되는 입력 패드부; 및
    상기 복수의 커맨드 어드레스와 상기 클록을 버퍼링하는 버퍼부를 포함하는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 출력부는
    상기 복수의 입력신호를 논리조합하여 출력하는 출력 조합부;
    칩 인에이블신호와 상기 인에이블신호를 조합하여 상기 선택신호를 생성하는 선택신호 생성부;
    상기 선택신호에 대응하여 출력 조합부의 출력과 내부 데이터 중 어느 하나를 선택하여 출력하는 출력 선택부; 및
    상기 출력 선택부의 출력을 상기 테스트 장치에 전달하는 출력 패드부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 선택신호 생성부는
    상기 칩 인에이블신호와 상기 인에이블신호가 모두 활성화되는 경우 상기 선택신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 출력부는
    상기 출력 조합부를 통해 상기 복수의 입력신호를 조합하여 상기 데이터 스트로브신호를 생성하고 상기 테스트 장치에 출력하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 복수의 커맨드 어드레스와 클록의 개수는 상기 출력부에서 출력되는 데이터와 동일한 것을 특징으로 하는 반도체 장치.
  20. 복수의 커맨드 어드레스와 데이터가 입출력되는 패드; 및
    상기 패드를 통해 상기 복수의 커맨드 어드레스를 동시에 입력받아 복수의 입력신호를 생성하고 인에이블신호의 활성화시 상기 복수의 입력신호를 조합하여 상기 데이터를 출력하며, 패드의 연결성을 테스트하기 위한 내부 테스트 인에이블신호에 대응하여 상기 패드에 출력되는 신호의 개수가 선택적으로 변경되는 반도체 장치를 포함하고,
    상기 인에이블신호와 상기 내부 테스트 인에이블신호는 부트업 인에이블신호에 의해 생성되는 것을 특징으로 하는 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20항에 있어서, 상기 반도체 장치는
    상기 부트업 인에이블신호에 대응하여 상기 인에이블신호와 상기 내부 테스트 인에이블신호를 생성하는 인에이블 제어부;
    상기 인에이블신호의 활성화시 상기 복수의 커맨드 어드레스를 버퍼링하여 상기 복수의 입력신호를 생성하는 입력부; 및
    상기 인에이블신호의 활성화시 상기 입력부로부터 인가되는 상기 복수의 입력신호와 내부 데이터 중 어느 하나를 선택하여 테스트 장치에 출력하고, 상기 내부 테스트 인에이블신호에 대응하여 상기 복수의 입력신호 중 일부 신호의 출력을 차단하는 출력부를 포함하는 것을 특징으로 하는 시스템.
  22. 테스트 모드 및 부트업 인에이블신호에 대응하여 패드의 연결성을 테스트하기 위한 인에이블신호를 생성하는 단계;
    상기 인에이블신호의 활성화시 입력 패드부로 인가되는 복수의 커맨드 어드레스 및 클록을 버퍼링하여 복수의 입력신호를 생성하는 단계;
    칩 선택신호와 상기 인에이블신호의 활성화시 상기 복수의 입력신호를 조합하는 단계; 및
    상기 조합된 결과에 대응하여 데이터 스트로브 신호를 출력 패드부로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 입력 패드부로 인가되는 복수의 신호는 상기 출력 패드부로 출력되는 신호보다 개수가 많은 것을 특징으로 하는 반도체 장치의 테스트 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    내부 테스트 인에이블신호에 대응하여 상기 출력 패드부로 출력되는 신호 중 일부 신호의 출력을 차단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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