TWI737819B - 半導體裝置、測試方法和包括其的系統 - Google Patents

半導體裝置、測試方法和包括其的系統 Download PDF

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Abstract

公開了一種半導體裝置、測試方法和包括該半導體裝置的系統，其可以關於一種用於測試半導體裝置的焊盤的開路狀態和短路狀態的技術。

Description

半導體裝置、測試方法和包括其的系統
本發明的實施例整體而言可以關於半導體裝置、測試方法和包括其的系統，並且更具體地，關於一種用於測試半導體裝置的焊盤的開路和短路(開路/短路)狀態的技術。
已經改變了諸如動態隨機存取記憶體(DRAM)的半導體裝置來滿足各種需求。半導體裝置的這種變化之中的結構變化的代表性示例是多晶片封裝體(MCP)。
為了滿足這些需求，可以使用各種技術。一種這樣被使用的技術是多晶片封裝體(MCP)技術。多晶片封裝體(MCP)是由多個晶片組成的封裝體晶片。
半導體裝置封裝體技術已經被快速地發展以便製造成具有更小的尺寸和更大的電容。近年來，隨著小尺寸和大電容半導體裝置的快速發展，已經深入研究和開發了滿足群體效率的層疊半導體封裝體的各種技術。
在製造半導體封裝體時，執行開路/短路(OS)測試，該測試用於利用探針測試裝置來測試包含在半導體封裝體中一個或更多個半導體裝置所 使用的信號的輸入和輸出(輸入/輸出)(I/O)引腳(在下文中，稱作為焊盤)是否正常地耦接至內部電路。另外，當在完成利用封裝測試裝置測試半導體裝置是否正常操作的測試(在下文中，稱作為功能測試)之後檢測到缺陷單元時，需要用冗餘單元替換缺陷單元的修復過程。
開路/短路(OS)測試可以測試檢測包括在半導體封裝體中的半導體裝置的I/O焊盤是否正常耦接至半導體封裝體的球。開路/短路(OS)測試可以測試半導體封裝體的輸入信號是否被正常地施加至半導體裝置，或者施加至半導體裝置的信號是否可以被正常地輸出至半導體封裝體的外部。
通常，在執行封裝體測試之前執行開路/短路(OS)測試的原因在於功能測試結果能夠被信任，並且只有當沒有開路/短路(OS)測試失敗時才能修復記憶體單元。換言之，如果經由開路/短路(OS)測試來確認半導體裝置的I/O焊盤的正常連接，則必須在這種確認的條件下檢測和修復缺陷單元，使得具有缺陷單元的相應半導體裝置可以被修復。
相關申請案的交叉引用：本申請案請求2017年5月24日提交的申請號為10-2017-0064059的韓國專利申請案的優先權，其全部內容透過引用合併於此。
根據本發明的一個實施例，可以提供一種半導體裝置。半導體裝置可以包括致能控制器，被配置為基於啟動致能信號來產生內部測試致能信號和用於測試焊盤連接性的致能信號。半導體裝置可以包括輸入電路，被配置為在致能信號的啟動期間，透過緩衝多個命令位址來產生多個輸入信號。半導 體裝置可以包括輸出電路，被配置為在致能信號的啟動期間選擇內部數據和從輸入電路接收的多個輸入信號中的任意一個，並且將選中的一個輸出至半導體裝置的外部。
根據本發明的一個實施例，可以提供一種半導體裝置。半導體裝置可以包括致能控制器，被配置為基於啟動致能信號來產生用於測試焊盤連接性的致能信號。半導體裝置可以包括輸入電路，被配置為在致能信號的啟動期間，透過緩衝多個命令位址和時鐘信號來產生多個輸入信號。半導體裝置可以包括輸出電路，被配置為在致能信號的啟動期間，基於選擇信號來選擇性地將從輸入電路接收的多個輸入信號輸出至半導體裝置的外部。
根據本發明的一個實施例，可以提供一種系統。系統可以包括被輸入和輸出多個命令位址和數據的焊盤。系統可以包括半導體裝置，被配置為經由焊盤同時接收多個命令位址以產生多個輸入信號，並且在致能信號的啟動期間，透過組合多個輸入信號來輸出數據。輸出至焊盤的信號的數目可以基於用於測試焊盤連接性的內部測試致能信號來選擇性地改變。
根據本發明的一個實施例，可以提供一種用於測試半導體的方法。該方法可以包括基於啟動致能信號來產生用於測試焊盤連接性的致能信號。該方法可以包括在致能信號的啟動期間，透過緩衝施加至輸入焊盤電路的多個信號來產生多個輸入信號。該方法可以包括在晶片選擇信號和致能信號的啟動期間組合多個輸入信號。該方法可以包括將組合的結果輸出至輸出焊盤電路。
根據本發明的一個實施例，可以提供一種系統。該系統可以包括致能控制器，被配置為基於啟動致能信號來產生用於測試焊盤連接性的致能 信號和內部測試致能信號。該系統可以包括輸入電路，被配置為在致能信號的啟動期間，透過緩衝多個命令位址來產生多個輸入信號。該系統可以包括輸出電路，被配置為在致能信號的啟動期間，選擇內部數據和從輸入電路接收的多個輸入信號中的任意一個，並且將選中的一個輸出至測試裝置。
根據本發明的一個實施例，可以提供一種系統。該系統可以包括致能控制器，被配置為基於啟動致能信號來產生用於測試焊盤連接性的致能信號。該系統可以包括輸入電路，被配置為在致能信號的啟動期間，透過緩衝多個命令位址和時鐘信號來產生多個輸入信號。該系統可以包括輸出電路，被配置為在致能信號的啟動期間，基於選擇信號來選擇性地將從輸入電路接收的多個輸入信號輸出至測試裝置。
100:半導體裝置
110:致能控制器
111:啟動控制器
112:鎖存電路
113:測試信號輸入電路
114:致能信號輸出電路
115:上拉驅動電路
120:輸入電路
121:輸入焊盤電路
122:緩衝電路
123:輸入組合電路
130:輸出電路
131:輸出組合電路
132:輸出選擇電路
133:選擇信號產生電路
134:輸出焊盤電路
200:測試裝置
210:測試控制器
220:晶片選擇引腳
230:命令位址引腳
240:數據引腳
250:時鐘引腳
300:半導體裝置
310:致能控制器
311:啟動控制器
312:致能信號輸出電路
320:輸入電路
321:輸入焊盤電路
322:緩衝電路
330:輸出電路
331:輸出組合電路
332:輸出選擇電
333:選擇信號產生電路
334:輸出焊盤電路
400:測試裝置
410:測試控制器
420:晶片選擇引腳
430:時鐘引腳
440:命令位址引腳
500:測試裝置
600:半導體裝置
610:半導體裝置
700:測試裝置
800:多晶片封裝體
810:球
820:主基底
830:半導體裝置
840:半導體裝置
850:半導體裝置
860:黏合構件
870:環氧模塑化合物
880:焊盤
890:焊盤
891:焊盤
892:焊盤
900:導線
AND1~AND6:及閘
B1~B6:緩衝器
B10~B7:緩衝器
BEN:啟動致能信號
BUP:啟動信號
CA:命令位址
CA0_B~CA6_B:緩衝信號
CAn_B:輸入信號
CKE:時鐘信號
CLK:時鐘信號
CLK_B:時鐘信號
CLKB:反相時鐘信號
CLKB_B:時鐘信號
CS:晶片選擇信號
CT:測試信號
DQ:數據
DQS_c:數據選通信號
DQS_t:數據選通信號
EN:致能信號
GMRD0~GMRD3:讀取數據
IN:輸入信號
IV1~IV5:反相器
IV7~IV11:反相器
ITEN:內部測試致能信號
IP1~IP6:焊盤
IP10~IP17:焊盤
M1~M8:選擇電路
P1~P8:焊盤
P10~P17:焊盤
MREG0~MREG3:內部數據
MT:輸入信號
MREG:內部數據
ND1~ND5:反及閘
NM1:NMOS電晶體
OR1:或閘
OUT:輸出信號
P1~P8:焊盤
P11~P17:焊盤
PM1:PMOS電晶體
PWR:上電信號
RSTB:反相重設信號
SEL1~SEL2:選擇信號
TEN:測試致能信號
TM:測試模式信號
VDD:電源電壓
VSS:接地電壓
X4:數據寬度控制信號
XOR1~XOR14:互斥或閘
圖1是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
圖2是示出圖1中所示的包括半導體裝置的系統的示例代表的詳細電路圖。
圖3是示出圖2中所示的致能控制器的代表的電路圖。
圖4是示出圖2中所示的緩衝電路的電路圖。
圖5是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
圖6是示出圖5中所示的包括半導體裝置的系統的示例代表的電路圖。
圖7是示出圖6中所示的致能控制器的代表的電路圖。
圖8是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
圖9是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的電路圖。
圖10是示出根據本發明的實施例的半導體裝置的操作的時序圖。
現在將參照本發明的實施例，其示例在附圖中示出。盡可能地，在整個附圖中使用相同的附圖標記來指代相同或相似的部分。
本發明的各種實施例可以針對提供一種半導體裝置、測試方法和包括該半導體裝置的系統，其基本上消除了由於相關技術的限制和缺點而引起的一個或更多個問題。
本發明的一個實施例整體而言可以關於一種用於在不使用測試焊盤的情況下在特定時間點測試開路/短路(OS)測試的技術。
此外，信號的邏輯位準可以與所描述的不同或相反。例如，描述為具有邏輯「高」位準的信號可以可選地具有邏輯「低」位準，並且描述為具有邏輯「低」位準的信號可以可選地具有邏輯「高」位準。
供作參考，可以提供包括附加組件的實施例。此外，根據實施例，可以改變指示信號或電路的啟動狀態的啟動高組態或啟動低組態。此外，可以修改實現相同功能所需的電晶體的配置。也就是說，根據具體情況，PMOS電晶體的配置和NMOS電晶體的配置可以彼此替換。如果需要，可以應用各種電晶體來實現這些配置。
供作參考，可以提供包括附加組件的實施例。此外，根據實施例，可以改變指示信號或電路的啟動狀態的啟動高組態或啟動低組態。此外，可以修改實現相同功能或操作所需的邏輯閘的配置。也就是說，根據具體情況，一種類型的操作的邏輯閘配置和同一類型的操作的另一種邏輯閘配置可以彼此替換。如果需要，可以應用各種邏輯閘來實現這些配置。
圖1是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
參見圖1，具有根據本發明的實施例的半導體裝置的開路和短路(開/短)(OS)測試系統可以包括半導體裝置100和測試裝置200。
在這種情況下，半導體裝置100可以包括致能控制器110、輸入電路120和輸出電路130。
致能控制器110可以產生用於測試半導體裝置100的致能信號EN。致能控制器110可以回應於測試致能信號TEN、啟動致能信號BEN和測試模式信號TM而產生內部測試致能信號ITEN和致能信號EN。這裡，在測試模式期間，可以由從外部控制器(未示出)接收的測試命令來啟動測試模式信號TM。在下文中將參照圖2來描述啟動致能信號BEN。
例如，內部測試致能信號ITEN可以是用於測試每個焊盤的連接性的控制信號。也就是說，內部測試致能信號ITEN可以是用於測試每個焊盤的開路或短路狀態的控制信號。內部測試致能信號ITEN可以僅在連接性測試操作期間被啟動，並且可以不影響啟動信號、預充電信號、讀取信號、寫入信號等，以控制半導體裝置100的核心區。
輸入電路120可以從測試裝置200接收命令位址CA，並且可以將接收的命令位址CA輸出至半導體裝置100。輸入電路120可以回應於從測試裝置200接收的多個命令位址CA、內部測試致能信號ITEN和致能信號EN而產生多個輸入信號MT。
輸出電路130可以選擇半導體裝置100的內部數據MREG和從輸入電路120接收的輸入信號MT中的任意一個，並且可以將選中的一個輸出至測試裝置200或物理上位於半導體裝置100外部的外部。也就是說，輸出電路130可以在正常操作期間將內部數據MREG輸出作為數據DQ，並且可以在測試操作期間將從輸入電路120接收的輸入信號MT輸出作為數據DQ。例如，內部數據MREG可以指在正常操作期間從半導體裝置100的記憶體單元(未示出)接收的讀取數據或寫入數據。本發明的實施例將公開假設正常操作是讀取模式，內部數據MREG是記憶體單元(未示出)的讀取數據。
輸出電路130可以選擇半導體裝置100的內部數據MREG、內部測試致能信號ITEN和多個輸入信號MT中的任意一個，從而產生多個數據DQ。當晶片選擇信號CS和致能信號EN被啟動時，輸出電路130可將數據DQ輸出至測試裝置200。這裡，數據DQ可以平行地輸出至測試裝置200。
輸入電路120和輸出電路130可以被配置為輸入和輸出(輸入/輸出)測試信號，以測試測試裝置的每個焊盤和半導體裝置100的每個焊盤之間的連接性。也就是說，半導體裝置100可以經由輸入電路120從測試裝置200接收測試信號。
為了測試半導體裝置100的焊盤連接狀態，測試裝置200可以產生命令位址CA和晶片選擇信號CS，可以將命令位址CA和晶片選擇信號CS 輸出至半導體裝置100，並且可以從半導體裝置100接收數據DQ。測試裝置200可以分析從半導體裝置100的輸出電路130接收到的信號，並且可以測試半導體裝置100的內部焊盤是否正常地耦接至半導體裝置100的內部電路。
圖2是示出圖1中所示的包括半導體裝置的系統的示例代表的電路圖。
參見圖2，致能控制器110可以產生用於啟動針對半導體裝置100的焊盤連接性的測試操作的致能信號EN。當測試裝置200耦接至焊盤P2時，致能控制器110可以根據測試致能信號TEN來產生內部測試致能信號ITEN和致能信號EN。然而，如果根據半導體裝置100的規範，測試裝置200未耦接至焊盤P2，則致能控制器110可以根據測試模式信號TM和啟動致能信號BEN來產生內部測試致能信號ITEN和致能信號EN。
輸入電路120可以包括焊盤P1和P2、輸入焊盤電路121、緩衝電路122和輸入組合電路123。
焊盤P1可以接收晶片選擇信號CS。可以從測試裝置200的晶片選擇引腳220接收晶片選擇信號CS。焊盤P2可以接收測試致能信號TEN。
輸入焊盤電路121可以包括多個輸入焊盤IP1~IP6，其被配置為將從測試裝置200接收的多個命令位址CA1~CA6傳輸至緩衝電路122。例如，可以從測試裝置200的命令位址引腳230接收多個命令位址CA1~CA6。多個命令位址CA1~CA6可以平行地輸入至半導體裝置100。
緩衝電路122可以緩衝從輸入焊盤電路121接收的多個命令位址CA1~CA6。緩衝電路122可以包括多個緩衝器B1~B6，其被配置成透過緩衝多個命令位址CA1~CA6來輸出多個緩衝信號CA1_B~CA6_B。如果致能信號EN 被啟動，則多個緩衝器B1~B6可以從輸入焊盤電路121接收多個命令位址CA1~CA6。例如，致能信號EN可以啟動多個緩衝器B1~B6。
可以根據測試模式信號TM和內部測試致能信號ITEN來選擇性地啟動多個緩衝器B1~B6之中的最後緩衝器B6。例如，如果測試模式信號TM和內部測試致能信號ITEN都被致能，則緩衝器B6被啟動以輸出緩衝信號CA6_B。
在基於半導體裝置的規範的測試操作期間，多個命令位址CA1~CA6之中的一個命令位址(例如，命令位址CA6)可以不被使用。在這種情況下，被配置為緩衝命令位址CA6的緩衝器B6未被使用，使得緩衝信號(CA6_B)可以經由測試模式信號TM和內部測試致能信號ITEN而被固定為止動狀態。
輸入組合電路123可以執行緩衝信號CA1_B~CA6_B之間的邏輯運算，從而輸出多個輸入信號MT0~MT9。輸入組合電路123可以包括例如但不限於多個互斥或(XOR)閘。這裡，互斥或閘XOR1可以執行緩衝信號CA2_B和CA3_B之間的互斥或運算。互斥或閘XOR2可以執行互斥或閘XOR1的輸出信號與緩衝信號CA1_B之間的互斥或運算，從而輸出輸入信號MT0。互斥或閘XOR3可以執行緩衝信號CA5_B和CA6_B之間的互斥或運算。互斥或閘XOR4可以執行互斥或閘XOR3的輸出信號與緩衝信號CA4_B之間互斥或運算，從而輸出輸入信號MT1。類似地，輸入組合電路123可以透過命令位址CA7~CA27的組合來產生剩餘的輸入信號MT2~MT9。輸入組合電路123可以透過上述互斥或閘的組合來產生多個輸入信號MT0~MT9。
在圖2的實施例中僅示出了兩個輸入信號MT0和MT1。然而，本發明的實施例假設10個輸入信號(即，輸入信號MT0~MT9)從輸入電路120傳送至輸出電路130。另外，為了便於描述和更好地理解本發明，本發明的實施例例如公開了輸入組合電路123由互斥或閘組成。然而，本發明的範圍或精神不限於此，應當注意的是，輸入組合電路123也可以由另一個邏輯電路或其他邏輯電路組成。
輸出電路130可以包括：輸出組合電路131、輸出選擇電路132、選擇信號產生電路133和輸出焊盤電路134。
例如，輸出組合電路131可以執行內部測試致能信號ITEN和從輸入電路120接收的多個輸入信號MT0~MT9之間的邏輯運算。輸出組合電路131可以包括例如但不限於互斥或運算器、及(AND)運算器和反相運算器，以執行內部測試致能信號ITEN和多個輸入信號MT0~MT9之間的邏輯運算。在一個實施例中，輸出組合電路131可以包括例如但不限於多個互斥或閘XOR5~XOR10、多個及閘AND1和AND2以及多個反相器IV1和IV2，以執行內部測試致能信號ITEN和多個輸入信號MT0~MT9之間的邏輯運算。本發明的一個實施例可以根據半導體裝置的規範而不使用多個輸入信號MT0~MT9之中的特定輸入信號MT8和MT9。因此，為了選擇性地致能特定的輸入信號MT8和MT9，反相的內部測試致能信號ITEN可以被輸入至及閘AND1和AND2。
及閘AND1可以執行輸入信號MT8和由反相器IV1反相的內部測試致能信號ITEN之間的邏輯與運算。互斥或閘XOR5可以執行輸入信號MT0和MT1之間的邏輯互斥或運算。互斥或閘XOR6可以執行互斥或閘 XOR5的輸出信號和及閘AND1的輸出信號之間的邏輯互斥或運算。互斥或閘XOR7可以執行輸入信號MT2和MT3之間的邏輯互斥或運算。
及閘AND2可以執行輸入信號MT9和由反相器IV2反相的內部測試致能信號ITEN之間的邏輯與運算。互斥或閘XOR8可以執行輸入信號MT4和MT5之間的邏輯互斥或運算。互斥或閘XOR9可以執行互斥或閘XOR8的輸出信號和及閘AND2的輸出信號之間的邏輯互斥或運算。互斥或閘XOR10可以執行輸入信號MT6和MT7之間的邏輯互斥或運算。
為了便於描述和更好地理解本發明，本發明的一個實施例例如已經公開了輸出組合電路131由互斥或閘和及閘的組合組成。然而，本發明的範圍或精神不限於此，應當注意的是，輸出組合電路131也可以由其他邏輯電路組成。
輸出選擇電路132可以根據選擇信號SEL1來選擇與輸出組合電路131的輸出信號相對應的測試信號CT0~CT3中的任意一個以及內部數據MREG0~MREG3中的任意一個，並且因此可以將選擇的結果輸出作為讀取數據GMRD0~GMRD3。
輸出選擇電路132可以包括例如但不限於或閘OR1和多個選擇電路M1~M8。例如，選擇電路M1~M8中的每一個可以包括多工器MUX。
或閘OR1可以執行內部測試致能信號ITEN的反相信號和數據寬度控制信號X4之間的邏輯或(OR)運算。在這種情況下，數據寬度控制信號X4可以用於控制輸入/輸出(I/O)數據位元的幅度。數據寬度控制信號X4可以包括封裝體的鍵合資訊(bonding information)。儘管為了便於描述和更好地理解本發明，本發明的一個實施例例如已經公開了數據寬度控制信號由X4 表示，但是本發明的範圍或精神不限於此，並且數據寬度控制信號也可以被設定為特定的數據寬度，例如X8、X16、X32等。
多個選擇電路M1~M8可以包括第一組的選擇電路M1~M4和第二組的選擇電路M5~M8。在這種情況下，第一組的選擇電路M1~M4可以回應於或閘OR1的輸出信號來確定是否選擇4個輸入信號MT0~MT3，或者可以確定是否選擇8個輸入信號MT0~MT7的組合信號(其中假設輸入信號MT8和MT9為未使用的情況)。第二組的選擇電路M5~M8可以確定是否選擇第一組的選擇電路M1~M4的輸出信號，或者可以確定是否選擇半導體裝置100的內部數據MREG0~MREG3。
第一組的選擇電路M1~M4可以回應於或閘OR1的輸出信號來選擇互斥或閘XOR6、XOR7、XOR9和XOR10的輸出信號中的任意一個以及輸入信號MT0~MT3中的任意一個，從而輸出測試信號CT0~CT3。
例如，如果內部測試致能信號ITEN處於邏輯低位準，則反相器IV1的輸出信號可以被啟動至高位準。輸出組合電路131可以透過組合所有輸入信號MT0~MT9來將4個信號輸出至第一組的選擇電路M1~M4。如果反相器IV1的輸出信號被啟動，則第一組的選擇電路M1~M4可以選擇透過所有輸入信號MT0~MT9的組合而獲得的互斥或閘XOR6、XOR7、XOR9和XOR10的輸出信號，從而輸出測試信號CT0~CT3。相反，當數據寬度控制信號X4被啟動時，第一組的選擇電路M1~M4可以選擇輸入信號MT0~MT3，從而輸出測試信號CT0~CT3。
例如，如果輸出數據具有4位元，則數據寬度控制信號X4被啟動，使得僅選擇4個輸入信號MT0~MT3。如果數據寬度控制信號由X8表示， 則數據DQ的數目為8。由於本發明的實施例假設數據寬度控制信號由X4表示，所以根據內部測試致能信號ITEN來輸出4個數據DQ0~DQ3，而與封裝體鍵合無關。
第二組的選擇電路M5~M8可以回應於選擇信號SEL1而選擇測試信號CT0~CT3中的任意一個以及內部數據MREG0~MREG3中的任意一個。第二組的選擇電路M5~M8可以透過全域線來將讀取數據GMRD0~GMRD3輸出至輸出焊盤電路134。
例如，如果選擇信號SEL1處於邏輯高位準，則第二組的選擇電路M5~M8可以選擇測試信號CT0~CT3，從而輸出讀取數據GMRD0~GMRD3。例如，如果選擇信號SEL1處於邏輯低位準，則第二組的選擇電路M5~M8可以選擇在正常操作中使用的內部數據MREG0~MREG3，從而輸出讀取數據GMRD0~GMRD3。換言之，如果在內部測試致能信號ITEN被啟動的測試時段期間，選擇信號SEL1被止動，則半導體裝置100的測試結果不被輸出至測試裝置200。
選擇信號產生電路133可以組合從焊盤P1接收的晶片選擇信號CS和致能信號EN，從而產生選擇信號SEL1。如果晶片選擇信號CS被啟動至低位準並且致能信號EN被啟動至高位準，則選擇信號產生電路133可以啟動選擇信號SEL1。選擇信號產生電路133可以包括(例如但不限於)反相器IV3和及閘AND3。及閘AND3可以執行由反相器IV3反相的晶片選擇信號CS與致能信號EN之間的邏輯與運算，從而輸出選擇信號SEL1。
輸出焊盤電路134可以包括多個焊盤P3~P6，其被配置為將從輸出選擇電路132接收的讀取數據GMRD0~GMRD3傳輸至測試裝置200的數據 引腳240。根據半導體裝置的規範，焊盤P7和P8可以不被使用。焊盤P7和P8可以回應於輸入信號MT8和MT9而將數據選通信號DQS_t和DQS_c傳輸至測試裝置200。然而，根據半導體裝置的規範，本發明的一個實施例不將焊盤P7和P8連接至測試裝置200的引腳。因此，如上所述，當內部測試致能信號ITEN被啟動時，輸出組合電路131不啟動輸入信號MT8和MT9。
也就是說，當內部測試致能信號ITEN被啟動至高位準時，輸入信號MT8不被傳輸至後端。也就是說，根據一個實施例，在測試操作中未使用數據選通信號DQS_t。因此，施加至焊盤P7的輸入信號MT8可以根據內部測試致能信號ITEN而未被使用。
類似地，如果內部測試致能信號ITEN被啟動至高位準，則輸入信號MT9不被傳輸至後端。也就是說，根據一個實施例，在測試操作中未使用數據選通信號DQS_c。因此，施加至焊盤P8的輸入信號MT9根據內部測試致能信號ITEN而未被使用。
如果內部測試致能信號ITEN處於邏輯低位準，則可以認識到，根據一個實施例的測試裝置200不用於特定目的。因此，在通常的測試操作期間，輸入信號MT8和MT9可以被使用。
根據特定目的，測試裝置200可以不耦接至半導體裝置100的一些引腳。從圖2的實施例可以看出，被配置為接收測試致能信號TEN的焊盤以及被配置為接收命令位址CA6和數據選通信號DQS_t和DQS_c的焊盤P7和P8未耦接至測試裝置200。
測試裝置200可以包括：測試控制器210、晶片選擇引腳220、命令位址引腳230、數據引腳240和時鐘引腳250。例如，測試控制器210可以 產生命令位址CA(即，CA[0：27])、時鐘信號CLK、反相時鐘信號CLKB和晶片選擇信號CS，並且可以接收數據DQ(即，DQ[0：3])作為輸入。
為了便於描述和更好地理解本發明，本發明的一個實施例例如將公開從測試裝置200輸出的命令位址CA[0：27]的數目被設定為28，並且輸入至測試裝置200的數據DQ[0：3]的數目被設定為4。也就是說，圖2的實施例假設(例如但不限於)輸入至半導體裝置100的命令位址CA1~CA27的數目比從半導體裝置100輸出的數據DQ0~DQ3的數目大(即，輸入焊盤的數目比輸出焊盤的數目大)。
為了便於描述和更好地理解本發明，在本發明的實施例中僅示出了6個命令位址CA1~CA6。然而，根據本發明的一個實施例，命令位址CA的數目和數據DQ的數目不限於此，並且也可以在不脫離本發明的範圍或精神的情況下以各種方式進行修改。
測試控制器210可以經由晶片選擇引腳220來輸出晶片選擇信號CS。測試控制器210可以經由命令位址引腳230來輸出多個命令位址CA1~CA6。測試控制器210可以經由時鐘引腳250從半導體裝置100接收數據DQ0~DQ3。根據一個實施例的半導體裝置可以不經由時鐘引腳250接收時鐘信號CLK和CLKB，並且可以經由內部時鐘讀取內部數據。因此，在實施例的測試操作中不使用測試裝置200的時鐘引腳250。
儘管本發明的實施例例如已經公開了測試裝置200的引腳220~250耦接至如圖2所示的半導體裝置100的焊盤(P1、P3~P6、IP1~IP6)，但是本發明的範圍或精神不限於此，並且測試裝置200的引腳 220~250也可以以各種方式耦接至半導體裝置100的焊盤(P1、P3~P6、IP1~IP6)。
下面的表1示出了回應於命令位址CA1~CA27的數據DQ0的輸出邏輯。為了便於說明，這裡將省略表1中未示出的剩餘命令位址CA7~CA24的邏輯值。
Figure 106132605-A0305-02-0018-4
如果輸入至半導體裝置100的命令位址CA1~CA27的數目比從半導體裝置100輸出的數據DQ0~DQ3的數目大，或者如果每個輸入信號為1或0，則可以使用限制數目的輸入模式。
在這種情況下，存在錯誤通過的高可能性，其中儘管因為特定引腳故障或者更多的引腳故障而出現故障狀態，但是故障狀態會被誤解為通過狀態。因此，在測試操作期間，需要以各種方式改變輸入信號的模式組合。為此，根據實施例，改變輸入信號MT0、MT1和MT8的位數，使得如表1所示地改變輸入信號的模式。
測試裝置200識別輸出數據DQ0。如果「1」的數目是奇數，則數據被確定為「1」。如果「1」的數目是偶數，則數據被確定為零「0」。也就是說，當如表1所示地改變輸入信號MT0、MT1和MT8的模式時，數據DQ0的期望值可以被輸出為「0」或「1」。本發明的實施例假設不使用命令位址CA6，使得出現具有邏輯狀態「0」的「不關心(Don’t care)」狀態。
如果輸入信號MT0、MT1和MT8的每個位元都被設定為「1」或「0」，則存在錯誤通過的高可能性，使得數據DQ0的期望值被輸出為邏輯狀態「0」。另外，命令位址(例如，CA1~CA5、CA25~CA27)的邏輯值逐個改變為位元值「1」，使得輸出數據DQ能夠被區分。如上所述，測試裝置200可以依序地輸入表1所示的輸入命令位址CA1~CA6和CA25~CA27的輸入模式。測試裝置200可以將數據DQ0與數據DQ0的期望值進行比較，如表1所示。因此，測試裝置200可以判斷與半導體裝置100的命令位址CA1~CA6或CA25~CA27相對應的焊盤是否正常耦接至半導體裝置100的內部電路。
圖3是示出圖2所示的致能控制器110的代表的電路圖。
參見圖3，致能控制器110可以包括：啟動控制器111、鎖存電路112、測試信號輸入電路113、致能信號輸出電路114和上拉驅動電路115。
致能控制器110可以使用在半導體裝置的初始操作中啟動的啟動致能信號BEN來產生用於啟動開路/短路(OS)測試操作的致能信號EN。
如果在啟動操作期間啟動致能信號BEN被啟動，則啟動控制器111可以啟動啟動信號BUP。在這種情況下，在半導體裝置100的初始操作期間，在上電信號PWR止動之後，啟動致能信號BEN可以被致能。回應於上電信號PWR，可以在半導體裝置100中產生啟動致能信號BEN。
啟動信號BUP可以更新在半導體裝置100的熔絲中編程的行和列位址的修復資訊。在啟動時間間隔期間，包含在半導體裝置100的周邊區中的電路可以不執行特定的操作。
鎖存電路112耦接至焊盤P2，使得鎖存電路112能夠在預定時間期間鎖存焊盤P2的輸出端子的邏輯位準。鎖存電路112可以包括用作上拉驅動電路的反相器IV5和NMOS電晶體NM1。NMOS電晶體NM1可以耦接在焊盤P2的輸出端子和接地電壓端子之間，使得NMOS電晶體NM1可以經由閘極端子來接收反相器IV5的輸出信號。在本發明的一個實施例中，由於焊盤P2處於非連接狀態，所以當NMOS電晶體NM1導通時，焊盤P2的輸出端子被下拉至接地電壓(VSS)位準。
測試信號輸入電路113可以組合測試模式信號TM和啟動信號BUP，從而產生內部測試致能信號ITEN。測試信號輸入電路113可以包括反相器IV4和反及(NAND)閘ND1。反及閘ND1可以執行由反相器IV4反相的測試模式信號TM和啟動信號BUP之間的邏輯反及運算，從而輸出內部測試致能信號ITEN。
致能信號輸出電路114可以組合鎖存電路112的輸出信號和內部測試致能信號ITEN，從而輸出致能信號EN。致能信號輸出電路114可以包括反及閘ND2，其透過執行鎖存電路112的輸出信號和內部測試致能信號ITEN之間的邏輯反及運算來輸出致能信號EN。
上拉驅動電路115可以包括PMOS電晶體PM1，其耦接在電源電壓(VDD)輸入端子和鎖存電路112的輸出端子之間，以經由其閘極端子來接收上電信號PWR。在執行半導體裝置100的初始上電操作之前，上拉驅動電路115的上電信號PWR處於邏輯低位準，使得鎖存電路112的輸出端子透過上拉驅動電路115上拉至電源電壓(VDD)位準。如果在初始上電操作期間上電信號PWR處於邏輯高位準，則上拉驅動電路115的PMOS電晶體PM1關斷。
如果致能控制器110被應用於指示測試裝置200和焊盤P2之間的連接的規範，則致能控制器110可以根據測試致能信號TEN來產生致能信號EN。如果如實施例所示，測試裝置200未耦接至焊盤P2，則致能控制器110可以根據測試模式信號TM和啟動致能信號BEN來產生致能信號EN。
根據半導體裝置100的規範被配置為接收測試致能信號TEN的附加焊盤P2可以被包括在致能控制器110中。然而，為了特定目的在測試裝置200中使用的引腳數目需要被最小化，使得測試裝置200的一些引腳處於非連接狀態。如果被配置為接收測試致能信號TEN的焊盤P2處於非連接狀態，則不可能進入用於測試半導體裝置100的連接性的模式。
然而，無論焊盤P2連接或不連接，致能控制器110可以回應於啟動致能信號BEN來產生內部測試致能信號ITEN，透過該內部測試致能信號 ITEN，半導體裝置進入測試模式。因此，可以在實施例的半導體裝置中執行自開路/短路(OS)測試，使得也可以在各種製造產品中執行通用測試。
圖4是示出圖2中所示的緩衝電路122的電路圖。
圖4的實施例例如將公開多個緩衝器B1~B6之中的第一緩衝器B1和最後緩衝器B6。第一緩衝器B1和其餘緩衝器B2~B5在結構上彼此相同，因此，在此將省略其餘的緩衝器B2~B5的描述。
緩衝器B1可以包括：命令緩衝器BUF1、反及閘ND4和反相器IV7。命令緩衝器BUF1可以緩衝命令位址CA1。反及閘ND4可以執行致能信號EN和命令緩衝器BUF1的輸出信號之間的邏輯反及運算。反相器IV7可以透過將反及閘ND4的輸出信號反相來輸出緩衝信號CA1_B。
緩衝器B6可以包括：命令緩衝器BUF2、及閘AND4和AND5、反及閘ND3和反相器IV8。命令緩衝器BUF2可以緩衝命令位址CA6。及閘AND4可以執行致能信號EN和命令緩衝器BUF2的輸出信號之間的邏輯與運算。及閘AND5可以執行測試模式信號TM和內部測試致能信號ITEN之間的邏輯與運算。反及閘ND3可以執行及閘AND4和AND5的輸出信號之間的邏輯反及運算。反相器IV8可以透過將反及閘ND3的輸出信號反相來輸出緩衝信號CA6_B。
從圖4可以看出，當致能信號EN被啟動時，緩衝器B1可以緩衝命令位址CA1，從而輸出緩衝信號CA1_B。然而，只有當致能信號EN、測試模式信號TM和內部測試致能信號ITEN被啟動時，最後緩衝器B6可以啟動緩衝信號CA6_B。如果不使用緩衝器B6，則測試模式信號TM和內部測試致 能信號ITEN處於邏輯低位準，使得緩衝信號CA6_B可以被固定為邏輯低位準，導致由外部雜訊等引起的一個或更多個故障部件的可能性降低。
如上所述，本發明的實施例可以從測試裝置200的相應引腳220~240接收測試信號，以測試包含在半導體裝置100中的相應焊盤(P1、P3~P6)的開路或短路狀態。半導體裝置100可以經由輸入電路120從測試裝置200接收測試信號，並且測試裝置200可以從半導體裝置100的輸出電路130接收輸出信號。測試裝置200的測試控制器210可以分析從半導體裝置100接收的信號是否正常輸出，使得測試控制器210可以確定包含在半導體裝置中的各個焊盤(P1、P3~P6)的連接性。
圖5是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
參見圖5，包括半導體裝置的系統可以包括半導體裝置300和測試裝置400。
半導體裝置300可以包括：致能控制器310、輸入電路320和輸出電路330。
致能控制器310可以回應於測試模式信號TM和啟動致能信號BEN而產生用於執行半導體裝置300的測試操作的致能信號EN。致能信號EN可以測試每個焊盤的連接性。也就是說，致能信號EN可以測試每個焊盤的開路或短路狀態。
輸入電路320可以接收從測試裝置400接收的信號，並且可以將接收的信號輸出至半導體裝置300。輸入電路320可以回應於從測試裝置400接收的時鐘信號CLK和CLKB、多個命令位址CA和致能信號EN而產生多個 輸入信號CAn_B以及時鐘信號CLK_B和CLKB_B。可以從測試裝置400接收多個命令位址CA、時鐘信號CLK和CLKB以及晶片選擇信號CA。
輸出電路330可以選擇半導體裝置300的內部數據和從輸入電路320接收的信號中的任意一個，並且可以將選中的一個輸出至測試裝置400或物理上位於半導體裝置300外部的外部。也就是說，輸出電路330可以在正常操作期間將內部數據輸出至測試裝置400，並且可以在測試操作期間將從輸入電路320接收的輸入信號CAn_B和時鐘信號CLK_B和CLKB_B輸出至測試裝置400。
輸出電路330可以選擇半導體裝置300的內部數據和多個輸入信號中的任意一個，或者可以選擇半導體裝置300的內部數據和時鐘信號CLK_B和CLKB_B中的任意一個，從而產生多個數據DQ。當晶片選擇信號CS和致能信號EN被啟動時，輸出電路330可以選擇半導體裝置300的內部數據和多個輸入信號CAn_B中的任意一個，從而產生數據選通信號DQS_t和DQS_c。
當晶片選擇信號CS和致能信號EN被啟動時，輸出電路330可以將數據DQ和數據選通信號DQS_t和DQS_c輸出至測試裝置400。數據DQ和數據選通信號DQS_t和DQS_c可以平行輸出至測試裝置400。
為了測試半導體裝置300的焊盤連接狀態，測試裝置400可以產生命令位址CA、時鐘信號CLK和CLKB以及晶片選擇信號CS，可以將產生的信號輸出至半導體裝置300，以及可以從半導體裝置300接收數據DQ和數據選通信號DQS_t和DQS_c。測試裝置400可以識別輸出電路300的輸出信號，並且因此可以測試輸入信號是否正常輸出。
圖6是示出圖5中所示的包括半導體裝置的系統的示例代表的電路圖。
參見圖6，為了啟動半導體裝置300的焊盤連接性的測試操作，致能控制器310可以根據測試模式信號TM和啟動致能信號BEN來產生致能信號EN。
輸入電路320可以包括：焊盤P10、輸入焊盤電路321和緩衝電路322。
焊盤P10可以接收晶片選擇信號CS作為輸入。可以從測試裝置400的晶片選擇引腳420接收晶片選擇信號CS。
輸入焊盤電路321可以包括多個輸入焊盤IP10~IP17，其被配置為將從測試裝置400接收的多個命令位址CA0~CA5以及時鐘信號CLK和CLKB輸出至緩衝電路322。這裡，可以從測試裝置400的命令位址引腳440接收多個命令位址CA0~CA5。可以從測試裝置400的時鐘引腳430接收時鐘信號CLK和CLKB。多個命令位址CA0~CA5可以平行地輸入至半導體裝置400。
緩衝電路322可以包括多個緩衝器B10~B17，其被配置為緩衝從輸入焊盤電路321接收的命令位址CA0~CA5以及時鐘信號CLK和CLKB。如果致能信號EN被啟動，則多個緩衝器B10和B11可以緩衝從測試裝置400的時鐘引腳430接收的時鐘信號CLK和CLKB，從而輸出時鐘信號CLK_B和CLKB_B。如果致能信號EN被啟動，則多個緩衝器B12~B17可以緩衝從命令位址引腳440接收到的多個命令位址CA0~CA5，從而輸出多個輸入信號CA0_B~CA5_B。
輸出電路330可以包括輸出組合電路331、輸出選擇電路332、選擇信號產生電路333和輸出焊盤電路334。
輸出組合電路331可以包括例如但不限於被配置為執行從輸入電路320接收的多個輸入信號CA0_B~CA5_B之間的邏輯運算的多個互斥或閘XOR11~XOR14。
互斥或閘XOR11可以執行輸入信號CA4_B和CA5_B之間的邏輯互斥或運算。互斥或閘XOR12可以執行互斥或閘XOR11的輸出信號和輸入信號CA3_B之間的邏輯互斥或運算。互斥或閘XOR13可以執行輸入信號CA1_B和CA2_B之間的邏輯互斥或運算。互斥或閘XOR14可以執行互斥或閘XOR13的輸出信號和輸入信號CA0_B之間的邏輯互斥或運算。
為了便於描述和更好地理解本發明，本發明的實施例例如已經公開了輸出組合電路331由互斥或閘組成。然而，本發明的範圍或精神不限於此，應當注意的是，輸出組合電路331還可以根據需要由其他邏輯電路組成。
輸出選擇電路332可以根據選擇信號SEL2來選擇輸出組合電路331的輸出信號和內部數據中的任意一個，並且因此可以輸出選中的一個。輸出選擇電路332可以根據選擇信號SEL2來選擇緩衝電路322的輸出信號和內部數據中的任意一個，並且因此可以輸出選中的一個。也就是說，輸出選擇電路可以在測試操作期間選擇緩衝電路322的輸出信號，並且可以在正常操作期間選擇內部數據。
輸出選擇電路332可以包括多個選擇電路M10~M19。在這種情況下，選擇電路M10~M19中的每個可以包括例如但不限於多工器MUX。
多個選擇電路M10~M19可以包括第一組的選擇電路M10~M17和第二組的選擇電路M18和M19。如果選擇信號SEL2被啟動，則第一組的選擇電路M10~M17可以選擇緩衝電路322的輸出信號和半導體裝置300的內部數據，從而輸出數據DQ0~DQ7。如果選擇電路SEL2被啟動，則第二組的選擇電路M18和M19可以從輸出組合電路331的輸出信號和半導體裝置300的內部數據之中選擇輸出組合電路331的輸出信號，並且可以輸出數據選通信號DQS_t和DQS_c。
選擇信號產生電路333可以組合從焊盤P10接收的晶片選擇信號CS和致能信號EN，從而可以產生選擇信號SEL2。如果晶片選擇信號CS被啟動至低位準並且致能信號EN被啟動至高位準，則選擇信號產生電路333可以啟動選擇信號SEL2。選擇信號產生電路333可以包括例如但不限於反相器IV9和及閘AND6。及閘AND6可以執行由反相器IV9反相的晶片選擇信號CS和致能信號EN之間的邏輯與運算，從而輸出選擇信號SEL2。
輸出焊盤電路334可以包括多個焊盤P11~P20，其被配置為將從輸出選擇電路332接收的數據選通信號DQS_t和DQS_c和數據DQ0~DQ7傳輸至測試裝置400的數據引腳460和數據選通引腳450。也就是說，焊盤P11和P12可以回應於輸入信號CA0_B~CA5_B而將數據選通信號DQS_t和DQS_c傳輸至測試裝置400。焊盤P13~P20可以回應於輸入信號CA0_B~CA5_B以及時鐘信號CLK_B和CLKB_B而將數據DQ0~DQ7傳輸至測試裝置400。
測試裝置400可以是用於測試半導體裝置300的焊盤連接狀態的裝置。測試裝置400可以包括：測試控制器410、晶片選擇引腳420、時鐘引腳430、命令位址引腳440、數據選通引腳450和數據引腳460。
測試控制器410可以產生命令位址CA、時鐘信號CLK、反相時鐘信號CLKB和晶片選擇信號CS，並且可以接收數據DQ和數據選通信號DQS_t和DQS_c。為了便於描述和更好地理解本發明，本發明的實施例假設從測試裝置400輸出的命令位址CA[0：5]的數目被設定為6，並且輸入至測試裝置400的數據DQ[0：7]的數目被設定為8。然而，命令位址CA的數目和數據DQ的數目不限於此，並且在不脫離本發明的範圍或精神的情況下還可以以各種方式進行修改。
測試控制器410可以經由晶片選擇引腳420來輸出晶片選擇信號CS。測試控制器410可以經由時鐘引腳430來輸出時鐘信號CLK和CLKB。測試控制器410可以經由命令位址引腳440來輸出多個命令位址CA0~CA5。測試控制器410可以經由數據引腳460從半導體裝置300接收數據DQ0~DQ7。測試控制器410可以經由數據選通引腳450從半導體裝置接收數據選通信號DQS_t和DQS_c。
假設圖6的實施例能夠應用於其中輸入至半導體裝置300的命令位址CA0~CA5的數目和輸入至半導體裝置300的時鐘信號CLK和CLKB的數目與從半導體裝置300輸出的數據DQ0~DQ7的數目相同的情況的示例(即，輸入焊盤的數目與輸出焊盤的數目相同的情況的示例)。圖6的實施例也能夠應用於透過輸入信號CA0_B~CA5_B的組合來產生數據選通信號DQS_t和DQS_c的其他情況。
儘管如圖6所示本發明的實施例例如已經公開了測試裝置400的相應引腳430~460耦接至半導體裝置300的相應焊盤P10~P20和IP10~17，但是本發明的範圍或精神不限於此。
根據應用於行動裝置的半導體裝置300的規範，僅製造的產品包括用於接收測試致能信號的焊盤，而剩餘的行動封裝體產品不包括用於測試致能信號的附加焊盤。在使用行動封裝體的情況下，行動封裝體中使用的焊盤的數目被最小化，以降低產品成本以及增加封裝體製造的益處。因此，在這種封裝體製造中，增加焊盤的數目會導致財務困難。因此，本發明的實施例可以允許根據啟動致能信號BEN從半導體裝置300的內部產生自測試信號。
圖7是示出圖6中所示的致能控制器310的代表的電路圖。
參見圖7，致能控制器310可以包括啟動控制器311和致能信號輸出電路312。
如果啟動致能信號BEN在啟動操作期間被啟動，則啟動控制器311可以啟動啟動信號BUP。致能信號輸出電路312可以透過組合測試模式信號TM和啟動信號BUP的輸出信號來輸出致能信號EN。
致能信號輸出電路312可以包括例如但不限於反及閘ND5以及反相器IV10和IV11。反及閘ND5可以執行啟動信號BUP和由反相器IV10反相的測試模式信號TM之間的邏輯反及運算。反相器IV11可以透過將反及閘ND4的輸出信號反相來輸出致能信號EN。
圖8是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的方塊圖。
參見圖8，如果多個半導體裝置600和611由模組化封裝體組成，則半導體裝置600和611可以對數據DQ和命令位址CA充電。半導體裝置600和610的各個內部電路可以被實現為與圖1和圖2的實施例的各個內部電路大體上相同，或者可以被實現為與圖5和圖6的實施例的各個內部電路大體上相同。
測試裝置500可以輸出晶片選擇信號CS1和CS2以選擇半導體裝置600和610。在半導體裝置600和610中，可以透過晶片選擇信號CS1和CS2彼此獨立地選擇相應的晶片。
因此，如果晶片選擇信號CS1和CS2被止動並且相應的晶片未被選擇，則即使在半導體裝置600和610中進行測試時，數據DQ也不輸出至測試裝置500。儘管多個半導體裝置600和610由封裝體構成，但是晶片選擇信號CS1和CS2彼此分離，使得每個晶片可以被獨立地測試。測試裝置可以區分選中晶片的輸出數據DQ，從而識別測試結果。
下面的表2示出了回應於晶片選擇信號CS1和CS2以及命令位址CA1~CA27的數據DQ0的輸出邏輯。為了便於描述，這裡省略了表1中未示出的剩餘命令位址CA7~CA24的邏輯值。
Figure 106132605-A0305-02-0030-2
Figure 106132605-A0305-02-0031-3
參見表2，根據晶片選擇信號CS1和CS2的邏輯位準來選擇半導體裝置600和610。例如，如果晶片選擇信號CS1被設定為邏輯值「1」，則這意味著半導體裝置600被選中。如果晶片選擇信號CS2被設定為邏輯值「1」，則這意味著半導體裝置610被選中。
改變輸入信號MT0、MT1和MT8的位元的數目，使得輸入信號的模式也改變。測試裝置500區分輸出數據DQ0。如果「1」的數目是奇數，則數據被確定為「1」。如果「1」的數目是偶數，則數據被確定為零「0」。也就是說，由於根據表2中所示的輸入信號MT0、MT1和MT8的模式變化來區分數據DQ0的邏輯位準的方法在上述表1的詳細描述中已經公開，因此為了便於描述，在此將省略其描述。
圖9是示出根據本發明的一個實施例的包括半導體裝置的系統的示例代表的電路圖。
圖9的實施例公開了半導體裝置830、840和850由模組化MCP(多晶片封裝體)800組成。半導體裝置830、840和850的各個內部電路可以被實施為與圖1和圖2的各個內部電路大體上相同，或者可以實施為與圖5和圖6的各個內部電路大體上相同。
在圖9的實施例的多晶片封裝體(MCP)800中，相應的半導體裝置830、840和850可以在垂直方向上層疊。半導體裝置830、840和850可以分別包括焊盤890、891和892。焊盤890、891和892分別設置在半導體裝置830、840、850的頂部上。儘管在附圖中未示出，但是分別形成在半導體裝置830、840和850中的焊盤890、891和892可以指在圖2和圖6中所示的輸入焊盤或輸出焊盤。相應的半導體裝置830、840和850可以經由黏合構件860層疊。半導體裝置830、840和850中的至少一個可以被實施為圖1和圖2中所示的半導體裝置，或者實施為圖5和圖6中所示的半導體裝置。
焊盤880可以形成在主基底820的頂表面上，並且至少一個球810可以形成在主基底820的底表面處。MCP 800可以經由球810將測試信號 輸入/輸出至測試裝置700。在這種情況下，主基底820可以是印刷電路板(PCB)。
主基底820的焊盤880可以經由導線900電耦接至分別形成在半導體裝置830、840和850中的焊盤890、891和892。如果從測試裝置700接收到測試信號，則接收的測試信號可以經由球810、主基底820的焊盤880和導線900傳輸至相應的焊盤890、891和892。
例如，圖1至圖8的實施例可以用於測試在路線(A)上遇到的線路的開路或短路狀態。也就是說，圖1至圖8的實施例可以用於測試從MCP 800的球810連接至相應的焊盤890、891和892的線路的連接性。在一個實施例中，環氧模塑化合物(EMC)870可以覆蓋並保護MCP的元件。
圖10是示出根據本發明的實施例的半導體裝置的操作的時序圖。假設圖10的時序圖被應用於圖1和圖2所示的實施例的半導體裝置100。
如果上電信號PWR被止動至高位準，則產生半導體裝置100的內部時鐘信號CKE。如果反相重設信號RSTB被止動至高位準，則啟動致能信號BEN被啟動至高位準，使得啟動操作開始。在啟動操作保持預定時間之後，啟動致能信號BEN可以被止動至低位準。
在啟動致能信號BEN啟動之後經過預定時間之後，致能控制器110可以將內部測試致能信號ITEN啟動至邏輯高位準。如果測試模式信號TM被啟動，則測試模式開始。如果啟動致能信號被止動，則致能控制器110可以將內部測試致能信號ITEN止動至邏輯低位準。
晶片選擇信號CS在內部時鐘信號CKE的有效時間段內被啟動至邏輯低位準。輸入信號IN可以經由半導體裝置100的輸入電路120輸入。在 經過預定時間之後，可以將用於指示每個焊盤的連接性或非連接性的輸出信號OUT輸出至測試裝置200。輸入信號IN可以是圖2和圖4的實施例中所示的命令位址CA1~CA6、時鐘信號CLK、CLKB等中的任意一個。輸出信號OUT可以是圖2和圖4的實施例中所示的數據選通信號DQS_t和DQS_c、數據DQ0~DQ3等中的任意一個。
從以上描述明顯的是，本發明的實施例在不使用測試焊盤的情況下在特定時間點執行焊盤的開路/短路(OS)測試，使得可以執行半導體裝置的自測試，而與半導體裝置的規範無關。
本領域技術人員將理解的是，在不脫離本發明的精神和基本特性的情況下，實施例可以採用除了本文所闡述的那些之外的其它特定方式來實施。因此，上述實施例在所有方面都被解釋為說明性的而不是限制性的。本發明的範圍應由所附申請專利範圍及其合法等同形式來確定，而不是上述描述來確定。此外，落入所附申請專利範圍的含義和等同範圍內的所有改變旨在包括在其中。另外，對於本領域技術人員顯而易見的是，在所附申請專利範圍中彼此未明確引用的申請專利範圍可以作為實施方案組合呈現，或者在提交申請之後透過後續的修改而作為新的申請專利範圍被包括。
儘管已經描述了許多說明性實施例，但是應當理解，本領域技術人員可以設計出落入本發明原理的精神和範圍內的許多其它修改和實施例。具體地，在本發明、附圖和所附申請專利範圍的範圍內的組成部件和/或佈置中可以進行許多變化和修改。除了組成部件和/或佈置中的變化和修改之外，可替換的用途對於本領域技術人員也是顯而易見的。
100:半導體裝置
110:致能控制器
120:輸入電路
130:輸出電路
200:測試裝置
BEN:啟動致能信號
CA:命令位址
CS:晶片選擇信號
DQ:數據
EN:致能信號
ITEN:內部測試致能信號
MREG:內部數據
MT:輸入信號
TEN:測試致能信號
TM:測試模式信號

Claims (24)

  1. 一種半導體裝置，包括：致能控制器，被配置為基於啟動致能信號來產生內部測試致能信號和用於測試焊盤連接性的致能信號；輸入電路，被配置為在該致能信號的啟動期間，透過緩衝多個命令位址來產生多個輸入信號；以及輸出電路，被配置為在該致能信號的啟動期間，選擇內部數據和從該輸入電路接收的所述多個輸入信號中的任意一個，並且將選中的一個輸出至該半導體裝置的外部。
  2. 如請求項1所述的半導體裝置，其中，致能控制器包括：啟動控制器，被配置為基於該啟動致能信號在啟動操作期間啟動啟動信號；鎖存電路，被配置為下拉驅動接收測試致能信號的焊盤的輸出信號，並且鎖存下拉驅動結果；測試信號輸入電路，被配置為透過組合測試模式信號和該啟動信號來產生該內部測試致能信號；致能信號輸出電路，被配置為透過組合該鎖存電路的輸出信號和該內部測試致能信號來輸出該致能信號；以及上拉驅動電路，被配置為在上電信號的啟動期間，上拉驅動該鎖存電路的輸出信號。
  3. 如請求項2所述的半導體裝置，其中，接收該測試致能信號的焊盤和接收數據選通信號的焊盤處於非連接狀態。
  4. 如請求項1所述的半導體裝置，其中，該輸入電路包括： 輸入焊盤電路，被配置為從該半導體裝置的外部接收所述多個命令位址；緩衝電路，被配置為緩衝從該輸入焊盤電路接收的多個命令位址；輸入組合電路，被配置為透過執行該緩衝電路的輸出信號之間的邏輯運算，來輸出所述多個輸入信號；以及焊盤，被配置為將從該半導體裝置的外部接收的晶片選擇信號傳輸至該輸出電路。
  5. 如請求項4所述的半導體裝置，其中：緩衝電路包括多個緩衝器，其中，多個緩衝器之中的一些緩衝器的輸出信號基於測試模式信號和該內部測試致能信號被止動至特定的邏輯位準。
  6. 如請求項1所述的半導體裝置，其中，該輸出電路被配置為基於該內部測試致能信號來阻擋所述多個輸入信號之中的一些輸入信號的輸出。
  7. 如請求項1所述的半導體裝置，其中，該輸出電路包括：輸出組合電路，被配置為執行所述多個輸入信號之間的邏輯運算，並且輸出邏輯運算的結果；選擇信號產生電路，被配置為透過組合晶片致能信號和該致能信號來產生選擇信號；輸出選擇電路，被配置為基於該內部測試致能信號和該選擇信號來選擇內部數據和該輸出組合電路的輸出信號中的任意一個，並且輸出選中的一個；以及 輸出焊盤電路，被配置為將輸出選擇電路的輸出信號傳輸至該半導體裝置的外部。
  8. 如請求項7所述的半導體裝置，其中，該輸出組合電路被配置為在該內部測試致能信號的啟動期間，阻擋與輸出焊盤電路的未使用焊盤相對應的輸入信號。
  9. 如請求項7所述的半導體裝置，其中，該輸出組合電路包括：及運算器，被配置為執行該內部測試致能信號的反相信號與所述多個輸入信號中的一些輸入信號之間的邏輯與運算；以及多個互斥或運算器，被配置為執行該及運算器的輸出信號與所述多個輸入信號之間的邏輯互斥或運算。
  10. 如請求項7所述的半導體裝置，其中，該選擇信號產生電路被配置為當該晶片致能信號和該致能信號被啟動時啟動該選擇信號。
  11. 如請求項1所述的半導體裝置，其中，所述多個命令位址的數目比該輸出電路的輸出數據的數目大。
  12. 一種半導體裝置，包括：致能控制器，被配置為基於啟動致能信號來產生用於測試焊盤連接性的致能信號；輸入電路，被配置為在該致能信號的啟動期間，透過緩衝多個命令位址和時鐘信號來產生多個輸入信號；以及輸出電路，被配置為在該致能信號的啟動期間，基於選擇信號來選擇性地將從該輸入電路接收的所述多個輸入信號輸出至該半導體裝置的外部。
  13. 如請求項12所述的半導體裝置，其中，該致能控制器包括： 啟動控制器，被配置為基於該啟動致能信號，在啟動操作期間啟動啟動信號；以及致能信號輸出電路，被配置為透過組合測試模式信號和該啟動信號來產生該致能信號。
  14. 如請求項12所述的半導體裝置，還包括：焊盤，被配置為將從該半導體裝置的外部接收的晶片選擇信號傳輸至該輸出電路。
  15. 如請求項12所述的半導體裝置，其中，該輸入電路包括：輸入焊盤電路，被配置為從該半導體裝置的外部接收所述多個命令位址和時鐘信號；以及緩衝電路，被配置為緩衝所述多個命令位址和時鐘信號。
  16. 如請求項12所述的半導體裝置，其中，該輸出電路包括：輸出組合電路，被配置為執行所述多個輸入信號之間的邏輯運算，並且輸出邏輯運算的結果；選擇信號產生電路，被配置為透過組合晶片致能信號和該致能信號來產生選擇信號；輸出選擇電路，被配置為基於該選擇信號來選擇內部數據和該輸出組合電路的輸出信號中的任意一個，並且輸出選中的一個；以及輸出焊盤電路，被配置為將該輸出選擇電路的輸出信號傳輸至該半導體裝置的外部。
  17. 如請求項16所述的半導體裝置，其中：如果該晶片致能信號和該致能信號被啟動，則該選擇信號產生電路被配置為啟動該選擇信號。
  18. 如請求項16所述的半導體裝置，其中，該輸出電路透過經由該輸出組合電路來組合所述多個輸入信號而產生數據選通信號，並且將產生的數據選通信號輸出至該半導體裝置的外部。
  19. 如請求項12所述的半導體裝置，其中，命令位址的數目和時鐘信號的數目與該輸出電路的輸出數據的數目相同。
  20. 一種系統，包括：焊盤，被配置為用於輸入和輸出多個命令位址和數據；以及半導體裝置，被配置為透過焊盤大體上同時接收所述多個命令位址以產生多個輸入信號，並且在致能信號的啟動期間透過組合所述多個輸入信號來輸出數據，其中，輸出至該焊盤的信號的數目基於用於測試焊盤連接性的內部測試致能信號來選擇性地改變。
  21. 如請求項20所述的系統，其中，該半導體裝置包括：致能控制器，被配置為基於啟動致能信號來產生該致能信號和該內部測試致能信號；輸入電路，被配置為在該致能信號的啟動期間，透過緩衝多個命令位址來產生多個輸入信號；以及輸出電路，被配置為在該致能信號的啟動期間選擇內部數據和從該輸入電路接收的所述多個輸入信號中的任意一個，將選中的一個輸出至測試裝置，並且基於該內部測試致能信號來阻擋所述多個輸入信號之中的一些輸入信號的輸出。
  22. 一種用於測試半導體的方法，包括：基於啟動致能信號來產生用於測試焊盤連接性的致能信號；在該致能信號的啟動期間，透過緩衝施加至輸入焊盤電路的多個信號來產生多個輸入信號；以及 在晶片選擇信號和該致能信號的啟動期間組合所述多個輸入信號，並且將組合的結果輸出至輸出焊盤電路。
  23. 如請求項22所述的方法，其中，施加至該輸入焊盤電路的所述多個信號的數目比輸出至該輸出焊盤電路的信號的數目大。
  24. 如請求項22所述的方法，還包括：基於內部測試致能信號，阻擋輸出至該輸出焊盤電路的信號之中的一些信號的輸出。
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