KR102660897B1 - 멀티 칩 패키지 - Google Patents

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KR102660897B1
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Abstract

멀티 칩 패키지가 제공된다. 멀티 칩 패키지는 인쇄 회로 기판 상에 실장된 제1 메모리 칩 및 제2 메모리 칩; 제1 본딩 와이어 및 본딩 와이어를 통해 상기 제1 메모리 칩 및 제2 메모리 칩에 전기적으로 연결되는 메모리 컨트롤러; 및 상기 제1 메모리 칩의 제1 출력 드라이버와, 상기 제2 메모리 칩의 제2 출력 드라이버의 구동 강도(drive strength)를 각각 제어하는 강도 제어 모듈을 포함하고, 상기 메모리 컨트롤러는, 상기 강도 제어 모듈에 의해 구동 강도가 설정된 상기 제1 출력 드라이버 및 상기 제2 출력 드라이버로부터 제1 테스트 데이터 및 제2 테스트 데이터를 각각 수신하고, 이로부터 상기 제1 본딩 와이어 및 본딩 와이어의 단락(short) 여부를 검출하기 위한 검출 데이터를 출력하는 인터페이스 회로를 포함한다.

Description

멀티 칩 패키지{MULTI-CHIP PACKAGE}
본 발명은 멀티 칩 패키지(multi-chip package)에 관한 것이다.
멀티 칩 패키지는 그 내부에 복수의 반도체 칩을 실장한다. 멀티 칩 패키지에 실장된 복수의 반도체 칩은 멀티 칩 패키지 내부의 본딩 와이어를 통하여 서로 전기적으로 연결된다. 여기서 멀티 칩 패키지가 임베디드 멀티미디어 카드(embedded Multi Media Card: eMMC) 시스템, UFS(Universal Flash Storage) 시스템과 같은 메모리 시스템에 해당하는 경우, 복수의 반도체 칩은 데이터를 저장하는 복수의 (비휘발성) 메모리 칩과, 복수의 메모리 칩을 제어하고 액세스하는 메모리 컨트롤러를 포함할 수 있다.
메모리 컨트롤러와 복수의 메모리 칩 사이의 본딩 와이어는, 멀티 칩 패키지의 외부 단자에 직접 연결되어 있지 않다. 그러므로 2 개의 본딩 와이어의 단락(short)과 같은 불량이나, 메모리 컨트롤러와 메모리 칩 사이에 형성되는 채널의 개방(open)이 발생하는 불량의 경우, 외부 단자로 인가되는 신호만으로 그 불량을 검출하기 어렵다.
본 발명이 해결하고자 하는 기술적 과제는, ‘F티 칩 패키지 내부에서 발생할 수 있는 단락 및 개방과 같은 결함 검출을 정확하게 수행하기 위한 멀티 칩 패키지를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 멀티 칩 패키지는, 인쇄 회로 기판 상에 실장된 제1 메모리 칩 및 제2 메모리 칩; 제1 본딩 와이어 및 본딩 와이어를 통해 제1 메모리 칩 및 제2 메모리 칩에 전기적으로 연결되는 메모리 컨트롤러; 및 제1 메모리 칩의 제1 출력 드라이버와, 제2 메모리 칩의 제2 출력 드라이버의 구동 강도(drive strength)를 각각 제어하는 강도 제어 모듈을 포함하고, 메모리 컨트롤러는, 강도 제어 모듈에 의해 구동 강도가 설정된 제1 출력 드라이버 및 제2 출력 드라이버로부터 제1 테스트 데이터 및 제2 테스트 데이터를 각각 수신하고, 이로부터 제1 본딩 와이어 및 본딩 와이어의 단락 여부를 검출하기 위한 검출 데이터를 출력하는 인터페이스 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 인쇄 회로 기판 상에 실장되고, ODT(On Die Termination)을 지원하는 메모리 칩; 본딩 와이어를 통해 메모리 칩에 전기적으로 연결되고, 메모리 칩을 구동하는 인터페이스 회로를 포함하는 메모리 컨트롤러; 및 메모리 칩의 출력 드라이버와, 인터페이스 회로의 구동 강도를 각각 제어하는 강도 제어 모듈을 포함하고, 인터페이스 회로는, 강도 제어 모듈에 의해 구동 강도가 설정된 메모리 칩의 출력 드라이버 및 인터페이스 회로를 이용하여, 메모리 칩과 인터페이스 회로 사이의 채널의 개방 여부를 검출하기 위한 검출 데이터를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지는, 인쇄 회로 기판 상에 실장된 메모리 칩; 및 본딩 와이어를 통해 메모리 칩에 전기적으로 연결되고, 메모리 칩을 구동하는 인터페이스 회로를 포함하는 메모리 컨트롤러를 포함하고, 인터페이스 회로는 메모리 칩에 전원 전압을 제공하는 제1 구동 트랜지스터와, 메모리 칩에 접지 전압을 제공하는 제2 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 이용하여, 메모리 칩과 메모리 컨트롤러 사이의 채널의 개방 여부를 검출한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 멀티 칩 패키지의 노멀 모드(normal mode)에서의 동작을 설명하기 위한 블록도이다.
도 3은 도 2의 멀티 칩 패키지의 인터페이스 회로(135)의 일 구현례를 설명하기 위한 도면이다.
도 4는 도 1의 멀티 칩 패키지의 테스트 모드(test mode)에서의 일 동작례를 설명하기 위한 블록도이다.
도 5는 도 4의 멀티 칩 패키지의 인터페이스 회로(135)의 일 동작례를 설명하기 위한 도면이다.
도 6은 도 1의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 7은 도 6의 멀티 칩 패키지의 인터페이스 회로(135)의 일 동작례를 설명하기 위한 도면이다.
도 8은 도 1의 멀티 칩 패키지의 동작을 설명하기 위한 표를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도이다.
도 10은 도 9의 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 11은 도 9의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 12는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 13은 도 12의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 14는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 15는 도 14의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명할 것이지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 멀티 칩 패키지(1)는 패키지(100) 및 외부 단자(110)를 포함한다. 그리고 패키지(100)는 인쇄 회로 기판(120) 상에 실장된 반도체 칩(130)과 복수의 반도체 칩(141 내지 148)을 포함한다.
여기서 멀티 칩 패키지(1)는 고용량 및 고속의 메모리 장치를 제공하는 메모리 시스템일 수 있다. 예를 들어, 멀티 칩 패키지(1)는 낸드 플래시 기반의 비휘발성 메모리 장치, 즉 복수의 반도체 칩(141 내지 148)을 포함하고, 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러, 즉 반도체 칩(130)을 포함하는 임베디드 멀티미디어 카드(embedded Multi Media Card: eMMC) 시스템 또는 UFS(Universal Flash Storage) 시스템일 수 있다.
본 명세서에서는 설명의 편의를 위해, 멀티 칩 패키지(1)가 이와 같은 메모리 시스템으로 구현되는 것을 가정하여, 반도체 칩(130)을 메모리 컨트롤러(130)로, 복수의 반도체 칩(141 내지 148)을 복수의 메모리 칩(141 내지 148)으로 설명하도록 할 것이나, 본 발명의 범위가 이에 제한되는 것은 아니고, 반도체 칩(130)과 복수의 반도체 칩(141 내지 148)은 임의의 반도체 회로를 포함하는 칩으로 구현될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 멀티 칩 패키지(1)는 PoP(Package On Package), BGA(Ball Grid Arrays), CSP(Chip Scale Package), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(CERamic Dual In-line Package), MQFP(Metric Quad Flat Package), TQFP(Thin Quad FlatPack), Small Outline(SOIC), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-level processed Stack Package) 등과 같은 패키지로 구현될 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다.
앞서 설명한 바와 같이 패키지(100)는 메모리 컨트롤러(130) 및 복수의 메모리 칩(141 내지 148)을 포함할 수 있다.
본 실시예에서, 외부 단자(110)는 복수의 패키지 볼(package ball)로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
본 실시예에서, 인쇄 회로 기판(120)은 그 내부에 절연층에 의해 분리되는 복수의 도전층과 관통 전극(Through-Silicon Via: TSV)을 포함할 수 있다. 인쇄 회로 기판(120)의 도전층과 관통 전극은 멀티 칩 패키지(1)의 외부 단자(110)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(130)는 본딩 와이어(A1)를 통하여 멀티 칩 패키지(1)의 외부 단자(110)과 전기적으로 연결될 수 있다. 본딩 와이어(A1)는 외부 단자(110)와 연결되는 인쇄 회로 기판(120)의 관통 전극의 패드와 메모리 컨트롤러(130)의 패드 사이에 연결될 수 있다. 본 발명의 몇몇의 실시예에서, 본딩 와이어(A1)는 외부 단자(110)와 연결되는 인쇄 회로 기판(120)의 도전층이 연결된 패드와 메모리 컨트롤러(130)의 패드 사이에 연결될 수 있다.
복수의 메모리 칩(141 내지 148)은 각각 비휘발성 메모리 장치를 포함할 수 있다. 비휘발성 메모리 장치는 낸드 플래시 메모리, 노어 플래시 메모리, 상 변화 메모리(PRAM), 저항 메모리(ReRAM), 자기 저항 메모리(MRAM) 등과 같은 비휘발성 메모리 소자들을 포함할 수 있다. 설명의 편의를 위해, 본 명세서에서 비휘발성 메모리 장치는 낸드 플래시 메모리를 기반으로 설명된다.
비휘발성 메모리 장치는 워드 라인에 해당하는 복수의 행과, 비트 라인에 해당하는 복수의 열로 이루어진 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함한다. 각각의 메모리 셀은 1 비트 데이터 또는 M 비트 데이터(여기서, M은 2 이상의 정수)를 저장할 수 있다. 각각의 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 또는 가변 저항 소자를 갖는 메모리 셀 등으로 구현될 수 있다.
메모리 셀 어레이는 단층 어레이 구조(single-layer array structure) 또는 2차원 어레이 구조로 구현되거나, 다층 어레이 구조(multi-layer array structure) 또는 3차원 어레이 구조로 구현될 수 있다. 본 발명의 몇몇의 실시예에서, 3차원 어레이 구조에서는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함할 수 있다.
복수의 메모리 칩(141 내지 148)의 비휘발성 메모리 장치들은 메모리 컨트롤러(130)에 의해 제어되는 하나의 채널을 구성할 수 있다. 본 발명의 몇몇의 실시예에서, 서로 독립적으로 동작하는 비휘발성 메모리 장치들끼리 하나의 채널을 구성할 수 있다. 예를 들어, 복수의 메모리 칩(141 내지 144)은 제1 채널을 구성하고, 복수의 메모리 칩(145 내지 148)은 제2 채널을 구성할 수 있다.
복수의 메모리 칩(141 내지 144)은 본딩 와이어(B1 내지 B4)를 통해 메모리 컨트롤러(130)과 전기적으로 연결될 수 있다. 본딩 와이어(B1 내지 B4)는 메모리 컨트롤러(130)에서 제공되는 커맨드, 어드레스 및 데이터를 복수의 메모리 칩(141 내지 144)로 전송할 수 있다. 본딩 와이어(B1 내지 B4)은 채널의 신호 라인들을 구성할 수 있다.
예를 들어, 본딩 와이어(B1)는 메모리 컨트롤러(130)와 메모리 칩(141) 사이에 연결되고, 본딩 와이어(B2)는 메모리 칩(141)과 메모리 칩(142) 사이에 연결되고, 본딩 와이어(B3)는 메모리 칩(142)과 메모리 칩(143) 사이에 연결되고, 본딩 와이어(B4)는 메모리 칩(143)과 메모리 칩(144) 사이에 연결될 수 있다.
복수의 메모리 칩(145 내지 148)은 본딩 와이어(C1 내지 C4)를 통해 메모리 컨트롤러(130)과 전기적으로 연결될 수 있다. 본딩 와이어(C1 내지 C4)는 메모리 컨트롤러(130)에서 제공되는 커맨드, 어드레스 및 데이터를 복수의 메모리 칩(145 내지 148)로 전송할 수 있다. 본딩 와이어(C1 내지 C4)은 채널의 신호 라인들을 구성할 수 있다.
예를 들어, 본딩 와이어(C1)는 메모리 컨트롤러(130)와 메모리 칩(145) 사이에 연결되고, 본딩 와이어(C2)는 메모리 칩(145)과 메모리 칩(146) 사이에 연결되고, 본딩 와이어(C3)는 메모리 칩(146)과 메모리 칩(147) 사이에 연결되고, 본딩 와이어(C4)는 메모리 칩(147)과 메모리 칩(148) 사이에 연결될 수 있다.
메모리 컨트롤러(130)와 복수의 메모리 칩(141 내지 148) 사이의 본딩 와이어(B1 내지 B4 및 C1 내지 C4)는, 멀티 칩 패키지(1)의 외부 단자(110)에 직접 연결되어 있지 않다. 그런데 멀티 칩 패키지(1)의 제조 과정에 있어서 불량이 발생할 수 있다.
불량의 일례로, 2 이상의 본딩 와이어(B4, C1)가 단락될 수 있다. 멀티 칩 패키지(1)에 사용되는 본딩 와이어는 미세한 굵기를 가지며 금과 같은 금속으로 이루어지는데 따로 절연 피복이 되어 있지 않다. 따라서 멀티 칩 패키지(1)에 인쇄 회로 기판(120), 메모리 컨트롤러(130), 복수의 메모리 칩(141 내지 148) 등이 모두 실장되고 본딩 와이어(B1 내지 B4 및 C1 내지 C4)가 연결된 후, 패키지(100)를 필링(filling)하는 물질이 채워지는 과정에서 본딩 와이어(B1 내지 B4 및 C1 내지 C4) 사이에 단락이 발생할 수 있다.
불량의 다른 예로, 제조 공정 상 메모리 컨트롤러(130) 또는 복수의 메모리 칩(141 내지 148)에 연결되었던 본딩 와이어(B1 내지 B4 및 C1 내지 C4)의 일부가, 메모리 컨트롤러(130) 또는 복수의 메모리 칩(141 내지 148)으로부터 떨어지면서 메모리 컨트롤러(130)와 메모리 칩(141 내지 148) 사이에 형성되는 채널의 개방(open)이 발생할 수 있다.
그런데 본딩 와이어(B1 내지 B4 및 C1 내지 C4)는, 멀티 칩 패키지(1)의 외부 단자(110)에 직접 연결되어 있지 않으므로, 외부 단자(110)로 인가되는 신호만으로는 멀티 칩 패키지(1)에 발생한 불량을 검출하기 어렵다. 이하에서는 ‘F티 칩 패키지(1) 내부에서 발생할 수 있는 단락 및 개방과 같은 결함 검출을 정확하게 수행하기 위한 본 발명의 다양한 실시예들에 대해 설명하도록 한다.
도 2는 도 1의 멀티 칩 패키지의 노멀 모드(normal mode)에서의 동작을 설명하기 위한 블록도이다. 그리고 도 3은 도 2의 멀티 칩 패키지의 인터페이스 회로(135)의 일 구현례를 설명하기 위한 도면이다.
먼저 도 2를 참조하면, 도 1의 멀티 칩 패키지(1)는 노멀 모드에서 동작할 수 있다. 노멀 모드는 후술하는 테스트 모드(test mode)와 구별되는 멀티 칩 패키지(1)의 동작 모드로서, 본 발명의 멀티 칩 패키지(1)의 메모리 컨트롤러(130)는 노멀 모드에서 메모리 칩(144, 145)에 저장된 데이터를 읽거나, 메모리 칩(144, 145)에 데이터를 기록할 수 있다.
먼저 메모리 칩(145)은 본딩 패드(1452)에 데이터를 출력하는 출력 드라이버를 포함한다. 메모리 칩(145)의 출력 드라이버는 서로 직렬로 연결되고 신호(S1)에 의해 게이팅되는 구동 트랜지스터(TR1, TR2)를 포함할 수 있다. 여기서 구동 트랜지스터(TR1)는 본딩 패드(1452)에 전원 전압(VDD)을 제공하고, 구동 트랜지스터(TR2)는 본딩 패드(1452)에 접지 전압을 제공할 수 있다.
본딩 패드(1452)는 본딩 와이어(C1)를 통해 메모리 컨트롤러(130)의 본딩 패드(133)에 전기적으로 연결된다. 이에 따라 메모리 컨트롤러(130)는 메모리 칩(145)으로부터 읽은 데이터(D1)를 본딩 패드(133)를 통해 수신할 수 있다.
한편 메모리 칩(144)은 본딩 패드(1442)에 데이터를 출력하는 출력 드라이버를 포함한다. 메모리 칩(144)의 출력 드라이버는 서로 직렬로 연결되고 신호(S2)에 의해 게이팅되는 구동 트랜지스터(TR3, TR4)를 포함할 수 있다. 여기서 구동 트랜지스터(TR3)는 본딩 패드(1442)에 전원 전압(VDD)을 제공하고, 구동 트랜지스터(TR4)는 본딩 패드(1442)에 접지 전압을 제공할 수 있다.
본딩 패드(1442)는 본딩 와이어(B4 내지 B1)를 통해 메모리 컨트롤러(130)의 본딩 패드(132)에 전기적으로 연결된다. 이에 따라 메모리 컨트롤러(130)는 메모리 칩(144)으로부터 읽은 데이터(D2)를 본딩 패드(132)를 통해 수신할 수 있다.
본 실시예에서, 메모리 컨트롤러(130)는 앞서 언급한 본딩 패드(132, 133)와, 도 1의 외부 단자(110)에 본딩 와이어(A1)를 통해 전기적으로 연결되는 본딩 패드(139)를 포함한다. 또한, 메모리 컨트롤러(130)는 본딩 패드(132, 133)와 본딩 패드(139) 사이에 배치된 인터페이스 회로(135)를 포함한다.
인터페이스 회로(135)는 본딩 패드(133)를 통해 메모리 칩(145)으로부터 읽은 데이터(D1)와, 본딩 패드(132)를 통해 메모리 칩(144)으로부터 읽은 데이터(D2)를 입력 받을 수 있다. 그리고 인터페이스 회로(135)는 노멀 모드에서 데이터(D1, D2) 중 어느 하나를 본딩 패드(139)를 통해 외부 단자(110)에 출력할 수 있다.
구체적으로, 본 실시예에서 인터페이스 회로(135)는 경로 선택 로직(137) 및 테스트 로직(138)을 포함한다.
경로 선택 로직(137)은 노멀 모드 또는 테스트 모드로 동작할 수 있다. 예를 들어, 경로 선택 로직(137)은 도 2에 "MODE=NORMAL"로, 그리고 도 4에 "MODE=TEST"로 표시한 것과 같이 동작 모드를 설정하기 위한 설정 값을 외부로부터 제공받을 수 있다. 노멀 모드에서 경로 선택 로직(137)은, 메모리 칩(145)의 출력 드라이버와, 메모리 칩(144)의 출력 드라이버 중 어느 하나의 출력만을 출력하도록 테스트 로직(138)을 제어할 수 있다.
즉, 경로 선택 로직(137)은 메모리 칩(145)의 출력 드라이버로부터 제공받은 제1 논리 값(H)을 갖는 데이터(D1)와, 메모리 칩(144)의 출력 드라이버로부터 제공받은 제2 논리 값(L)을 갖는 데이터(D2) 중에서, 데이터(D1)만을 데이터(D3)로서 출력하도록 테스트 로직(138)을 제어할 수 있다. 이를 위해 경로 선택 로직(137)은 테스트 로직(138)에 선택 신호(SEL)를 제공할 수 있다.
이어서 도 3을 참조하면, 경로 선택 로직(137)은 테스트 로직(138)을 제어 하기 위한 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)를 테스트 로직(138)에 제공할 수 있다.
테스트 로직(138)은 노멀 모드에서는 경로 선택 로직(137)에 의해 선택된 데이터를 바이패스(bypass)한다. 그럼에도 불구하고 후술할 테스트 모드에서 기능을 발휘하는 복수의 논리 게이트(G1, G2, G3)를 포함하도록 구현될 수 있다.
구체적으로, 테스트 로직(138)은 데이터(D1) 및 제1 선택 신호(SEL1)를 입력받고, 제1 논리 연산을 수행하여 중간 데이터(D4)를 출력하는 제1 논리 게이트(G1), 데이터(D2) 및 제2 선택 신호(SEL2)를 입력받고, 제2 논리 연산을 수행하여 중간 데이터(D5)를 출력하는 제2 논리 게이트(G2) 및 중간 데이터(D4) 및 중간 데이터(D5)를 입력 받고, 제3 논리 연산을 수행하여 데이터(D3)를 출력하는 제3 논리 게이트(G3)를 포함할 수 있다.
테스트 로직(138)은 제1 선택 신호(SEL1)의 논리 값이 제1 논리 값(H)이고 제2 선택 신호(SEL2)의 논리 값이 제2 논리 값(L)인 경우, 노멀 모드에서 동작하여 데이터(D1)를 데이터(D3)으로 출력한다. 도 3은 이와 같은 경우를 도시하고 있다.
이와 달리 테스트 로직(138)은 제1 선택 신호(SEL1)의 논리 값이 제2 논리 값(L)이고 제2 선택 신호(SEL2)의 논리 값이 제1 논리 값(H)인 경우, 노멀 모드에서 동작하여 데이터(D2)를 데이터(D3)으로 출력한다.
이와 달리 테스트 로직(138)은 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)의 논리 값이 모두 제2 논리 값(L)인 경우, 테스트 모드에서 동작한다.
특히 테스트 로직(138)이 테스트 모드로 동작하는 경우, 데이터(D1) 및 데이터(D2)는 테스트 데이터이고, 데이터(D3)는 검출 데이터이며, 이에 관하여는 도 4 내지 도 8을 참조하여 후술하도록 한다.
또한, 본 실시예에서, 제1 논리 연산 및 제2 논리 연산은 NOR 논리 연산을 포함하고, 제3 논리 연산은 NAND 논리 연산을 포함할 수 있다. 그러나 테스트 로직(138)의 구체적인 구현은 본 실시예에 제한되는 것은 아니고, 필요에 따라 얼마든지 변형될 수 있다.
본 실시예에서는 경로 선택 로직(137)이 노멀 모드로 동작하므로, 테스트 로직(138)은 경로 선택 로직(137)에 의해 선택된 데이터를 바이패스하여 결국 메모리 컨트롤러(130)는 메모리 칩(144) 또는 메모리 칩(145)로부터 읽은 값을 외부 단자(110)로 출력할 수 있다.
도 4는 도 1의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다. 그리고 도 5는 도 4의 멀티 칩 패키지의 인터페이스 회로(135)의 일 동작례를 설명하기 위한 도면이다.
먼저 도 4를 참조하면, 본 실시예에서, 본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생하였다. 이에 따라 본딩 패드(1452)와 본딩 패드(1442) 사이에는 전기적 경로가 형성된다.
멀티 칩 패키지(1)는 결함을 검출하기 위한 테스트 모드에서 동작하여 이와 같은 결함을 검출할 수 있다. 이를 위해, 멀티 칩 패키지(1)는 강도 제어 모듈(150)을 더 포함할 수 있다. 강도 제어 모듈(150)은 메모리 컨트롤러(130) 내부에 구현될 수도 있고, 메모리 컨트롤러(130) 외부의 임의의 위치에 구현될 수도 있다. 또한, 강도 제어 모듈(150)은 복수의 메모리 칩(141 내지 148) 중 적어도 하나에 실장될 수도 있다.
강도 제어 모듈(150)은 메모리 칩(145)의 출력 드라이버와, 메모리 칩(144)의 출력 드라이버의 구동 강도(drive strength)를 각각 제어한다. 여기서 구동 강도는 구동 트랜지스터가 구동할 수 있는 로드(load)의 양과 관련되어, 구동 강도가 높으면 구동 가능한 로드의 양이 크고, 구동 강도가 낮으면 구동 가능한 로드의 양이 작아지는 관계를 갖는다.
즉, 강도 제어 모듈(150)은, 메모리 칩(145)의 출력 드라이버의 구동 강도와 메모리 칩(144)의 출력 드라이버의 구동 강도가 미스 매치(mismatch)되도록, 메모리 칩(145)의 출력 드라이버의 구동 강도와 메모리 칩(144)의 출력 드라이버의 구동 강도를 다르게 설정한다.
예를 들어, 강도 제어 모듈(150)은, 메모리 칩(145)의 출력 드라이버의 구동 트랜지스터(TR1)의 구동 강도를 1로 설정하고, 메모리 칩(144)의 출력 드라이버의 구동 트랜지스터(TR4)의 구동 강도를 10으로 설정할 수 있다. 그리고 멀티 칩 패키지(1)는 신호(S1, S2)를 적절히 설정하여, 메모리 칩(145)의 구동 트랜지스터(TR1)와 메모리 칩(144)의 구동 트랜지스터(TR4)를 턴 온시킨다.
본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생하지 않은 경우라면, 메모리 칩(145)의 구동 트랜지스터(TR1)와 메모리 칩(144)의 구동 트랜지스터(TR4)가 턴 온되면 본딩 패드(1452) 및 본딩 패드(133)는 제1 논리 값(H)을 갖게 되고, 본딩 패드(1442) 및 본딩 패드(132)는 제2 논리 값(L)을 갖게 될 것이다.
본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생함에 따라, 그리고 구동 트랜지스터(TR1)의 구동 강도보다 구동 트랜지스터(TR4)의 구동 강도를 더 크게 설정함에 의한 전압 분배(voltage dividing)에 따라 본딩 패드(1452, 1442, 133, 132)는 모두 제2 논리 값(L)을 갖게 된다.
즉, 본딩 패드(1452) 및 본딩 패드(133)를 통해 메모리 컨트롤러(130)에 제공되는 제1 테스트 데이터(D1)의 경우, 강도 제어 모듈(150)에 의해 그 값이 제1 논리 값(H)에서 제2 논리 값(L)으로 변경되는 데이터 플립(data flip)이 발생한다. 이에 따라, 본딩 패드(139)를 통해 출력되는 데이터의 값 또한 제1 논리 값(H)에서 제2 논리 값(L)으로 변경된다.
강도 제어 모듈(150)은 이와 같이 제1 테스트 데이터(D1) 또는 제2 테스트 데이터(D2)의 데이터 플립이 발생하도록 메모리 칩(144)의 출력 드라이버의 구동 강도와 메모리 칩(145)의 출력 드라이버의 구동 강도를 다르게 설정한다.
그러면 인터페이스 회로(135)는, 강도 제어 모듈(150)에 의해 구동 강도가 설정된 메모리 칩(144)의 출력 드라이버와, 메모리 칩(145)의 출력 드라이버로부터 제1 테스트 데이터(D1) 및 제2 테스트 데이터(D2)를 각각 수신하고, 이로부터 본딩 와이어(C1) 및 본딩 와이어(B4 내지 B1)의 단락 여부를 검출하기 위한 검출 데이터(D3)를 출력한다.
이어서 도 5를 참조하면, 경로 선택 로직(137)은 제1 테스트 데이터(D1) 및 제2 테스트 데이터(D2)로부터 검출 데이터(D3)를 생성하도록 테스트 로직(138)을 제어 하기 위한 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)를 테스트 로직(138)에 제공할 수 있다. 여기서 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)는 제2 논리 값(L)을 가질 수 있다.
테스트 로직(150)의 제1 논리 게이트(G1)는 제1 테스트 데이터(D1) 및 제1 선택 신호(SEL1)를 입력받고, 제1 논리 연산을 수행하여 중간 데이터(D4)를 출력하고, 제2 논리 게이트(G2)는 제2 테스트 데이터(D2) 및 제2 선택 신호(SEL2)를 입력받고, 제2 논리 연산을 수행하여 중간 데이터(D5)를 출력한다. 그리고 제3 논리 게이트(G3)는 중간 데이터(D4) 및 중간 데이터(D5)를 입력 받고, 제3 논리 연산을 수행하여 검출 데이터(D3)를 출력한다.
여기서 검출 데이터(D3)는, 제1 본딩 와이어(C1) 및 본딩 와이어(B4 내지 B1)의 단락이 발생하지 않은 경우 제1 논리 값(H)을 포함하고, 제1 본딩 와이어(C1) 및 본딩 와이어(B4 내지 B1)의 단락이 발생한 경우 제1 논리 값(H)과 다른 제2 논리 값(L)을 포함하게 된다.
즉 본 실시예에서, 제1 테스트 데이터(D1)는 제1 논리 값(H)에서 제2 논리 값(L)으로 플립되고, 이에 따라 중간 데이터(D4)의 값 또한 제2 논리 값(L)에서 제1 논리 값(H)으로 플립되고, 이에 따라 검출 데이터(D3) 역시 제1 논리 값(H)에서 제2 논리 값(L)으로 플립된다.
즉, 강도 제어 모듈(150)은, 메모리 칩(145)의 출력 드라이버의 구동 트랜지스터(TR1)의 구동 강도보다 메모리 칩(144)의 출력 드라이버의 구동 트랜지스터(TR4)의 구동 강도를 더 크게 설정함으로써 데이터 플립을 유도할 수 있다.
이와 같이 결정된 검출 데이터(D3)는 외부 단자(110)를 통해 출력되므로, 검출 데이터(D3)를 분석하여 ‘F티 칩 패키지(1) 내부에서 발생할 수 있는 단락과 같은 결함 검출을 정확하게 수행할 수 있다.
도 6은 도 1의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다. 그리고 도 7은 도 6의 멀티 칩 패키지의 인터페이스 회로(135)의 일 동작례를 설명하기 위한 도면이다.
먼저 도 6을 참조하면, 앞선 실시예와 마찬가지로, 본 실시예에서, 본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생하였다. 이에 따라 본딩 패드(1452)와 본딩 패드(1442) 사이에는 전기적 경로가 형성된다.
본 실시예에서, 강도 제어 모듈(150)은, 메모리 칩(144)의 출력 드라이버의 구동 트랜지스터(TR3)의 구동 강도를 1로 설정하고, 메모리 칩(145)의 출력 드라이버의 구동 트랜지스터(TR2)의 구동 강도를 10으로 설정할 수 있다. 그리고 멀티 칩 패키지(1)는 신호(S1, S2)를 적절히 설정하여, 메모리 칩(145)의 구동 트랜지스터(TR2)와 메모리 칩(144)의 구동 트랜지스터(TR3)를 턴 온시킨다.
본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생하지 않은 경우라면, 메모리 칩(145)의 구동 트랜지스터(TR2)와 메모리 칩(144)의 구동 트랜지스터(TR3)가 턴 온되면 본딩 패드(1452) 및 본딩 패드(133)는 제2 논리 값(L)을 갖게 되고, 본딩 패드(1442) 및 본딩 패드(132)는 제1 논리 값(H)을 갖게 될 것이다.
본딩 와이어(C1)와 본딩 와이어(B4 내지 B1) 사이에 단락이 발생함에 따라, 그리고 구동 트랜지스터(TR3)의 구동 강도보다 구동 트랜지스터(TR2)의 구동 강도를 더 크게 설정함에 의한 전압 분배에 따라 본딩 패드(1452, 1442, 133, 132)는 모두 제2 논리 값(L)을 갖게 된다.
즉, 본딩 패드(1442) 및 본딩 패드(132)를 통해 메모리 컨트롤러(130)에 제공되는 제2 테스트 데이터(D2)의 경우, 강도 제어 모듈(150)에 의해 그 값이 제1 논리 값(H)에서 제2 논리 값(L)으로 변경되는 데이터 플립이 발생한다. 이에 따라, 본딩 패드(139)를 통해 출력되는 데이터의 값 또한 제1 논리 값(H)에서 제2 논리 값(L)으로 변경된다.
이어서 도 7을 참조하면, 여기서 검출 데이터(D3)는, 제1 본딩 와이어(C1) 및 본딩 와이어(B4 내지 B1)의 단락이 발생하지 않은 경우 제1 논리 값(H)을 포함하고, 제1 본딩 와이어(C1) 및 본딩 와이어(B4 내지 B1)의 단락이 발생한 경우 제1 논리 값(H)과 다른 제2 논리 값(L)을 포함하게 된다.
즉 본 실시예에서, 제2 테스트 데이터(D2)는 제1 논리 값(H)에서 제2 논리 값(L)으로 플립되고, 이에 따라 중간 데이터(D5)의 값 또한 제2 논리 값(L)에서 제1 논리 값(H)으로 플립되고, 이에 따라 검출 데이터(D3) 역시 제1 논리 값(H)에서 제2 논리 값(L)으로 플립된다.
즉, 강도 제어 모듈(150)은, 메모리 칩(145)의 출력 드라이버의 구동 트랜지스터(TR2)의 구동 강도보다 메모리 칩(144)의 출력 드라이버의 구동 트랜지스터(TR3)의 구동 강도를 더 작게 설정함으로써 데이터 플립을 유도할 수 있다.
이와 같이 결정된 검출 데이터(D3)는 외부 단자(110)를 통해 출력되므로, 검출 데이터(D3)를 분석하여 ‘F티 칩 패키지(1) 내부에서 발생할 수 있는 단락과 같은 결함 검출을 정확하게 수행할 수 있다.
도 8은 도 1의 멀티 칩 패키지의 동작을 설명하기 위한 표를 나타낸 도면이다.
도 8을 참조하면, 케이스 '1'은 도 4 및 도 5와 관련하여 설명한 실시예에 해당하고, 케이스 '2'는 도 6 및 도 7과 관련하여 설명한 실시예에 해당한다.
케이스 '1'의 경우, 메모리 칩(145)과 메모리 컨트롤러(130) 사이의 채널(#0)에서 메모리 칩(145)의 구동 트랜지스터(TR1)의 구동 강도를 약하게 설정하고, 메모리 칩(144)과 메모리 컨트롤러(130) 사이의 채널(#1)에서 메모리 칩(144)의 구동 트랜지스터(TR4)의 구동 강도를 강하게 설정한 경우, 단락의 결함이 존재하는 경우 테스트 데이터(D1)가 제1 논리 값(H)으로부터 플립되기 때문에 검출 데이터(D3)는 제2 논리 값(L)을 갖는다.
케이스 '2'의 경우, 메모리 칩(145)과 메모리 컨트롤러(130) 사이의 채널(#0)에서 메모리 칩(145)의 구동 트랜지스터(TR2)의 구동 강도를 강하게 설정하고, 메모리 칩(144)과 메모리 컨트롤러(130) 사이의 채널(#1)에서 메모리 칩(144)의 구동 트랜지스터(TR3)의 구동 강도를 약하게 설정한 경우, 단락의 결함이 존재하는 경우 테스트 데이터(D2)가 제1 논리 값(H)으로부터 플립되기 때문에 검출 데이터(D3)는 제2 논리 값(L)을 갖는다.
이와 같이 결정된 검출 데이터(D3)는 외부 단자(110)를 통해 출력되므로, 검출 데이터(D3)를 분석하여 ‘F티 칩 패키지(1) 내부에서 발생할 수 있는 단락과 같은 결함 검출을 정확하게 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도이다.
도 9를 참조하면, 멀티 칩 패키지(1)는 패키지(100) 및 외부 단자(110)를 포함한다. 그리고 패키지(100)는 인쇄 회로 기판(120) 상에 실장된 메모리 컨트롤러(130)과 복수의 메모리 칩(141 내지 148)을 포함한다.
복수의 메모리 칩(141 내지 148)의 비휘발성 메모리 장치들은 메모리 컨트롤러(130)에 의해 제어되는 하나의 채널을 구성할 수 있다. 본 발명의 몇몇의 실시예에서, 서로 독립적으로 동작하는 비휘발성 메모리 장치들끼리 하나의 채널을 구성할 수 있다. 예를 들어, 복수의 메모리 칩(141 내지 144)은 제1 채널을 구성하고, 복수의 메모리 칩(145 내지 148)은 제2 채널을 구성할 수 있다.
복수의 메모리 칩(141 내지 144)은 본딩 와이어(B1 내지 B4)를 통해 메모리 컨트롤러(130)과 전기적으로 연결될 수 있다. 본딩 와이어(B1 내지 B4)는 메모리 컨트롤러(130)에서 제공되는 커맨드, 어드레스 및 데이터를 복수의 메모리 칩(141 내지 144)로 전송할 수 있다. 본딩 와이어(B1 내지 B4)은 채널의 신호 라인들을 구성할 수 있다.
예를 들어, 본딩 와이어(B1)는 메모리 컨트롤러(130)와 메모리 칩(141) 사이에 연결되고, 본딩 와이어(B2)는 메모리 칩(141)과 메모리 칩(142) 사이에 연결되고, 본딩 와이어(B3)는 메모리 칩(142)과 메모리 칩(143) 사이에 연결되고, 본딩 와이어(B4)는 메모리 칩(143)과 메모리 칩(144) 사이에 연결될 수 있다.
복수의 메모리 칩(145 내지 148)은 본딩 와이어(C1 내지 C4)를 통해 메모리 컨트롤러(130)과 전기적으로 연결될 수 있다. 본딩 와이어(C1 내지 C4)는 메모리 컨트롤러(130)에서 제공되는 커맨드, 어드레스 및 데이터를 복수의 메모리 칩(145 내지 148)로 전송할 수 있다. 본딩 와이어(C1 내지 C4)은 채널의 신호 라인들을 구성할 수 있다.
예를 들어, 본딩 와이어(C1)는 메모리 컨트롤러(130)와 메모리 칩(145) 사이에 연결되고, 본딩 와이어(C2)는 메모리 칩(145)과 메모리 칩(146) 사이에 연결되고, 본딩 와이어(C3)는 메모리 칩(146)과 메모리 칩(147) 사이에 연결되고, 본딩 와이어(C4)는 메모리 칩(147)과 메모리 칩(148) 사이에 연결될 수 있다.
본 실시예에서, 멀티 칩 패키지(1)의 메모리 칩(146)은 본딩 와이어에 연결되어 있지 않다. 즉, 메모리 컨트롤러(130)와 메모리 칩(146) 사이에 형성되는 채널에 개방이 발생한 경우이다.
도 10은 도 9의 멀티 칩 패키지를 설명하기 위한 블록도이다. 그리고 도 11은 도 9의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 10 및 도 11을 함께 참조하면, 본 실시예에서 인터페이스 회로(135)는 ODT(On Die Termination)를 지원한다. ODT는 전송 라인의 임피던스 매칭(impedence matching)을 위한 종단 저항(termination resistor)이 반도체 칩 내부에 위치하도록 하는 기술이며, 해당 기술은 공지된 기술이므로 본 명세서에서 이에 대한 자세한 설명은 생략하도록 한다.
본 실시예에서, 멀티 칩 패키지(1)는 강도 제어 모듈(150)을 더 포함할 수 있다. 강도 제어 모듈(150)은 메모리 컨트롤러(130) 내부에 구현될 수도 있고, 메모리 컨트롤러(130) 외부의 임의의 위치에 구현될 수도 있다. 또한, 강도 제어 모듈(150)은 복수의 메모리 칩(141 내지 148) 중 적어도 하나에 실장될 수도 있다.
강도 제어 모듈(150)은 메모리 칩(146)의 출력 드라이버와, 인터페이스 회로(135)의 구동 강도를 각각 제어한다. 여기서 구동 강도는 구동 트랜지스터가 구동할 수 있는 로드(load)의 양과 관련되어, 구동 강도가 높으면 구동 가능한 로드의 양이 크고, 구동 강도가 낮으면 구동 가능한 로드의 양이 작아지는 관계를 갖는다.
구체적으로, 강도 제어 모듈(150)은, 메모리 칩(146)의 출력 드라이버에서 출력되는 데이터의 데이터 플립이 발생하도록 메모리 칩(146)의 출력 드라이버의 구동 강도와 인터페이스 회로(135)의 구동 강도를 설정한다.
예를 들어, 메모리 칩(146)의 출력 드라이버는 전원 전압(VDD)을 제공하는 구동 트랜지스터(TR5)와, 접지 전압을 제공하는 구동 트랜지스터(TR6)를 포함한다. 그리고 인터페이스 회로(135)는 전원 전압(VDD)을 제공하는 구동 트랜지스터(TR7)와, 접지 전압을 제공하는 구동 트랜지스터(TR8)를 포함한다.
이 경우, 강도 제어 모듈(150)은, 구동 트랜지스터(TR7)의 구동 강도보다 구동 트랜지스터(TR8)의 구동 강도를 더 작게 설정한다. 그리고 구동 트랜지스터(TR7)의 구동 강도보다 구동 트랜지스터(TR6)의 구동 강도를 더 크게 설정한다.
본 실시예에서, 강도 제어 모듈(150)은, 구동 트랜지스터(TR7)의 구동 강도를 3으로 설정하고 구동 트랜지스터(TR8)의 구동 강도를 1로 설정하였는 바, 구동 트랜지스터(TR7)의 구동 강도보다 구동 트랜지스터(TR8)의 구동 강도가 더 작다.
또한, 본 실시예에서, 강도 제어 모듈(150)은 구동 트랜지스터(TR6)의 구동 강도를 10로 설정하였는 바, 구동 트랜지스터(TR7)의 구동 강도보다 구동 트랜지스터(TR6)의 구동 강도가 더 크다.
그리고, 강도 제어 모듈(150)은 구동 트랜지스터(TR5)의 구동 강도를 5로 설정하였다.
메모리 칩(146)과 인터페이스 회로(135) 사이의 채널의 개방이 발생하지 않은 경우라면, 메모리 칩(146)이 출력하고 있는 값이 본딩 패드(134)에 전달되고 본딩 패드(139)를 통해 출력되게 된다. 이 경우, 구동 트랜지스터(TR5)의 구동 강도가 5이고 구동 트랜지스터(TR6)의 구동 강도가 10이므로, 전압 분배에 따라 본딩 패드(134)는 제2 논리 값(L)을 가져야 한다.
그런데 도 11에서와 같이 메모리 칩(146)과 인터페이스 회로(135) 사이의 채널의 개방이 발생한 경우에는, 구동 트랜지스터(TR7)의 구동 강도가 3이고 구동 트랜지스터(TR8)의 구동 강도가 1이므로, 전압 분배에 따라 본딩 패드(134)는 제2 논리 값(L)에서 제1 논리 값(H)으로 플립된다.
즉, 인터페이스 회로(135)는, 강도 제어 모듈(150)에 의해 구동 강도가 설정된 메모리 칩(146)의 출력 드라이버 및 인터페이스 회로(135)를 이용하여, 메모리 칩(146)과 인터페이스 회로(135) 사이의 채널의 개방 여부를 검출하기 위한 검출 데이터(D6)를 출력할 수 있다.
여기서 검출 데이터(D6)는, 메모리 칩(146)과 인터페이스 회로(135) 사이의 채널의 개방이 발생하지 않은 경우 제2 논리 값(L)을 포함하고, 메모리 칩(146)과 인터페이스 회로(135) 사이의 채널의 개방이 발생한 경우 제2 논리 값(L)과 다른 제1 논리 값(H)을 포함할 수 있다.
이와 같이 결정된 검출 데이터(D6)를 분석하여 ‘F티 칩 패키지(1) 내부에서 발생할 수 있는 개방과 같은 결함 검출을 정확하게 수행할 수 있다.
도 12는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다. 그리고 도 13은 도 12의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 12를 참조하면, 인터페이스 회로(135)는 메모리 칩(146)에 전원 전압(VDD)을 제공하는 구동 트랜지스터(TR9)와, 메모리 칩(146)에 접지 전압을 제공하는 구동 트랜지스터(TR10)를 포함한다. 본 실시예에서는 구동 트랜지스터(TR9)와 구동 트랜지스터(TR10)를 이용하여 메모리 칩(146)과 상기 메모리 컨트롤러(130) 사이의 채널의 개방 여부를 검출할 수 있다.
본 실시예에서, 메모리 칩(146)은 본딩 와이어(C1 내지 C2)에 전기적으로 연결되는 본딩 패드(1462)와, 본딩 패드(1462)에 전기적으로 연결되어 본딩 패드(1462)를 풀 업하는 풀 업 회로(1464)를 더 포함한다. 여기서 풀 업 회로(1464)의 구성은 특정 회로로 제한되지 않으며, 본딩 패드(1462)의 전압 레벨을 풀 업하는 임의의 회로로 구현될 수 있다. 또한, 풀 업 회로(1464)는 메모리 칩(146) 내부에 구현될 수도 있고, 메모리 칩(146) 외부에 구현될 수도 있다.
테스트 모드에서, 메모리 칩(146)의 풀 업 회로(1464)와 인터페이스 회로의 구동 트랜지스터(TR10)는 모두 턴 온될 수 있다.
도 12에서와 같이 메모리 칩(146)과 메모리 컨트롤러(130) 사이의 채널의 개방이 발생하지 않은 경우 구동 트랜지스터(TR10)를 흐르는 전류 량은 증가하고, 도 13에서와 같이 메모리 칩(146)과 메모리 컨트롤러(130) 사이의 채널의 개방이 발생한 경우 구동 트랜지스터(TR10)를 흐르는 전류 량은 증가하지 않게 된다.
따라서 본 실시예에서는 구동 트랜지스터(TR10)를 흐르는 전류 량의 변화를 모니터링함으로써 메모리 칩(146)과 상기 메모리 컨트롤러(130) 사이의 채널의 개방 여부를 검출할 수 있다.
도 14는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다. 그리고 도 15는 도 14의 멀티 칩 패키지의 테스트 모드에서의 일 동작례를 설명하기 위한 블록도이다.
도 14를 참조하면, 인터페이스 회로(135)는 메모리 칩(146)에 전원 전압(VDD)을 제공하는 구동 트랜지스터(TR9)와, 메모리 칩(146)에 접지 전압을 제공하는 구동 트랜지스터(TR10)를 포함한다. 본 실시예에서도 마찬가지로 구동 트랜지스터(TR9)와 구동 트랜지스터(TR10)를 이용하여 메모리 칩(146)과 상기 메모리 컨트롤러(130) 사이의 채널의 개방 여부를 검출할 수 있다.
본 실시예에서, 메모리 칩(146)은 본딩 와이어(C1 내지 C2)에 전기적으로 연결되는 본딩 패드(1462)와, 본딩 패드(1462)에 전기적으로 연결되어 본딩 패드(1462)를 풀 다운하는 풀 다운 회로(1466)를 더 포함한다. 여기서 풀 다운 회로(1466)의 구성은 특정 회로로 제한되지 않으며, 본딩 패드(1462)의 전압 레벨을 풀 다운하는 임의의 회로로 구현될 수 있다. 또한, 풀 다운 회로(1466)는 메모리 칩(146) 내부에 구현될 수도 있고, 메모리 칩(146) 외부에 구현될 수도 있다.
테스트 모드에서, 메모리 칩(146)의 풀 다운 회로(1466)와 인터페이스 회로의 구동 트랜지스터(TR9)는 모두 턴 온될 수 있다.
도 14에서와 같이 메모리 칩(146)과 메모리 컨트롤러(130) 사이의 채널의 개방이 발생하지 않은 경우 구동 트랜지스터(TR9)를 흐르는 전류 량은 증가하고, 도 15에서와 같이 메모리 칩(146)과 메모리 컨트롤러(130) 사이의 채널의 개방이 발생한 경우 구동 트랜지스터(TR9)를 흐르는 전류 량은 증가하지 않게 된다.
따라서 본 실시예에서는 구동 트랜지스터(TR9)를 흐르는 전류 량의 변화를 모니터링함으로써 메모리 칩(146)과 상기 메모리 컨트롤러(130) 사이의 채널의 개방 여부를 검출할 수 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, ‘F티 칩 패키지 내부에서 발생할 수 있는 단락 및 개방과 같은 결함 검출을 정확하게 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 멀티 칩 패키지 100: 패키지
110: 외부 단자 120: 인쇄 회로 기판
130: 메모리 컨트롤러
132, 133, 134, 1442, 1452, 1462: 본딩 패드
135: 인터페이스 회로 137: 경로 선택 로직
138: 테스트 로직 139: 출력 패드
141, 142, 143, 144, 145, 146, 147, 148: 메모리 칩
150: 강도 제어 모듈

Claims (20)

  1. 인쇄 회로 기판 상에 실장된 제1 메모리 칩 및 제2 메모리 칩;
    제1 본딩 와이어 및 본딩 와이어를 통해 상기 제1 메모리 칩 및 제2 메모리 칩에 전기적으로 연결되는 메모리 컨트롤러; 및
    상기 제1 메모리 칩의 제1 출력 드라이버와, 상기 제2 메모리 칩의 제2 출력 드라이버의 구동 강도(drive strength)를 각각 제어하는 강도 제어 모듈을 포함하고,
    상기 메모리 컨트롤러는, 상기 강도 제어 모듈에 의해 제1 구동 강도가 설정된 상기 제1 출력 드라이버로부터 제1 테스트 데이터를 수신하고, 구동 강도의 미스 매치(mismatch)를 위해 상기 강도 제어 모듈에 의해 상기 제1 구동 강도보다 낮은 제2 구동 강도가 설정된 상기 제2 출력 드라이버로부터 제2 테스트 데이터를 수신하고, 상기 제2 테스트 데이터의 데이터 플립(data flip)이 발생하는 것을 기초로 상기 제1 본딩 와이어 및 본딩 와이어의 단락(short) 여부를 검출하기 위한 검출 데이터를 출력하는 인터페이스 회로를 포함하고,
    상기 인터페이스 회로는 경로 선택 로직 및 테스트 로직을 포함하고,
    상기 경로 선택 로직은 테스트 모드(test mode)로 동작하는 경우, 제1 레벨의 제1 선택 신호와 상기 제1 레벨의 제2 선택 신호를 상기 테스트 로직에 제공하고,
    상기 테스트 로직은,
    상기 제1 테스트 데이터 및 상기 제1 레벨의 제1 선택 신호를 입력받고, 제1 논리 연산을 수행하여 상기 제1 레벨과 다른 제2 레벨의 제1 중간 데이터를 출력하는 제1 논리 게이트,
    상기 제2 테스트 데이터 및 상기 제1 레벨의 제2 선택 신호를 입력받고, 제2 논리 연산을 수행하여 상기 제1 본딩 와이어 및 본딩 와이어의 단락 발생에 따라 상기 제1 레벨에서 상기 제2 레벨로 변하는 제2 중간 데이터를 출력하는 제2 논리 게이트, 및
    상기 제1 중간 데이터 및 상기 제2 중간 데이터를 입력 받고, 제3 논리 연산을 수행하여 상기 제1 본딩 와이어 및 본딩 와이어의 단락 발생에 따라 상기 제2 레벨에서 상기 제1 레벨로 변하는 상기 검출 데이터를 출력하는 제3 논리 게이트를 포함하는 멀티 칩 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 경로 선택 로직은 노멀 모드(normal mode)로 동작하는 경우, 상기 제1 출력 드라이버와 상기 제2 출력 드라이버 중 어느 하나의 출력만을 출력하도록 상기 테스트 로직을 제어하는 멀티 칩 패키지.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 논리 게이트는 NOR 게이트를 포함하고,
    상기 제2 논리 게이트는 NOR 게이트를 포함하고,
    상기 제3 논리 게이트는 NAND 게이트를 포함하는 멀티 칩 패키지.
  10. 제1항에 있어서,
    상기 검출 데이터는, 상기 제1 본딩 와이어 및 본딩 와이어의 단락이 발생하지 않은 경우 상기 제2 레벨을 유지하고, 상기 제1 본딩 와이어 및 본딩 와이어의 단락이 발생한 경우 상기 제2 레벨에서 상기 제1 레벨로 변하는 멀티 칩 패키지.
  11. 인쇄 회로 기판 상에 실장되고, ODT(On Die Termination)을 지원하는 메모리 칩;
    본딩 와이어를 통해 상기 메모리 칩에 전기적으로 연결되고, 상기 메모리 칩을 구동하는 인터페이스 회로를 포함하는 메모리 컨트롤러; 및
    상기 메모리 칩의 출력 드라이버와, 상기 인터페이스 회로의 구동 강도(drive strength)를 각각 제어하는 강도 제어 모듈을 포함하고,
    상기 인터페이스 회로는, 상기 강도 제어 모듈에 의해 구동 강도가 설정된 상기 메모리 칩의 출력 드라이버 및 상기 인터페이스 회로를 이용하여, 상기 메모리 칩과 상기 인터페이스 회로 사이의 채널의 개방(open) 여부를 검출하기 위한 검출 데이터를 출력하고,
    상기 인터페이스 회로는 전원 전압을 제공하는 제1 구동 트랜지스터와, 접지 전압을 제공하는 제2 구동 트랜지스터를 포함하고,
    상기 메모리 칩의 출력 드라이버는 전원 전압을 제공하는 제3 구동 트랜지스터와, 접지 전압을 제공하는 제4 구동 트랜지스터를 포함하고,
    상기 강도 제어 모듈은, 구동 강도의 미스 매치(mismatch)를 위해 상기 제1 구동 트랜지스터의 구동 강도보다 상기 제2 구동 트랜지스터의 구동 강도를 더 작게 설정하고, 상기 제1 구동 트랜지스터의 구동 강도보다 상기 메모리 칩의 제3 구동 트랜지스터의 구동 강도를 더 크게 설정하고,
    상기 인터페이스 회로는 상기 검출 데이터의 데이터 플립(data flip)이 발생하는 것을 기초로 상기 메모리 칩과 상기 인터페이스 회로 사이의 채널의 개방 여부를 검출하는 멀티 칩 패키지.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제11항에 있어서,
    상기 검출 데이터는, 상기 메모리 칩과 상기 인터페이스 회로 사이의 채널의 개방이 발생하지 않은 경우 제1 논리 값을 포함하고, 상기 메모리 칩과 상기 인터페이스 회로 사이의 채널의 개방이 발생한 경우 상기 제1 논리 값과 다른 제2 논리 값을 포함하는 멀티 칩 패키지.
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