CN111435606A - 多芯片封装件 - Google Patents

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CN111435606A
CN111435606A CN202010029758.3A CN202010029758A CN111435606A CN 111435606 A CN111435606 A CN 111435606A CN 202010029758 A CN202010029758 A CN 202010029758A CN 111435606 A CN111435606 A CN 111435606A
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CN
China
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memory chip
chip
memory
driving
output driver
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CN202010029758.3A
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罗大勋
李将雨
卞辰瑫
任政燉
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

提供了一种多芯片封装件。多芯片封装件包括：印刷电路板上的第一存储器芯片和第二存储器芯片；存储器控制器，经由第一键合线和第二键合线电连接到第一存储器芯片和第二存储器芯片；以及强度控制模块，被配置为控制第一存储器芯片的第一输出驱动器和第二存储器芯片的第二输出驱动器中的每一个的驱动强度，其中存储器控制器包括接口电路，该接口电路被配置为：分别从由强度控制模块设置了驱动强度的第一输出驱动器和第二输出驱动器接收第一测试数据和第二测试数据，以及基于第一测试数据和第二测试数据来输出用于检测第一键合线和第二键合线是否短路的检测数据。

Description

多芯片封装件
相关申请的交叉引用
本申请要求于2019年1月11日在韩国知识产权局提交的韩国专利申请No.10-2019-0003644的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种多芯片封装件。
背景技术
多个半导体芯片被安装在多芯片封装件内部。安装在多芯片封装件内部的多个半导体芯片经由多芯片封装件内部的键合线彼此电连接。这里，当多芯片封装件对应于诸如嵌入式多媒体卡(eMMC)系统和通用闪存(UFS)系统之类的存储器系统时，多个半导体芯片可以包括存储数据的多个(非易失性)存储器芯片、以及控制和访问多个存储器芯片的存储器控制器。
存储器控制器与多个存储器芯片之间的键合线不直接连接到多芯片封装件的外部端子。因此，在发生诸如两条键合线的短路之类的缺陷或在存储器控制器与存储器芯片之间形成开路通道的缺陷的情况下，仅利用施加到外部端子的信号难以检测到缺陷。
发明内容
本公开的方面提供了一种用于准确地检测在多芯片封装件的内部可能发生的诸如短路和开路通路等的缺陷。
然而，本公开的方面不限于本文阐述的内容。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
根据本公开的一个方面，提供了一种多芯片封装件，包括：印刷电路板上的第一存储器芯片和第二存储器芯片；存储器控制器，经由第一键合线和第二键合线电连接到第一存储器芯片和第二存储器芯片；以及强度控制模块，被配置为控制第一存储器芯片的第一输出驱动器和第二存储器芯片的第二输出驱动器中的每一个的驱动强度，其中存储器控制器包括接口电路，该接口电路被配置为：分别从由强度控制模块设置了驱动强度的第一输出驱动器和第二输出驱动器接收第一测试数据和第二测试数据，以及基于第一测试数据和第二测试数据来输出用于检测第一键合线和第二键合线是否短路的检测数据。
根据本公开的另一方面，提供了一种多芯片封装件，包括：印刷电路板上的存储器芯片；存储器控制器，该存储器控制器通过键合线电连接到存储器芯片，并且包括用于驱动存储器芯片的接口电路；以及强度控制模块，被配置为分别控制存储器芯片的输出驱动器和接口电路的驱动强度，其中接口电路被配置为：使用存储器芯片的输出驱动器和接口电路来输出用于检测在存储器芯片与接口电路之间是否存在开路通道的检测数据。
根据本公开的又一方面，提供了一种多芯片封装件，包括：印刷电路板上的存储器芯片；以及存储器控制器，该存储器控制器通过键合线电连接到存储器芯片，并且包括被配置为驱动存储器芯片的接口电路，其中，接口电路包括：第一驱动晶体管，被配置为向存储器芯片提供电源电压，以及第二驱动晶体管，被配置为向存储器芯片提供接地电压，并且接口电路被配置为：使用第一驱动晶体管和第二驱动晶体管来检测存储器芯片与存储器控制器之间的通道是否为开路。
附图说明
通过参考附图详细描述本公开的示例实施例，本公开的上述和其它方面和特征将变得更清楚，在附图中：
图1是示出了根据本公开的示例实施例的多芯片封装件的横截面图；
图2是示出了在图1的多芯片封装件的正常模式下的操作的框图；
图3是示出了图2的多芯片封装件的接口电路135的示例实施例的示图；
图4是示出了图1的多芯片封装件的测试模式下的操作示例的框图；
图5是示出了图4的多芯片封装件的接口电路135的操作示例的示图；
图6是示出了图1的多芯片封装件的测试模式下的操作示例的框图；
图7是示出了图6的多芯片封装件的接口电路135的操作示例的示图；
图8是示出了图1的多芯片封装件的操作的表；
图9是示出了根据本公开的示例实施例的多芯片封装件的横截面图；
图10是示出了图9的多芯片封装件的框图；
图11是示出了在图9的多芯片封装件的测试模式下的操作示例的框图；
图12是示出了根据本公开的示例实施例的多芯片封装件的框图；
图13是示出了在图12的多芯片封装件的测试模式下的操作示例的框图；
图14是示出了根据本公开的示例实施例的多芯片封装件的框图；以及
图15是示出了在图14的多芯片封装件的测试模式下的操作示例的框图。
具体实施方式
在下文中，将参考附图来描述本公开的示例实施例。然而，本公开所属的技术领域的普通技术人员将理解，可以在不改变本公开的技术思想或基本特征的情况下以其他特定形式来实现本公开。因此，应该理解，下述示例实施例是说明性的，而非在所有方面是限制性的。
图1是示出了根据本公开的示例实施例的多芯片封装件的横截面图。
参考图1，多芯片封装件1包括封装件100和外部端子110。此外，封装件100包括安装在印刷电路板120上的半导体芯片130和多个半导体芯片141至148。
将理解的是，如本文所述，在另一元件“上”的元件可以在该另一元件“之上”或“之下”。另外，将理解的是，如本文所述，在另一元件“上”的元件可以直接在该另一元件上，使得元件彼此直接接触，或者可以间接在其他元件上，使得元件通过一个或多个中间结构和/或空间隔离而以免彼此直接接触。
这里，多芯片封装件1可以是提供大容量和高速存储器器件的存储器系统。例如，多芯片封装件1可以是嵌入式多媒体卡(eMMC系统)或通用闪存(UFS)系统，其包括基于NAND型闪存的非易失性存储器器件(即，多个半导体芯片141至148)，并且包括用于控制非易失性存储器器件的存储器控制器(即，半导体芯片130)。
在本说明书中，为了便于说明，假设多芯片封装件1被实现为这样的存储器系统，则半导体芯片130将被描述为存储器控制器130，并且多个半导体芯片141至148将被描述为多个存储器芯片141至148。然而，本公开的范围不限于此，并且半导体芯片130和多个半导体芯片141至148可以被实现为包括任意半导体电路的芯片。
另一方面，在本公开的一些示例实施例中，多芯片封装件1可以被实现为诸如叠层封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die inWafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、金属四方扁平封装件(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形(TSOP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级工艺堆叠封装件(WSP)之类的封装件，但是本公开的范围不限于此。
如上所述，封装件100可以包括存储器控制器130和多个存储器芯片141至148。在一些示例实施例中，存储器控制器130可以包括诸如逻辑电路之类的硬件；诸如执行软件的处理器之类的硬件/软件组合；或其组合。例如，处理器可以包括但不限于中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
在本示例实施例中，外部端子110可以被实现为多个封装球，但是本公开的范围不限于此。
在本示例实施例中，印刷电路板120可以包括由其中的绝缘层隔开的多个导电层和贯通电极(硅通孔TSV)。印刷电路板120的导电层和贯通电极可以电连接到多芯片封装件1的外部端子110。
存储器控制器130可以经由键合线A1电连接到多芯片封装1的外部端子110。键合线A1可以连接在连接至外部端子110的印刷电路板120的贯通电极的焊盘与存储器控制器130的焊盘之间。在本公开的一些示例实施例中，键合线A1可以连接在与连接到外部端子110的印刷电路板120的导电层相连的焊盘与存储器控制器130的焊盘之间。
多个存储器芯片141至148中的每一个可以包括非易失性存储器器件。非易失性存储器器件可以包括诸如NAND型闪速存储器、NOR型闪速存储器、相变存储器(PRAM)、电阻存储器(ReRAM)和磁阻存储器(MRAM)之类的非易失性存储器元件。为了便于说明，在本说明书中基于NAND型闪速存储器来描述非易失性存储器器件。
非易失性存储器器件包括存储器单元阵列，该存储器单元阵列包括由与字线相对应的多个行和与位线相对应的多个列构成的多个存储器单元。每个存储器单元可以存储1比特数据或M比特数据(这里，M是2或更大的整数)。每个存储器单元可以被实现为具有诸如浮栅或电荷陷阱层之类的电荷存储层的存储器单元，或者具有可变电阻元件等的存储器单元。
可以以单层阵列结构或二维阵列结构来实现存储器单元阵列，或者可以以多层阵列结构或三维阵列结构来实现存储器单元阵列。在本公开的一些示例性实施例中，三维阵列结构可以包括竖直设置的NAND串，使得至少一个存储器单元位于另一存储器单元之上。
多个存储器芯片141至148的非易失性存储器器件可以构成由存储器控制器130控制的单个通道。在本公开的一些示例实施例中，彼此独立地操作的非易失性存储器器件可以构成单个通道。例如，多个存储器芯片141至144可以构成第一通道，并且多个存储器芯片145至148可以构成第二通道。
多个存储器芯片141至144可以经由键合线B1至B4电连接到存储器控制器130。键合线B1至B4可以将从存储器控制器130提供的命令、地址和数据发送到多个存储器芯片141至144。键合线B1至B4可以构成通道的信号线。
例如，键合线B1可以连接在存储器控制器130与存储器芯片141之间，键合线B2可以连接在存储器芯片141与存储器芯片142之间，键合线B3可以连接在存储器芯片142与存储器芯片143之间，并且键合线B4可以连接在存储器芯片143与存储器芯片144之间。
多个存储器芯片145至148可以经由键合线C1至C4电连接到存储器控制器130。键合线C1至C4可以将从存储器控制器130提供的命令、地址和数据发送到多个存储器芯片145至148。键合线C1至C4可以构成通道的信号线。
例如，键合线C1可以连接在存储器控制器130与存储器芯片145之间，键合线C2可以连接在存储器芯片145与存储器芯片146之间，键合线C3可以连接在存储器芯片146与存储器芯片147之间，并且键合线C4可以连接在存储器芯片147与存储器芯片148之间。
存储器控制器130与多个存储器芯片141至148之间的键合线(B1至B4和C1至C4)不直接连接到多芯片封装件1的外部端子110。然而，在多芯片封装件1的制造过程中可能出现缺陷。
作为缺陷的示例，两个或更多个键合线B4和C1可能短路。用于多芯片封装件1的键合线具有薄的厚度，并且由诸如金的金属制成，但是未单独地设置有绝缘涂层。因此，在印刷电路板120、存储器控制器130、多个存储器芯片141至148等都安装在多芯片封装件1上并且将键合线(B1至B4和C1至C4)相连之后，在填充用于填充封装件100A的材料的过程中，在键合线(B1至B4和C1至C4)之间可能发生短路。
作为缺陷的另一示例，当在制造过程中与存储器控制器130或多个存储器芯片141至148连接的键合线(B1至B4和C1至C4)中的一些键合线与存储器控制器130或多个存储器芯片141至148分离时，可能出现存储器控制器130与存储器芯片141至148之间的开路通道。
然而，由于键合线(B1至B4和C1至C4)不直接连接到多芯片封装件1的外部端子110，因此仅通过施加到外部端子110的信号难以检测到在多芯片封装件1中出现的缺陷。在下文中，将描述用于准确地检测在多芯片封装件1的内部可能发生的诸如短路和开路通道等的缺陷的本公开的各种示例实施例。
图2是示出了在图1的多芯片封装件的正常模式下的操作的框图。此外，图3是示出了图2的多芯片封装件的接口电路135的示例实施例的示图。
首先，参考图2，图1的多芯片封装件1可以在正常模式下操作。正常模式是与稍后描述的测试模式相区分的多芯片封装件1的操作模式，并且本公开的多芯片封装件1的存储器控制器130可以在正常模式下读取存储在存储器芯片144和145中的数据或可以在正常模式下将数据记录在存储器芯片144和145中。
首先，存储器芯片145包括将数据输出到键合焊盘1452的输出驱动器。存储器芯片145的输出驱动器可以包括彼此串联连接并且由信号S1选通的驱动晶体管TR1和TR2。这里，驱动晶体管TR1可以将电源电压VDD提供给键合焊盘1452，并且驱动晶体管TR2可以将接地电压提供给键合焊盘1452。
键合焊盘1452经由键合线C1电连接到存储器控制器130的键合焊盘133。结果，存储器控制器130可以通过键合焊盘133接收从存储器芯片145读取的数据D1。
另一方面，存储器芯片144包括将数据输出到键合焊盘1442的输出驱动器。存储器芯片144的输出驱动器可以包括彼此串联连接并且由信号S2选通的驱动晶体管TR3和TR4。这里，驱动晶体管TR3可以将电源电压VDD提供给键合焊盘1442，并且驱动晶体管TR4可以将接地电压提供给键合焊盘1442。
键合焊盘1442经由键合线B4至B1电连接至存储器控制器130的键合焊盘132。结果，存储器控制器130可以通过键合焊盘132接收从存储器芯片144读取的数据D2。
在该示例实施例中，存储器控制器130包括上述键合焊盘132和133、以及经由键合线A1电连接至图1的外部端子110的键合焊盘139。另外，存储器控制器130包括布置在键合焊盘132和133与键合焊盘139之间的接口电路135。
接口电路135可以通过键合焊盘133接收从存储器芯片145读取的数据D1的输入，并且可以经由键合焊盘D2接收从存储器芯片144读取的数据D2的输入。此外，接口电路135可以在正常模式下经由键合焊盘139将数据D1和D2之一输出到外部端子110。
具体地，在本示例实施例中，接口电路135包括路径选择逻辑器件137和测试逻辑器件138。
路径选择逻辑器件137可以在正常模式或测试模式下操作。例如，可以从外部向路径选择逻辑器件137提供用于设置操作模式的设置值，如图2中的“模式＝正常”和图4中的“模式＝测试”所示。在正常模式下，路径选择逻辑器件137可以控制测试逻辑器件138仅输出存储器芯片145的输出驱动器和存储器芯片144的输出驱动器的一个输出。
即，路径选择逻辑器件137可以控制测试逻辑器件138仅输出从存储器芯片145的输出驱动器提供的数据D1和从存储器芯片144的输出驱动器提供的数据D2中的数据D1作为数据D3，其中数据D1具有第一逻辑值H，数据D2具有第二逻辑值L。为此，路径选择逻辑器件137可以将选择信号SEL提供给测试逻辑器件138。
接下来，参考图3，路径选择逻辑器件137将用于控制测试逻辑器件138的第一选择信号SEL1和第二选择信号SEL2提供给测试逻辑器件138。
在正常模式下，测试逻辑器件138绕过由路径选择逻辑器件137选择的数据。然而，测试逻辑器件138可以被实现为包括多个逻辑门G1、G2和G3，这些逻辑门在稍后描述的测试模式下发挥其作用。
具体地，测试逻辑器件138可以包括：第一逻辑门G1，其接收数据D1和第一选择信号SEL1，并且执行第一逻辑运算以输出中间数据D4；第二逻辑门G2，其接收数据D2和第二选择信号SEL2，并且执行第二逻辑运算以输出中间数据D5；以及第三逻辑门G3，其接收中间数据D4和中间数据D5并执行第三逻辑运算以输出数据D3。
当第一选择信号SEL1的逻辑值是第一逻辑值H并且第二选择信号SEL2的逻辑值是第二逻辑值L时，测试逻辑器件138在正常模式下操作并输出数据D1作为数据D3。图3示出了这种情况。
备选地，当第一选择信号SEL1的逻辑值是第二逻辑值L并且第二选择信号SEL2的逻辑值是第一逻辑值H时，测试逻辑器件138在正常模式下操作并输出数据D2作为数据D3。
备选地，当第一选择信号SEL1和第二选择信号SEL2的逻辑值均为第二逻辑值L时，测试逻辑器件138在测试模式下操作。
具体地，当测试逻辑器件138在测试模式下操作时，数据D1和数据D2是测试数据并且数据D3是检测到的数据，这将在下文中参考图8进行描述。
此外，在本示例实施例中，第一逻辑运算和第二逻辑运算可以包括NOR逻辑运算，并且第三逻辑运算可以包括NAND逻辑运算。然而，测试逻辑器件138的具体实施方式不限于该示例实施例，并且可以根据需要尽可能地进行修改。
在本示例实施例中，由于路径选择逻辑器件137在正常模式下操作，所以测试逻辑器件138绕过由路径选择逻辑器件137选择的数据，并且最终存储器控制器130可以将从存储器芯片144或存储器芯片145读取的值输出到外部端子110。
图4是示出了在图1的多芯片封装件的测试模式下的操作示例的框图。此外，图5是示出了图4的多芯片封装件的接口电路135的操作示例的示图。
首先，参考图4，在该示例中，在键合线C1与键合线B4至B1之间发生短路。结果，在键合焊盘1452与键合焊盘1442之间形成电路径。
多芯片封装件1可以在用于检测缺陷的测试模式下操作以检测这种缺陷。为此，多芯片封装件1还可以包括强度控制模块150。强度控制模块150可以被实现在存储器控制器130的内部，或者可以被实现在存储器控制器130的外部的任意位置处。另外，强度控制模块150可以安装在多个存储器芯片141至148中的至少一个上。
强度控制模块150分别控制存储器芯片145的输出驱动器和存储器芯片144的输出驱动器的驱动强度。这里，驱动强度与可以由驱动晶体管驱动的负载的量有关，并且存在以下关系：当驱动强度高时，可驱动负载的量大，而当驱动强度低时，可驱动负载的量小。
即，强度控制模块150将存储器芯片144的输出驱动器的驱动强度和存储器芯片145的输出驱动器的驱动强度设置为彼此不同，使得存储器芯片145的输出驱动器的驱动强度与存储器芯片144的输出驱动器的驱动强度不匹配。
例如，强度控制模块150可以将存储器芯片145的输出驱动器的驱动晶体管TR1的驱动强度设置为1，并且可以将存储器芯片144的输出驱动器的驱动晶体管TR4的驱动强度设置为10。此外，多芯片封装件1适当地设置信号S1和S2，并且导通存储器芯片145的驱动晶体管TR1和存储器芯片144的驱动晶体管TR4。
当在键合线C1与键合线B4至B1之间没有发生短路的情况下，当存储器芯片145的驱动晶体管TR1和存储器芯片144的驱动晶体管TR4导通时，键合焊盘1452和键合焊盘133具有第一逻辑值H，并且键合焊盘1442和键合焊盘132L具有第二逻辑值L。
当在键合线C1与键合线B4至B1之间发生短路时，并且根据通过将驱动晶体管TR4的驱动强度设置为大于驱动晶体管TR1的驱动强度而进行的分压，键合焊盘1452、1442、133和132都具有第二逻辑值L。
即，在经由键合焊盘1452和键合焊盘133提供给存储器控制器130的第一测试数据D1的情况下，通过强度控制模块150使值从第一逻辑值H改变为第二逻辑值L的数据翻转发生。结果，经由键合焊盘139输出的数据的值也从第一逻辑值H改变为第二逻辑值L。
强度控制模块150将存储器芯片144的输出驱动器的驱动强度和存储器芯片145的输出驱动器的驱动强度设置为彼此不同，使得第一测试数据D1或第二测试数据D2的数据翻转以这种方式发生。
然后，接口电路135分别从强度控制模块150设置了驱动强度的存储器芯片144的输出驱动器和存储器芯片145的输出驱动器接收第一测试数据D1和第二测试数据D2，并且根据第一测试数据D1和第二测试数据D2来输出用于检测键合线C1和键合线B4至B1是否短路的检测数据D3。
接下来，参考图5，路径选择逻辑器件137可以向测试逻辑器件138提供第一选择信号SEL1和第二选择信号SEL2，以用于控制测试逻辑器件138根据第一测试数据D1和第二测试数据D2产生检测数据D3。这里，第一选择信号SEL1和第二选择信号SEL2可以具有第二逻辑值L。
测试逻辑器件138的第一逻辑门G1接收第一测试数据D1和第一选择信号SEL1，并执行第一逻辑运算以产生中间数据D4，并且第二逻辑门G2接收第二测试数据D2和第二选择信号信号SEL2，并执行第二逻辑运算以输出中间数据D5。此外，第三逻辑门G3接收中间数据D4和中间数据D5，并执行第三逻辑运算以输出检测数据D3。
这里，当第一键合线C1与键合线B4至B1之间没有发生短路时，检测数据D3包括第一逻辑值H，并且当键合线C1与键合线B4至B1之间发生短路时，检测数据D3包括与第一逻辑值H不同的第二逻辑值L。
即，在本示例实施例中，第一测试数据D1从第一逻辑值H翻转为第二逻辑值L，中间数据D4的值又从第二逻辑值L翻转为第一逻辑值H，因此检测数据D3又从第一逻辑值H翻转为第二逻辑值L。
即，强度控制模块150将存储器芯片144的输出驱动器的驱动晶体管TR4的驱动强度设置为大于存储器芯片145的输出驱动器的驱动晶体管TR1的驱动强度，从而引起数据翻转。
由于以这种方式确定的检测数据D3是经由外部端子110输出的，因此可以通过分析检测数据D3来准确地检测在多芯片封装件1中可能发生的诸如短路之类的缺陷。
图6是示出了在图1的多芯片封装件的测试模式下的操作示例的框图。图7是示出了图6的多芯片封装件的接口电路135的操作示例的示图。
首先，参考图6，以与先前示例中的方式相同的方式，在键合线C1与键合线B4至B1之间发生短路。结果，在键合焊盘1452与键合焊盘1442之间形成电路径。
在本示例实施例中，强度控制模块150可以将存储器芯片144的输出驱动器的驱动晶体管TR3的驱动强度设置为1，并且可以将存储器芯片145的输出驱动器的驱动晶体管TR2的驱动强度设置为10。此外，多芯片封装件1适当地设置信号S1和S2以导通存储器芯片145的驱动晶体管TR2和存储器芯片144的驱动晶体管TR3。
在键合线C1与键合线B4至B1之间未发生短路的情况下，当存储器芯片145的驱动晶体管TR2和存储器芯片144的驱动晶体管TR3导通时，键合焊盘1452和键合焊盘133具有第二逻辑值L，并且键合焊盘1442和键合焊盘132具有第一逻辑值H。
当在键合线C1与键合线B4至B1之间发生短路时，并且根据通过将驱动晶体管TR2的驱动强度设置为大于驱动晶体管TR3的驱动强度而进行的分压，键合焊盘1452、1442、133和132都具有第二逻辑值L。
即，在第二测试数据D2经由键合焊盘1442和键合焊盘132提供给存储器控制器130的情况下，通过强度控制模块150使值从第一逻辑值H改变为第二逻辑值L的数据翻转发生。结果，通过键合焊盘139输出的数据的值也从第一逻辑值H改变为第二逻辑值L。
接下来，参考图7，这里，当第一键合线C1与键合线B4至B1之间未发生短路时，检测数据D3包括第一逻辑值H，并且当第一键合线C1与键合线B4至B1之间发生短路时，检测数据D3包括与第一逻辑值H不同的第二逻辑值L。
即，在本示例实施例中，第二测试数据D2从第一逻辑值H翻转为第二逻辑值L，中间数据D5的值又从第二逻辑值L翻转为第一逻辑值H，因此检测数据D3又从第一逻辑值H翻转为第二逻辑值L。
即，强度控制模块150将存储器芯片144的输出驱动器的驱动晶体管TR3的驱动强度设置为小于存储器芯片145的输出驱动器的驱动晶体管TR2的驱动强度，从而引起数据翻转。
由于以这种方式确定的检测数据D3是通过外部端子110输出的，因此可以通过分析检测数据D3来准确地检测在多芯片封装件1的内部可能发生的诸如短路之类的缺陷。
图8是示出了图1的多芯片封装件的操作的表。
参考图8，情况“1”与参考图4和图5所描述的示例实施例相对应，并且情况“2”与参考图6和图7所描述的示例实施例相对应。
在“1”的情况下，当将存储器芯片145的驱动晶体管TR1的驱动强度设置为在存储器芯片145与存储器控制器130之间的通道#0中为弱，并且将存储器芯片144的驱动晶体管TR4的驱动强度设置为在存储器芯片144与存储器控制器130之间的通道#1中为强时，如果存在短路缺陷，则由于测试数据D1从第一逻辑值H被翻转，因此检测数据D3具有第二逻辑值L。
在“2”的情况下，当将存储器芯片145的驱动晶体管TR2的驱动强度设置为在存储器芯片145与存储器控制器130之间的通道#0中为强，并且将存储器芯片144的驱动晶体管TR3的驱动强度设置为在存储器芯片144与存储器控制器130之间的通道#1中为弱时，如果存在短路缺陷，则由于测试数据D2从第一逻辑值H被翻转，因此检测数据D3具有第二逻辑值L。
由于以这种方式确定的检测数据D3是通过外部端子110输出的，因此可以通过分析检测数据D3来准确地检测在多芯片封装件1中可能发生的诸如短路之类的缺陷。
图9是示出了根据本公开的示例实施例的半导体封装件的横截面图。
参考图9，多芯片封装件1包括封装件100和外部端子110。此外，封装件100包括安装在印刷电路板120上的存储器控制器130和多个存储器芯片141至148。
多个存储器芯片141至148的非易失性存储器器件可以构成由存储器控制器130控制的单个通道。在本公开的一些示例实施例中，彼此独立操作的非易失性存储器器件可以构成单个通道。例如，多个存储器芯片141至144构成第一通道，并且多个存储器芯片145至148可以构成第二通道。
多个存储器芯片141至144可以通过键合线B1至B4电连接到存储器控制器130。键合线B1至B4可以将从存储器控制器130提供的命令、地址和数据发送到多个存储器芯片141至144。键合线B1至B4可以构成通道的信号线。
例如，键合线B1可以连接在存储器控制器130与存储器芯片141之间，键合线B2可以连接在存储器芯片141与存储器芯片142之间，键合线B3可以连接在存储器芯片142与存储器芯片143之间，并且键合线B4可以连接在存储器芯片143与存储器芯片144之间。
多个存储器芯片145至148可以经由键合线C1至C4电连接到存储器控制器130。键合线C1至C4可以将从存储器控制器130提供的命令、地址和数据发送到多个存储器芯片145至148。键合线C1至C4可以构成通道的信号线。
例如，键合线C1可以连接在存储器控制器130与存储器芯片145之间，键合线C2可以连接在存储器芯片145与存储器芯片146之间，键合线C3可以连接在存储器芯片146与存储器芯片147之间，并且键合线C4可以连接在存储器芯片147与存储器芯片148之间。
在该示例实施例中，多芯片封装件1的存储器芯片146未连接到键合线。换句话说，这在存储器控制器130与存储器芯片146之间形成的通道为开路的情况。
图10是示出了图9的多芯片封装件的框图。此外，图11是示出了在图9的多芯片封装件的测试模式下的操作示例的框图。
一起参考图10和图11，在本示例实施例中，接口电路135支持片内端接(ODT)。ODT是一种用于使用于传输线的阻抗匹配的终端电阻器位于半导体芯片内部的技术。由于该技术是众所周知的技术，因此在本说明书中将不提供其详细描述。
在该示例实施例中，多芯片封装件1还可以包括强度控制模块150。强度控制模块150可以被实现在存储器控制器130的内部，或者可以被实现在存储器控制器130的外部的任意位置处。另外，强度控制模块150可以安装在多个存储器芯片141至148中的至少一个上。
强度控制模块150分别控制存储器芯片146的输出驱动器的驱动强度和接口电路135的驱动强度。这里，驱动强度与可以由驱动晶体管驱动的负载的量有关，并且存在以下关系：当驱动强度高时，可驱动负载的量大，而当驱动强度低时，可驱动负载的量小。
具体地，强度控制模块150设置存储器芯片146的输出驱动器的驱动强度和接口电路135的驱动强度，使得从存储器芯片146的输出驱动器输出的数据的数据翻转发生。
例如，存储器芯片146的输出驱动器包括提供电源电压VDD的驱动晶体管TR5和提供接地电压的驱动晶体管TR6。此外，接口电路135包括提供电源电压VDD的驱动晶体管TR7和提供接地电压的驱动晶体管TR8。
在这种情况下，强度控制模块150将驱动晶体管TR8的驱动强度设置为小于驱动晶体管TR7的驱动强度。此外，驱动晶体管TR6的驱动强度被设置为大于驱动晶体管TR7的驱动强度。
在本示例实施例中，由于强度控制模块150将驱动晶体管TR7的驱动强度设置为3并且将驱动晶体管TR8的驱动强度设置为1，因此驱动晶体管TR8的驱动强度小于驱动晶体管TR7的驱动强度。
此外，在本示例实施例中，由于强度控制模块150将驱动晶体管TR6的驱动强度设置为10，因此驱动晶体管TR6的驱动强度大于驱动晶体管TR7的驱动强度。
此外，强度控制模块150将驱动晶体管TR5的驱动强度设置为5。
当在存储器芯片146与接口电路135之间未发生开路通道时，从存储器芯片146输出的值被发送到键合焊盘134并通过键合焊盘139输出。在这种情况下，由于驱动晶体管TR5的驱动强度为5，并且驱动晶体管TR6的驱动强度为10，因此根据分压，键合焊盘134需要具有第二逻辑值L。
然而，如图11所示，当在存储器芯片146与接口电路135之间发生开路通道时，由于驱动晶体管TR7的驱动强度为3，并且驱动晶体管TR8的驱动强度为1，因此根据分压，键合焊盘134从第二逻辑值L翻转为第一逻辑值H。
即，接口电路135可以使用由强度控制模块150设置驱动强度的存储器芯片146的输出驱动器和接口电路135，来输出用于检测存储器芯片146与接口电路135之间是否发生开路通道的检测数据D6。
这里，当存储器芯片146与接口电路135之间没有发生开路通道时，检测数据D6包括第二逻辑值L，并且当存储器芯片146与接口电路135之间发生开路通道时，检测数据D6可以包括与第二逻辑值L不同的第一逻辑值H。
通过分析如此确定的检测数据D6，可以准确地检测在多芯片封装件1的内部可能发生的诸如开路的缺陷。
图12是示出了根据本公开的示例实施例的多芯片封装件的框图。图13是示出了在图12的多芯片封装件的测试模式下的操作示例的框图。
参考图12，接口电路135包括向存储器芯片146提供电源电压VDD的驱动晶体管TR9、以及向存储器芯片146提供接地电压的驱动晶体管TR10。在本示例实施例中，可以使用驱动晶体管TR9和驱动晶体管TR10来检测存储器芯片146与存储器控制器130之间的通道是否为开路。
在该示例实施例中，存储器芯片146还包括：电连接到键合线C1至C2的键合焊盘1462；以及电连接到键合焊盘1462以上拉键合焊盘1462的上拉电路1464。这里，上拉电路1464的配置不限于特定电路，并且可以被实现为上拉键合焊盘1462的电压电平的任意电路。此外，上拉电路1464可以被实现在存储器芯片146的内部或者可以被实现在存储器芯片146的外部。
在测试模式下，可以导通存储器芯片146的上拉电路1464和接口电路的驱动晶体管TR10。
如图12所示，当在存储器芯片146与存储器控制器130之间未发生开路通道时，流过驱动晶体管TR10的电流的量增加。如图13所示，当在存储器芯片146与存储器控制器130之间发生开路通道时，流过驱动晶体管TR10的电流的量不增加。
因此，在本示例实施例中，可以通过监测流过驱动晶体管TR10的电流的量的变化来检测存储器芯片146与存储器控制器130之间的通道是否为开路。
图14是示出了根据本公开的示例实施例的多芯片封装件的框图。图15是示出了在图14的多芯片封装件的测试模式下的操作示例的框图。
参考图14，接口电路135包括向存储器芯片146提供电源电压VDD的驱动晶体管TR9、以及向存储器芯片146提供接地电压的驱动晶体管TR10。此外，在本示例实施例中，可以使用驱动晶体管TR9和驱动晶体管TR10来检测存储器芯片146与存储器控制器130之间的通道是否为开路。
在该示例实施例中，存储器芯片146还包括：电连接到键合线C1至C2的键合焊盘1462；以及电连接到键合焊盘1462以下拉键合焊盘1462的下拉电路1466。这里，下拉电路1466的配置不限于特定电路，并且可以被实现为下拉键合焊盘1462的电压电平的任意电路。此外，下拉电路1466可以被实现在存储器芯片146的内部，或者可以被实现在存储器芯片146的外部。
在测试模式下，可以导通存储器芯片146的下拉电路1466和接口电路的驱动晶体管TR9。
如图14所示，当在存储器芯片146与存储器控制器130之间未发生开路通道时，流过驱动晶体管TR9的电流的量增加。如图15中所示，当在存储器芯片146与存储器控制器130之间发生开路通道时，流过驱动晶体管TR9的电流的量不增加。
因此，在本示例实施例中，可以通过监测流过驱动晶体管TR9的电流的量的变化来检测存储器芯片146与存储器控制器130之间的通道是否为开路。
根据到此为止所描述的本公开的各种示例实施例，可以准确地检测在多芯片封装件的内部可能发生的诸如短路和开路的缺陷。
在结束具体实施方式时，本领域技术人员将理解，可以对示例实施例进行许多变化和修改而基本上不脱离本公开的原理。因此，所公开的本公开的示例实施例仅用于一般性和描述性意义，而不是为了限制的目的。

Claims (20)

1.一种多芯片封装件，包括：
印刷电路板上的第一存储器芯片和第二存储器芯片；
存储器控制器，经由第一键合线和第二键合线电连接到所述第一存储器芯片和所述第二存储器芯片；以及
强度控制模块，被配置为控制所述第一存储器芯片的第一输出驱动器和所述第二存储器芯片的第二输出驱动器中的每一个的驱动强度，
其中，所述存储器控制器包括接口电路，所述接口电路被配置为：
分别从由所述强度控制模块设置了驱动强度的所述第一输出驱动器和所述第二输出驱动器接收第一测试数据和第二测试数据，以及
基于所述第一测试数据和所述第二测试数据来输出用于检测所述第一键合线和所述第二键合线是否短路的检测数据。
2.根据权利要求1所述的多芯片封装件，其中，所述强度控制模块被配置为：将所述第一输出驱动器的驱动强度和所述第二输出驱动器的驱动强度设置为彼此不同。
3.根据权利要求2所述的多芯片封装件，其中，所述强度控制模块被配置为：将所述第一输出驱动器的驱动强度和所述第二输出驱动器的驱动强度设置为彼此不同，使得所述第一测试数据或所述第二测试数据的数据翻转发生。
4.根据权利要求3所述的多芯片封装件，其中，所述强度控制模块被配置为：将所述第二输出驱动器的驱动晶体管的驱动强度设置为大于所述第一输出驱动器的驱动晶体管的驱动强度。
5.根据权利要求3所述的多芯片封装件，其中，所述强度控制模块被配置为：将所述第二输出驱动器的驱动晶体管的驱动强度设置为小于所述第一输出驱动器的驱动晶体管的驱动强度。
6.根据权利要求1所述的多芯片封装件，其中，所述接口电路包括路径选择逻辑器件和测试逻辑器件，并且
基于在测试模式下操作，所述路径选择逻辑器件被配置为控制所述测试逻辑器件根据所述第一测试数据和所述第二测试数据生成所述检测数据。
7.根据权利要求6所述的多芯片封装件，其中，基于在正常模式下操作，所述路径选择逻辑器件被配置为控制所述测试逻辑器件仅选择所述第一输出驱动器和所述第二输出驱动器的一个输出。
8.根据权利要求6所述的多芯片封装件，其中，所述路径选择逻辑器件被配置为向所述测试逻辑器件提供用于控制所述测试逻辑器件的第一选择信号和第二选择信号，并且
所述测试逻辑器件包括：
第一逻辑门，被配置为接收所述第一测试数据和所述第一选择信号，并且执行第一逻辑运算以输出第一中间数据，
第二逻辑门，被配置为接收所述第二测试数据和所述第二选择信号，并且执行第二逻辑运算以输出第二中间数据，以及
第三逻辑门，被配置为接收所述第一中间数据和所述第二中间数据，并且执行第三逻辑运算以输出所述检测数据。
9.根据权利要求8所述的多芯片封装件，其中，所述测试逻辑器件通过键合焊盘将所述检测数据输出到外部端子。
10.根据权利要求8所述的多芯片封装件，其中，
基于在所述第一键合线与所述第二键合线之间未发生短路，所述检测数据包括第一逻辑值，以及
基于在所述第一键合线与所述第二键合线之间发生短路，所述检测数据包括第二逻辑值，所述第二逻辑值与所述第一逻辑值不同。
11.一种多芯片封装件，包括：
印刷电路板上的存储器芯片；
存储器控制器，所述存储器控制器通过键合线电连接到所述存储器芯片，并且包括用于驱动所述存储器芯片的接口电路；以及
强度控制模块，被配置为分别控制所述存储器芯片的输出驱动器和所述接口电路的驱动强度，
其中所述接口电路被配置为：使用所述存储器芯片的输出驱动器和所述接口电路输出用于检测所述存储器芯片与所述接口电路之间是否存在开路通道的检测数据。
12.根据权利要求11所述的多芯片封装件，其中，所述强度控制模块被配置为：分别设置所述存储器芯片的输出驱动器的驱动强度和所述接口电路的驱动强度，使得从所述接口电路输出的数据的数据翻转发生。
13.根据权利要求12所述的多芯片封装件，其中，
所述接口电路包括被配置为提供电源电压的第一驱动晶体管、以及被配置为提供接地电压的第二驱动晶体管，并且
所述强度控制模块被配置为：将所述第二驱动晶体管的驱动强度设置为小于所述第一驱动晶体管的驱动强度。
14.根据权利要求13所述的多芯片封装件，其中，所述强度控制模块被配置为：将所述存储器芯片的第三驱动晶体管的驱动强度设置为大于所述第一驱动晶体管的驱动强度。
15.根据权利要求11所述的多芯片封装件，其中，基于在所述存储器芯片与所述接口电路之间不存在开路通道，所述检测数据包括第一逻辑值，并且基于在所述存储器芯片与所述接口电路之间存在开路通道，所述检测数据包括第二逻辑值，所述第二逻辑值与所述第一逻辑值不同。
16.一种多芯片封装件，包括：
印刷电路板上的存储器芯片；以及
存储器控制器，所述存储器控制器通过键合线电连接到所述存储器芯片，并且包括被配置为驱动所述存储器芯片的接口电路，
其中，所述接口电路包括：
第一驱动晶体管，被配置为向所述存储器芯片提供电源电压，以及
第二驱动晶体管，被配置为向所述存储器芯片提供接地电压；并且
所述接口电路被配置为：使用所述第一驱动晶体管和所述第二驱动晶体管来检测所述存储器芯片与所述存储器控制器之间的通道是否为开路。
17.根据权利要求16所述的多芯片封装件，其中，所述存储器芯片包括：
键合焊盘，电连接到所述键合线，以及
上拉电路，电连接到所述键合焊盘以上拉所述键合焊盘的电平。
18.根据权利要求17所述的多芯片封装件，其中，基于在所述存储器芯片与所述存储器控制器之间不存在开路通道，流过所述第二驱动晶体管的电流的量增加，并且基于在所述存储器芯片与所述存储器控制器之间存在开路通道，流过所述第二驱动晶体管的电流的量不增加。
19.根据权利要求16所述的多芯片封装件，其中，所述存储器芯片包括：
键合焊盘，电连接到所述键合线，以及
下拉电路，电连接到所述键合焊盘以下拉所述键合焊盘。
20.根据权利要求19所述的多芯片封装件，其中，基于在所述存储器芯片与所述存储器控制器之间不存在开路通道，流过所述第一驱动晶体管的电流的量增加，并且基于在所述存储器芯片与所述存储器控制器之间存在开路通道，流过所述第一驱动晶体管的电流的量不增加。
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