JP2020113751A - マルチチップパッケージ - Google Patents

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大▲勳▼ 羅
Dae Hoon Na
大▲勳▼ 羅
將雨 李
Jang-Woo Lee
將雨 李
辰▲ど▼ 卞
Jundo Byun
辰▲ど▼ 卞
政燉 任
Jeong Don Ihm
政燉 任
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Abstract

【課題】内部で発生し得る短絡及び開放のような欠陥検出を正確に行うマルチチップパッケージを提供する。【解決手段】マルチチップパッケージ１は、プリント回路基板１２０上に実装された第１メモリチップ１４１および第２メモリチップ１４２と、第１ボンディングワイヤＣ１及びボンディングワイヤを介して第１メモリチップ及び第２メモリチップに電気的に接続されるメモリコントローラ１３０と、第１メモリチップの第１出力ドライバと、第２メモリチップの第２出力ドライバの駆動強度をそれぞれ制御する強度制御モジュールとを含む。メモリコントローラは、強度制御モジュールによって駆動強度が設定された第１出力ドライバ及び第２出力ドライバから第１テストデータ及び第２テストデータをそれぞれ受信し、これより第１ボンディングワイヤ及びボンディングワイヤの短絡の有無を検出するための検出データを出力するインターフェース回路を含む。【選択図】図１

Description

本発明はマルチチップパッケージに関する。
マルチチップパッケージは、その内部に複数の半導体チップを実装する。マルチチップパッケージに実装された複数の半導体チップは、マルチチップパッケージ内部のボンディングワイヤを介して電気的に接続される。ここでマルチチップパッケージが組み込み用マルチメディアカード（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ｅＭＭＣ）システム、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）システムのようなメモリシステムに該当する場合、複数の半導体チップはデータを保存する複数の（不揮発性）メモリチップと、複数のメモリチップを制御してアクセスするメモリコントローラを含み得る。
メモリコントローラと複数のメモリチップとの間のボンディングワイヤは、マルチチップパッケージの外部端子に直接接続されていない。したがって、２個のボンディングワイヤの短絡（ｓｈｏｒｔ）のような不良や、メモリコントローラとメモリチップとの間に形成されるチャネルの開放（ｏｐｅｎ）が発生する不良の場合、外部端子に印加される信号のみでその不良を検出することは難しい。
本発明が解決しようとする技術的課題は、マルチチップパッケージの内部で発生し得る短絡および開放のような欠陥検出を正確に行うためのマルチチップパッケージを提供することにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、以下の記載から該当技術分野における通常の技術者に明確に理解されるであろう。
前記技術的課題を達成するための本発明の一実施形態によるマルチチップパッケージは、プリント回路基板上に実装された第１メモリチップおよび第２メモリチップと、第１ボンディングワイヤおよびボンディングワイヤを介して第１メモリチップおよび第２メモリチップに電気的に接続されるメモリコントローラと、第１メモリチップの第１出力ドライバと、第２メモリチップの第２出力ドライバの駆動強度（ｄｒｉｖｅ ｓｔｒｅｎｇｔｈ）をそれぞれ制御する強度制御モジュールとを含み、メモリコントローラは、強度制御モジュールによって駆動強度が設定された第１出力ドライバおよび第２出力ドライバから第１テストデータおよび第２テストデータをそれぞれ受信し、これより第１ボンディングワイヤおよびボンディングワイヤの短絡の有無を検出するための検出データを出力するインターフェース回路を含む。
前記技術的課題を達成するための本発明の他の実施形態によるマルチチップパッケージは、プリント回路基板上に実装され、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）をサポートするメモリチップと、ボンディングワイヤを介してメモリチップに電気的に接続され、メモリチップを駆動するインターフェース回路を含むメモリコントローラと、メモリチップの出力ドライバと、インターフェース回路の駆動強度をそれぞれ制御する強度制御モジュールとを含み、インターフェース回路は、強度制御モジュールによって駆動強度が設定されたメモリチップの出力ドライバおよびインターフェース回路を用いて、メモリチップとインターフェース回路との間のチャネルの開放の有無を検出するための検出データを出力する。
前記技術的課題を達成するための本発明のまた他の実施形態によるマルチチップパッケージは、プリント回路基板上に実装されたメモリチップと、ボンディングワイヤを介してメモリチップに電気的に接続され、メモリチップを駆動するインターフェース回路を含むメモリコントローラとを含み、インターフェース回路は、メモリチップに電源電圧を提供する第１駆動トランジスタと、メモリチップに接地電圧を提供する第２駆動トランジスタとを含み、第１駆動トランジスタおよび第２駆動トランジスタを用いて、メモリチップとメモリコントローラとの間のチャネルの開放の有無を検出する。
その他実施形態の具体的な内容は、詳細な説明および図面に含まれている。
本発明の一実施形態によるマルチチップパッケージを説明するための断面図である。 図１のマルチチップパッケージのノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）での動作を説明するためのブロック図である。 図２のマルチチップパッケージのインターフェース回路１３５の一実施形態を説明するための図である。 図１のマルチチップパッケージのテストモード（ｔｅｓｔ ｍｏｄｅ）での一動作例を説明するためのブロック図である。 図４のマルチチップパッケージのインターフェース回路１３５の一動作例を説明するための図である。 図１のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。 図６のマルチチップパッケージのインターフェース回路１３５の一動作例を説明するための図である。 図１のマルチチップパッケージの動作を説明するための表を示す図である。 本発明の一実施形態によるマルチチップパッケージを説明するための断面図である。 図９のマルチチップパッケージを説明するためのブロック図である。 図９のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。 本発明の一実施形態によるマルチチップパッケージを説明するためのブロック図である。 図１２のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。 本発明の一実施形態によるマルチチップパッケージを説明するためのブロック図である。 図１４のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。
以下、添付する図面を参照して本発明の実施形態を説明するが、本発明が属する技術分野における通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、以下で記述する実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
図１は本発明の一実施形態によるマルチチップパッケージを説明するための断面図である。図１を参照すると、マルチチップパッケージ１は、パッケージ１００および外部端子１１０を含む。そして、パッケージ１００は、プリント回路基板１２０上に実装された半導体チップ１３０と複数の半導体チップ（１４１〜１４８）とを含む。
ここでマルチチップパッケージ１は、高容量および高速のメモリ装置を提供するメモリシステムであり得る。例えば、マルチチップパッケージ１は、ＮＡＮＤフラッシュ基盤の不揮発性メモリ装置、すなわち複数の半導体チップ（１４１〜１４８）を含み、不揮発性メモリ装置を制御するメモリコントローラ、すなわち半導体チップ１３０を含む組み込み用マルチメディアカード（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ｅＭＭＣ）システムまたはＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）システムであり得る。
本明細書では説明の便宜上、マルチチップパッケージ１がこのようなメモリシステムで具現されることを仮定し、半導体チップ１３０をメモリコントローラ１３０、複数の半導体チップ（１４１〜１４８）を複数のメモリチップ（１４１〜１４８）と説明するが、本発明の範囲はこれに制限されるものではなく、半導体チップ１３０と複数の半導体チップ（１４１〜１４８）は、任意の半導体回路を含むチップで具現されることができる。
一方、本発明のいくつかの実施形態で、マルチチップパッケージ１は、ＰｏＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙｓ）、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（ＣＥＲａｍｉｃ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ ＦｌａｔＰａｃｋ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）等のようなパッケージで具現されるが、本発明の範囲はこれに制限されるものではない。
先立って説明したようにパッケージ１００は、メモリコントローラ１３０および複数のメモリチップ（１４１〜１４８）を含み得る。
本実施形態で、外部端子１１０は、複数のパッケージボール（ｐａｃｋａｇｅ ｂａｌｌ）で具現されるが、本発明の範囲はこれに制限されるものではない。
本実施形態で、プリント回路基板１２０は、その内部に絶縁層によって分離される複数の導電層と貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）とを含み得る。プリント回路基板１２０の導電層と貫通電極は、マルチチップパッケージ１の外部端子１１０と電気的に接続され得る。
メモリコントローラ１３０は、ボンディングワイヤＡ１を介してマルチチップパッケージ１の外部端子１１０と電気的に接続され得る。ボンディングワイヤＡ１は、外部端子１１０と接続されるプリント回路基板１２０の貫通電極のパッドとメモリコントローラ１３０のパッドとの間に接続される。本発明のいくつかの実施形態で、ボンディングワイヤＡ１は、外部端子１１０と接続されるプリント回路基板１２０の導電層が接続されたパッドとメモリコントローラ１３０のパッドとの間に接続され得る。
複数のメモリチップ（１４１〜１４８）は、それぞれ不揮発性メモリ装置を含み得る。不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、相変化メモリ（ＰＲＡＭ）、抵抗メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等のような不揮発性メモリ素子を含み得る。説明の便宜上、本明細書で不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリに基づいて説明する。
不揮発性メモリ装置は、ワード線に該当する複数の行と、ビット線に該当する複数の列からなる複数のメモリセルを含むメモリセルアレイを含む。それぞれのメモリセルは、１ビットデータまたはＭビットデータ（ここで、Ｍは２以上の整数）を保存し得る。それぞれのメモリセルは、フローティングゲートまたは電荷トラップ層のような電荷保存層を有するメモリセル、または可変抵抗素子を有するメモリセルなどで具現されることができる。
メモリセルアレイは、単層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）または２次元アレイ構造で具現されるか、多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）または３次元アレイ構造で具現されることができる。本発明のいくつかの実施形態において、３次元アレイ構造では少なくとも一つのメモリセルが異なるメモリセルの上に位置するように垂直方向に配置されたＮＡＮＤストリングを含み得る。
複数のメモリチップ（１４１〜１４８）の不揮発性メモリ装置は、メモリコントローラ１３０により制御される一つのチャネルを構成し得る。本発明のいくつかの実施形態で、互いに独立して動作する不揮発性メモリ装置同士が一つのチャネルを構成し得る。例えば、複数のメモリチップ（１４１〜１４４）は、第１チャネルを構成し、複数のメモリチップ（１４５〜１４８）は、第２チャネルを構成し得る。
複数のメモリチップ（１４１〜１４４）は、ボンディングワイヤ（Ｂ１〜Ｂ４）を介してメモリコントローラ１３０と電気的に接続され得る。ボンディングワイヤ（Ｂ１〜Ｂ４）は、メモリコントローラ１３０から提供されるコマンド、アドレスおよびデータを複数のメモリチップ（１４１〜１４４）に伝送し得る。ボンディングワイヤ（Ｂ１〜Ｂ４）は、チャネルの信号線を構成し得る。
例えば、ボンディングワイヤＢ１は、メモリコントローラ１３０とメモリチップ１４１との間に接続され、ボンディングワイヤＢ２は、メモリチップ１４１とメモリチップ１４２との間に接続され、ボンディングワイヤＢ３は、メモリチップ１４２とメモリチップ１４３との間に接続され、ボンディングワイヤＢ４は、メモリチップ１４３とメモリチップ１４４との間に接続され得る。
複数のメモリチップ（１４５〜１４８）は、ボンディングワイヤ（Ｃ１〜Ｃ４）を介してメモリコントローラ１３０と電気的に接続され得る。ボンディングワイヤ（Ｃ１〜Ｃ４）は、メモリコントローラ１３０から提供されるコマンド、アドレスおよびデータを複数のメモリチップ（１４５〜１４８）に伝送し得る。ボンディングワイヤ（Ｃ１〜Ｃ４）は、チャネルの信号線を構成し得る。
例えば、ボンディングワイヤＣ１は、メモリコントローラ１３０とメモリチップ１４５との間に接続され、ボンディングワイヤＣ２は、メモリチップ１４５とメモリチップ１４６との間に接続され、ボンディングワイヤＣ３は、メモリチップ１４６とメモリチップ１４７との間に接続され、ボンディングワイヤＣ４は、メモリチップ１４７とメモリチップ１４８との間に接続され得る。
メモリコントローラ１３０と複数のメモリチップ（１４１〜１４８）との間のボンディングワイヤ（Ｂ１〜Ｂ４およびＣ１〜Ｃ４）は、マルチチップパッケージ１の外部端子１１０に直接接続されていない。しかし、マルチチップパッケージ１の製造過程で不良が発生し得る。
不良の一例として、２以上のボンディングワイヤ（Ｂ４，Ｃ１）が短絡し得る。マルチチップパッケージ１に用いられるボンディングワイヤは、微細な太さを有し、金のような金属からなるが、別途絶縁被覆はされていない。したがって、マルチチップパッケージ１にプリント回路基板１２０、メモリコントローラ１３０、複数のメモリチップ（１４１〜１４８）等がすべて実装され、ボンディングワイヤ（Ｂ１〜Ｂ４およびＣ１〜Ｃ４）が接続された後、パッケージ１００をフィリング（ｆｉｌｌｉｎｇ）する物質が埋められる過程でボンディングワイヤ（Ｂ１〜Ｂ４およびＣ１〜Ｃ４）の間に短絡が発生し得る。
不良の他の例として、製造工程上メモリコントローラ１３０または複数のメモリチップ（１４１〜１４８）に接続されていたボンディングワイヤ（Ｂ１〜Ｂ４およびＣ１〜Ｃ４）の一部が、メモリコントローラ１３０または複数のメモリチップ（１４１〜１４８）から分離されて、メモリコントローラ１３０とメモリチップ（１４１〜１４８）との間に形成されるチャネルの開放（ｏｐｅｎ）が発生し得る。
しかし、ボンディングワイヤ（Ｂ１〜Ｂ４およびＣ１〜Ｃ４）は、マルチチップパッケージ１の外部端子１１０に直接接続されていないので、外部端子１１０に印加される信号のみではマルチチップパッケージ１に発生した不良を検出することが難しい。以下ではマルチチップパッケージ１の内部で発生し得る短絡および開放のような欠陥検出を正確に行うための本発明の多様な実施形態について説明する。
図２は図１のマルチチップパッケージのノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）での動作を説明するためのブロック図である。そして、図３は図２のマルチチップパッケージのインターフェース回路１３５の一実施形態を説明するための図である。
先に図２を参照すると、図１のマルチチップパッケージ１は、ノーマルモードで動作する。ノーマルモードは、後述するテストモード（ｔｅｓｔ ｍｏｄｅ）と区別されるマルチチップパッケージ１の動作モードとして、本発明のマルチチップパッケージ１のメモリコントローラ１３０は、ノーマルモードでメモリチップ（１４４，１４５）に保存されたデータをリードしたり、メモリチップ（１４４，１４５）にデータを記録することができる。
先にメモリチップ１４５は、ボンディングパッド１４５２にデータを出力する出力ドライバを含む。メモリチップ１４５の出力ドライバは、互いに直列接続されて信号Ｓ１によりゲーティングする駆動トランジスタ（ＴＲ１，ＴＲ２）を含み得る。ここで駆動トランジスタＴＲ１は、ボンディングパッド１４５２に電源電圧ＶＤＤを提供し、駆動トランジスタＴＲ２はボンディングパッド１４５２に接地電圧を提供し得る。
ボンディングパッド１４５２は、ボンディングワイヤＣ１を介してメモリコントローラ１３０のボンディングパッド１３３に電気的に接続される。これにより、メモリコントローラ１３０は、メモリチップ１４５からリードしたデータＤ１をボンディングパッド１３３を介して受信し得る。
一方メモリチップ１４４は、ボンディングパッド１４４２にデータを出力する出力ドライバを含む。メモリチップ１４４の出力ドライバは、互いに直列接続され、信号Ｓ２によりゲーティングされる駆動トランジスタ（ＴＲ３，ＴＲ４）を含み得る。ここで駆動トランジスタＴＲ３は、ボンディングパッド１４４２に電源電圧ＶＤＤを提供し、駆動トランジスタＴＲ４は、ボンディングパッド１４４２に接地電圧を提供し得る。
ボンディングパッド１４４２は、ボンディングワイヤ（Ｂ４〜Ｂ１）を介してメモリコントローラ１３０のボンディングパッド１３２に電気的に接続される。これにより、メモリコントローラ１３０は、メモリチップ１４４からリードしたデータＤ２をボンディングパッド１３２を介して受信し得る。
本実施形態で、メモリコントローラ１３０は、前述したボンディングパッド（１３２，１３３）と、図１の外部端子１１０にボンディングワイヤＡ１を介して電気的に接続されるボンディングパッド１３９とを含む。また、メモリコントローラ１３０は、ボンディングパッド（１３２，１３３）とボンディングパッド１３９との間に配置されたインターフェース回路１３５を含む。
インターフェース回路１３５は、ボンディングパッド１３３を介してメモリチップ１４５からリードしたデータＤ１と、ボンディングパッド１３２を介してメモリチップ１４４からリードしたデータＤ２の入力を受ける。そして、インターフェース回路１３５は、ノーマルモードでデータ（Ｄ１，Ｄ２）のうちいずれか一つをボンディングパッド１３９を介して外部端子１１０に出力し得る。
具体的には、本実施形態でインターフェース回路１３５は、経路選択ロジック１３７およびテストロジック１３８を含む。
経路選択ロジック１３７は、ノーマルモードまたはテストモードで動作し得る。例えば、経路選択ロジック１３７は、図２に「ＭＯＤＥ＝ＮＯＲＭＡＬ」で、そして図４に「ＭＯＤＥ＝ＴＥＳＴ」で示すように動作モードを設定するための設定値を外部から提供を受けることができる。ノーマルモードで経路選択ロジック１３７は、メモリチップ１４５の出力ドライバと、メモリチップ１４４の出力ドライバのうちいずれか一つの出力のみを出力するようにテストロジック１３８を制御し得る。
すなわち、経路選択ロジック１３７は、メモリチップ１４５の出力ドライバから提供された第１論理値Ｈを有するデータＤ１と、メモリチップ１４４の出力ドライバから提供された第２論理値Ｌを有するデータＤ２のうち、データＤ１のみをデータＤ３として出力するようにテストロジック１３８を制御し得る。このために経路選択ロジック１３７は、テストロジック１３８に選択信号ＳＥＬを提供し得る。
次いで図３を参照すると、経路選択ロジック１３７は、テストロジック１３８を制御するための第１選択信号ＳＥＬ１および第２選択信号ＳＥＬ２をテストロジック１３８に提供し得る。
テストロジック１３８は、ノーマルモードでは経路選択ロジック１３７により選ばれたデータをバイパス（ｂｙｐａｓｓ）する。それにもかかわらず、後述するテストモードで機能を発揮する複数の論理ゲート（Ｇ１，Ｇ２，Ｇ３）を含むように具現することができる。
具体的に、テストロジック１３８は、データＤ１および第１選択信号ＳＥＬ１の入力を受け、第１論理演算を行い中間データＤ４を出力する第１論理ゲートＧ１、データＤ２および第２選択信号ＳＥＬ２の入力を受け、第２論理演算を行い中間データＤ５を出力する第２論理ゲートＧ２並びに中間データＤ４および中間データＤ５の入力を受け、第３論理演算を行いデータＤ３を出力する第３論理ゲートＧ３を含み得る。
テストロジック１３８は第１選択信号ＳＥＬ１の論理値が第１論理値Ｈであり、第２選択信号ＳＥＬ２の論理値が第２論理値Ｌの場合、ノーマルモードで動作してデータＤ１をデータＤ３として出力する。図３はこのような場合を示している。
これとは異なりテストロジック１３８は、第１選択信号ＳＥＬ１の論理値が第２論理値Ｌであり、第２選択信号ＳＥＬ２の論理値が第１論理値Ｈの場合、ノーマルモードで動作してデータＤ２をデータＤ３として出力する。
これとは異なりテストロジック１３８は、第１選択信号ＳＥＬ１および第２選択信号ＳＥＬ２の論理値が、いずれも第２論理値Ｌの場合、テストモードで動作する。
特にテストロジック１３８がテストモードで動作する場合、データＤ１およびデータＤ２はテストデータであり、データＤ３は検出データであり、これに関しては図４〜図８を参照して後述する。
また、本実施形態で、第１論理演算および第２論理演算はＮＯＲ論理演算を含み、第３論理演算はＮＡＮＤ論理演算を含み得る。しかし、テストロジック１３８の具体的な具現は、本実施形態に制限されるものではなく、必要に応じていくらでも変形することができる。
本実施形態では経路選択ロジック１３７がノーマルモードで動作するので、テストロジック１３８は、経路選択ロジック１３７により選ばれたデータをバイパスして結局メモリコントローラ１３０はメモリチップ１４４またはメモリチップ１４５からリードした値を外部端子１１０に出力することができる。
図４は図１のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。そして、図５は図４のマルチチップパッケージのインターフェース回路１３５の一動作例を説明するための図である。
先に図４を参照すると、本実施形態で、ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生した。これにより、ボンディングパッド１４５２とボンディングパッド１４４２との間には電気的経路が形成される。
マルチチップパッケージ１は、欠陥を検出するためのテストモードで動作してこのような欠陥を検出し得る。このために、マルチチップパッケージ１は、強度制御モジュール１５０をさらに含み得る。強度制御モジュール１５０は、メモリコントローラ１３０の内部に具現されることができ、メモリコントローラ１３０外部の任意の位置に具現されることもできる。また、強度制御モジュール１５０は、複数のメモリチップ（１４１〜１４８）のうち少なくとも一つに実装することもできる。
強度制御モジュール１５０は、メモリチップ１４５の出力ドライバと、メモリチップ１４４の出力ドライバの駆動強度（ｄｒｉｖｅ ｓｔｒｅｎｇｔｈ）をそれぞれ制御する。ここで駆動強度は、駆動トランジスタが駆動できるロード（ｌｏａｄ）の量に関連し、駆動強度が高いと駆動可能なロードの量が大きく、駆動強度が低いと駆動可能なロードの量が小さくなる関係を有する。
すなわち、強度制御モジュール１５０は、メモリチップ１４５の出力ドライバの駆動強度とメモリチップ１４４の出力ドライバの駆動強度がミスマッチ（ｍｉｓｍａｔｃｈ）するように、メモリチップ１４５の出力ドライバの駆動強度とメモリチップ１４４の出力ドライバの駆動強度を異なるように設定する。
例えば、強度制御モジュール１５０は、メモリチップ１４５の出力ドライバの駆動トランジスタＴＲ１の駆動強度を１に設定し、メモリチップ１４４の出力ドライバの駆動トランジスタＴＲ４の駆動強度を１０に設定し得る。そして、マルチチップパッケージ１は、信号（Ｓ１，Ｓ２）を適切に設定し、メモリチップ１４５の駆動トランジスタＴＲ１とメモリチップ１４４の駆動トランジスタＴＲ４をターンオンさせる。
ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生しなかった場合は、メモリチップ１４５の駆動トランジスタＴＲ１とメモリチップ１４４の駆動トランジスタＴＲ４がターンオンするとボンディングパッド１４５２およびボンディングパッド１３３は第１論理値Ｈを有し、ボンディングパッド１４４２およびボンディングパッド１３２は第２論理値Ｌを有するようになる。
ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生することにより、そして、駆動トランジスタＴＲ１の駆動強度より駆動トランジスタＴＲ４の駆動強度をさらに大きく設定するとことによる電圧分配（ｖｏｌｔａｇｅ ｄｉｖｉｄｉｎｇ）によりボンディングパッド（１４５２，１４４２，１３３，１３２）は、いずれも第２論理値Ｌを有する。
すなわち、ボンディングパッド１４５２およびボンディングパッド１３３を介してメモリコントローラ１３０に提供される第１テストデータＤ１の場合、強度制御モジュール１５０によりその値が第１論理値Ｈから第２論理値Ｌに変更されるデータフリップ（ｄａｔａ ｆｌｉｐ）が発生する。これにより、ボンディングパッド１３９を介して出力されるデータの値もまた、第１論理値Ｈから第２論理値Ｌに変更される。
強度制御モジュール１５０は、このように第１テストデータＤ１または第２テストデータＤ２のデータフリップが発生するようにメモリチップ１４４の出力ドライバの駆動強度とメモリチップ１４５の出力ドライバの駆動強度を異なるように設定する。
これによりインターフェース回路１３５は、強度制御モジュール１５０により駆動強度が設定されたメモリチップ１４４の出力ドライバと、メモリチップ１４５の出力ドライバから第１テストデータＤ１および第２テストデータＤ２をそれぞれ受信し、これよりボンディングワイヤＣ１およびボンディングワイヤ（Ｂ４〜Ｂ１）の短絡の有無を検出するための検出データＤ３を出力する。
次いで図５を参照すると、経路選択ロジック１３７は、第１テストデータＤ１および第２テストデータＤ２から検出データＤ３を生成するようにテストロジック１３８を制御するための第１選択信号ＳＥＬ１および第２選択信号ＳＥＬ２をテストロジック１３８に提供し得る。ここで第１選択信号ＳＥＬ１および第２選択信号ＳＥＬ２は第２論理値Ｌを有し得る。
テストロジック１３８の第１論理ゲートＧ１は、第１テストデータＤ１および第１選択信号ＳＥＬ１の入力を受け、第１論理演算を行い中間データＤ４を出力し、第２論理ゲートＧ２は、第２テストデータＤ２および第２選択信号ＳＥＬ２の入力を受け、第２論理演算を行い中間データＤ５を出力する。そして、第３論理ゲートＧ３は、中間データＤ４および中間データＤ５の入力を受け、第３論理演算を行い検出データＤ３を出力する。
ここで検出データＤ３は、第１ボンディングワイヤＣ１およびボンディングワイヤ（Ｂ４〜Ｂ１）の短絡が発生しなかった場合、第１論理値Ｈを含み、第１ボンディングワイヤＣ１およびボンディングワイヤ（Ｂ４〜Ｂ１）の短絡が発生した場合、第１論理値Ｈではない第２論理値Ｌを含む。
すなわち、本実施形態で、第１テストデータＤ１は、第１論理値Ｈから第２論理値Ｌにフリップされ、これにより、中間データＤ４の値も第２論理値Ｌから第１論理値Ｈにフリップされ、これにより、検出データＤ３も第１論理値Ｈから第２論理値Ｌにフリップされる。
すなわち、強度制御モジュール１５０は、メモリチップ１４５の出力ドライバの駆動トランジスタＴＲ１の駆動強度よりメモリチップ１４４の出力ドライバの駆動トランジスタＴＲ４の駆動強度をさらに大きく設定することによってデータフリップを誘導し得る。
このように決定された検出データＤ３は、外部端子１１０を介して出力されるので、検出データＤ３を分析してマルチチップパッケージ１の内部で発生し得る短絡のような欠陥検出を正確に行うことができる。
図６は図１のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。そして、図７は図６のマルチチップパッケージのインターフェース回路１３５の一動作例を説明するための図である。
先に図６を参照すると、前述した実施形態と同様に、本実施形態で、ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生した。これにより、ボンディングパッド１４５２とボンディングパッド１４４２との間には電気的経路が形成される。
本実施形態で、強度制御モジュール１５０は、メモリチップ１４４の出力ドライバの駆動トランジスタＴＲ３の駆動強度を１に設定し、メモリチップ１４５の出力ドライバの駆動トランジスタＴＲ２の駆動強度を１０に設定し得る。そして、マルチチップパッケージ１は、信号（Ｓ１，Ｓ２）を適切に設定し、メモリチップ１４５の駆動トランジスタＴＲ２とメモリチップ１４４の駆動トランジスタＴＲ３をターンオンさせる。
ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生しなかった場合は、メモリチップ１４５の駆動トランジスタＴＲ２とメモリチップ１４４の駆動トランジスタＴＲ３がターンオンするとボンディングパッド１４５２およびボンディングパッド１３３は第２論理値Ｌを有し、ボンディングパッド１４４２およびボンディングパッド１３２は第１論理値Ｈを有するようになる。
ボンディングワイヤＣ１とボンディングワイヤ（Ｂ４〜Ｂ１）との間に短絡が発生することにより、そして、駆動トランジスタＴＲ３の駆動強度より駆動トランジスタＴＲ２の駆動強度をさらに大きく設定することによる電圧分配によりボンディングパッド（１４５２，１４４２，１３３，１３２）は、いずれも第２論理値Ｌを有するようになる。
すなわち、ボンディングパッド１４４２およびボンディングパッド１３２を介してメモリコントローラ１３０に提供される第２テストデータＤ２の場合、強度制御モジュール１５０によりその値が第１論理値Ｈから第２論理値Ｌに変更されるデータフリップが発生する。これにより、ボンディングパッド１３９を介して出力されるデータの値も第１論理値Ｈから第２論理値Ｌに変更される。
次いで図７を参照すると、ここで検出データＤ３は、第１ボンディングワイヤＣ１およびボンディングワイヤ（Ｂ４〜Ｂ１）の短絡が発生しなかった場合、第１論理値Ｈを含み、第１ボンディングワイヤＣ１およびボンディングワイヤ（Ｂ４〜Ｂ１）の短絡が発生した場合、第１論理値Ｈではない第２論理値Ｌを含む。
すなわち本実施形態で、第２テストデータＤ２は、第１論理値Ｈから第２論理値Ｌにフリップされ、これにより、中間データＤ５の値も第２論理値Ｌから第１論理値Ｈにフリップされ、これにより、検出データＤ３も第１論理値Ｈから第２論理値Ｌにフリップされる。
すなわち、強度制御モジュール１５０は、メモリチップ１４５の出力ドライバの駆動トランジスタＴＲ２の駆動強度よりメモリチップ１４４の出力ドライバの駆動トランジスタＴＲ３の駆動強度をさらに小さく設定することによってデータフリップを誘導し得る。
このように決定された検出データＤ３は、外部端子１１０を介して出力されるので、検出データＤ３を分析してマルチチップパッケージ１の内部で発生し得る短絡のような欠陥検出を正確に行うことができる。
図８は図１のマルチチップパッケージの動作を説明するための表を示す図である。図８を参照すると、ケース「１」は図４および図５を参照して説明した実施形態に該当し、ケース「２」は図６および図７を参照して説明した実施形態に該当する。
ケース「１」の場合、メモリチップ１４５とメモリコントローラ１３０との間のチャネル（＃０）でメモリチップ１４５の駆動トランジスタＴＲ１の駆動強度を弱く設定し、メモリチップ１４４とメモリコントローラ１３０との間のチャネル（＃１）でメモリチップ１４４の駆動トランジスタＴＲ４の駆動強度を強く設定した場合、短絡の欠陥が存在する場合、テストデータＤ１が第１論理値Ｈからフリップされるので検出データＤ３は第２論理値Ｌを有する。
ケース「２」の場合、メモリチップ１４５とメモリコントローラ１３０との間のチャネル（＃０）でメモリチップ１４５の駆動トランジスタＴＲ２の駆動強度を強く設定し、メモリチップ１４４とメモリコントローラ１３０との間のチャネル（＃１）でメモリチップ１４４の駆動トランジスタＴＲ３の駆動強度を弱く設定した場合、短絡の欠陥が存在する場合、テストデータＤ２が第１論理値Ｈからフリップされるので検出データＤ３は第２論理値Ｌを有する。
このように決定された検出データＤ３は、外部端子１１０を介して出力されるので、検出データＤ３を分析してマルチチップパッケージ１の内部で発生し得る短絡のような欠陥検出を正確に行うことができる。
図９は本発明の一実施形態によるマルチチップパッケージを説明するための断面図である。
図９を参照すると、マルチチップパッケージ１はパッケージ１００および外部端子１１０を含む。そして、パッケージ１００はプリント回路基板１２０上に実装されたメモリコントローラ１３０と複数のメモリチップ（１４１〜１４８）を含む。
複数のメモリチップ（１４１〜１４８）の不揮発性メモリ装置は、メモリコントローラ１３０により制御される一つのチャネルを構成し得る。本発明のいくつかの実施形態で、互いに独立して動作する不揮発性メモリ装置同士が一つのチャネルを構成し得る。例えば、複数のメモリチップ（１４１〜１４４）は、第１チャネルを構成し、複数のメモリチップ（１４５〜１４８）は、第２チャネルを構成し得る。
複数のメモリチップ（１４１〜１４４）は、ボンディングワイヤ（Ｂ１〜Ｂ４）を介してメモリコントローラ１３０と電気的に接続され得る。ボンディングワイヤ（Ｂ１〜Ｂ４）は、メモリコントローラ１３０から提供されるコマンド、アドレスおよびデータを複数のメモリチップ（１４１〜１４４）に伝送し得る。ボンディングワイヤ（Ｂ１〜Ｂ４）はチャネルの信号線を構成し得る。
例えば、ボンディングワイヤＢ１は、メモリコントローラ１３０とメモリチップ１４１との間に接続され、ボンディングワイヤＢ２は、メモリチップ１４１とメモリチップ１４２との間に接続され、ボンディングワイヤＢ３は、メモリチップ１４２とメモリチップ１４３との間に接続され、ボンディングワイヤＢ４は、メモリチップ１４３とメモリチップ１４４との間に接続され得る。
複数のメモリチップ（１４５〜１４８）は、ボンディングワイヤ（Ｃ１〜Ｃ４）を介してメモリコントローラ１３０と電気的に接続され得る。ボンディングワイヤ（Ｃ１〜Ｃ４）は、メモリコントローラ１３０から提供されるコマンド、アドレスおよびデータを複数のメモリチップ（１４５〜１４８）に伝送し得る。ボンディングワイヤ（Ｃ１〜Ｃ４）は、チャネルの信号線を構成し得る。
例えば、ボンディングワイヤＣ１は、メモリコントローラ１３０とメモリチップ１４５との間に接続され、ボンディングワイヤＣ２は、メモリチップ１４５とメモリチップ１４６との間に接続され、ボンディングワイヤＣ３は、メモリチップ１４６とメモリチップ１４７との間に接続され、ボンディングワイヤＣ４は、メモリチップ１４７とメモリチップ１４８との間に接続され得る。
本実施形態で、マルチチップパッケージ１のメモリチップ１４６は、ボンディングワイヤに接続されていない。すなわち、メモリコントローラ１３０とメモリチップ１４６との間に形成されるチャネルに開放が発生した場合である。
図１０は図９のマルチチップパッケージを説明するためのブロック図である。そして、図１１は図９のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。
図１０および図１１を共に参照すると、本実施形態でインターフェース回路１３５は、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）をサポートする。ＯＤＴは伝送ラインのインピーダンス整合（ｉｍｐｅｄｅｎｃｅ ｍａｔｃｈｉｎｇ）のための終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ）が半導体チップの内部に位置するようにする技術であり、該当技術は公知された技術であるため本明細書ではこれに関する詳しい説明は省略する。
本実施形態で、マルチチップパッケージ１は、強度制御モジュール１５０をさらに含み得る。強度制御モジュール１５０は、メモリコントローラ１３０の内部に具現されることができ、メモリコントローラ１３０の外部の任意の位置に具現されることもできる。また、強度制御モジュール１５０は、複数のメモリチップ（１４１〜１４８）のうち少なくとも一つに実装されることもできる。
強度制御モジュール１５０は、メモリチップ１４６の出力ドライバと、インターフェース回路１３５の駆動強度をそれぞれ制御する。ここで駆動強度は、駆動トランジスタが駆動できるロード（ｌｏａｄ）の量に関連し、駆動強度が高いと駆動可能なロードの量が大きく、駆動強度が低いと駆動可能なロードの量が小さくなる関係を有する。
具体的に、強度制御モジュール１５０は、メモリチップ１４６の出力ドライバで出力されるデータのデータフリップが発生するようにメモリチップ１４６の出力ドライバの駆動強度とインターフェース回路１３５の駆動強度を設定する。
例えば、メモリチップ１４６の出力ドライバは、電源電圧ＶＤＤを提供する駆動トランジスタＴＲ５と、接地電圧を提供する駆動トランジスタＴＲ６を含む。そして、インターフェース回路１３５は、電源電圧ＶＤＤを提供する駆動トランジスタＴＲ７と、接地電圧を提供する駆動トランジスタＴＲ８を含む。
この場合、強度制御モジュール１５０は、駆動トランジスタＴＲ７の駆動強度より駆動トランジスタＴＲ８の駆動強度をさらに小さく設定する。そして、駆動トランジスタＴＲ７の駆動強度より駆動トランジスタＴＲ６の駆動強度をさらに大きく設定する。
本実施形態で、強度制御モジュール１５０は、駆動トランジスタＴＲ７の駆動強度を３に設定して駆動トランジスタＴＲ８の駆動強度を１に設定したため、駆動トランジスタＴＲ７の駆動強度より駆動トランジスタＴＲ８の駆動強度がさらに小さい。
また、本実施形態で、強度制御モジュール１５０は、駆動トランジスタＴＲ６の駆動強度を１０に設定したため、駆動トランジスタＴＲ７の駆動強度より駆動トランジスタＴＲ６の駆動強度がさらに大きい。
そして、強度制御モジュール１５０は、駆動トランジスタＴＲ５の駆動強度を５に設定した。
メモリチップ１４６とインターフェース回路１３５との間のチャネルの開放が発生しなかった場合は、メモリチップ１４６が出力している値がボンディングパッド１３４に伝達され、ボンディングパッド１３９を介して出力される。この場合、駆動トランジスタＴＲ５の駆動強度が５であり、駆動トランジスタＴＲ６の駆動強度が１０であるため、電圧分配によりボンディングパッド１３４は第２論理値Ｌを有さなければならない。
しかし、図１１のようにメモリチップ１４６とインターフェース回路１３５との間のチャネルの開放が発生した場合には、駆動トランジスタＴＲ７の駆動強度が３であり、駆動トランジスタＴＲ８の駆動強度が１であるため、電圧分配によりボンディングパッド１３４は第２論理値Ｌから第１論理値Ｈにフリップされる。
すなわち、インターフェース回路１３５は、強度制御モジュール１５０により駆動強度が設定されたメモリチップ１４６の出力ドライバおよびインターフェース回路１３５を用いて、メモリチップ１４６とインターフェース回路１３５との間のチャネルの開放の有無を検出するための検出データＤ６を出力し得る。
ここで検出データＤ６は、メモリチップ１４６とインターフェース回路１３５との間のチャネルの開放が発生しなかった場合、第２論理値Ｌを含み、メモリチップ１４６とインターフェース回路１３５との間のチャネルの開放が発生した場合、第２論理値Ｌではない第１論理値Ｈを含み得る。
このように決定された検出データＤ６を分析してマルチチップパッケージ１の内部で発生し得る開放のような欠陥検出を正確に行うことができる。
図１２は本発明の一実施形態によるマルチチップパッケージを説明するためのブロック図である。そして、図１３は図１２のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。
図１２を参照すると、インターフェース回路１３５は、メモリチップ１４６に電源電圧ＶＤＤを提供する駆動トランジスタＴＲ９と、メモリチップ１４６に接地電圧を提供する駆動トランジスタＴＲ１０を含む。本実施形態では駆動トランジスタＴＲ９と駆動トランジスタＴＲ１０を用いてメモリチップ１４６と前記メモリコントローラ１３０との間のチャネルの開放の有無を検出し得る。
本実施形態で、メモリチップ１４６は、ボンディングワイヤ（Ｃ１〜Ｃ２）に電気的に接続されるボンディングパッド１４６２と、ボンディングパッド１４６２に電気的に接続されてボンディングパッド１４６２をプルアップするプルアップ回路１４６４をさらに含む。ここでプルアップ回路１４６４の構成は、特定回路に制限されず、ボンディングパッド１４６２の電圧レベルをプルアップする任意の回路で具現されることができる。また、プルアップ回路１４６４は、メモリチップ１４６の内部に具現されることもでき、メモリチップ１４６の外部に具現されることもできる。
テストモードにおいて、メモリチップ１４６のプルアップ回路１４６４とインターフェース回路の駆動トランジスタＴＲ１０は、いずれもターンオンされ得る。
図１２のようにメモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放が発生しなかった場合、駆動トランジスタＴＲ１０を流れる電流量は増加し、図１３のようにメモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放が発生した場合、駆動トランジスタＴＲ１０を流れる電流量は増加しなくなる。
したがって、本実施形態では駆動トランジスタＴＲ１０を流れる電流量の変化をモニタリングすることによってメモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放の有無を検出し得る。
図１４は本発明の一実施形態によるマルチチップパッケージを説明するためのブロック図である。そして、図１５は図１４のマルチチップパッケージのテストモードでの一動作例を説明するためのブロック図である。
図１４を参照すると、インターフェース回路１３５は、メモリチップ１４６に電源電圧ＶＤＤを提供する駆動トランジスタＴＲ９と、メモリチップ１４６に接地電圧を提供する駆動トランジスタＴＲ１０を含む。本実施形態でも同様に駆動トランジスタＴＲ９と駆動トランジスタＴＲ１０を用いてメモリチップ１４６と前記メモリコントローラ１３０との間のチャネルの開放の有無を検出し得る。
本実施形態で、メモリチップ１４６は、ボンディングワイヤ（Ｃ１〜Ｃ２）に電気的に接続されるボンディングパッド１４６２と、ボンディングパッド１４６２に電気的に接続され、ボンディングパッド１４６２をプルダウンするプルダウン回路１４６６をさらに含む。ここでプルダウン回路１４６６の構成は、特定回路に制限されず、ボンディングパッド１４６２の電圧レベルをプルダウンする任意の回路で具現されることができる。また、プルダウン回路１４６６は、メモリチップ１４６の内部に具現されることもでき、メモリチップ１４６の外部に具現することもできる。
テストモードにおいて、メモリチップ１４６のプルダウン回路１４６６とインターフェース回路の駆動トランジスタＴＲ９は、いずれもターンオンされ得る。
図１４のようにメモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放が発生しなかった場合、駆動トランジスタＴＲ９を流れる電流量は増加し、図１５のようにメモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放が発生した場合、駆動トランジスタＴＲ９を流れる電流量は増加しない。
したがって、本実施形態では駆動トランジスタＴＲ９を流れる電流量の変化をモニタリングすることによって、メモリチップ１４６とメモリコントローラ１３０との間のチャネルの開放の有無を検出し得る。
以上説明した本発明の多様な実施形態によれば、マルチチップパッケージの内部で発生し得る短絡および開放のような欠陥検出を正確に行うことができる。
以上添付する図面を参照して本発明の実施形態を説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野における通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
１ マルチチップパッケージ
１００ パッケージ
１１０ 外部端子
１２０ プリント回路基板
１３０ メモリコントローラ
１３２，１３３，１３４，１４４２，１４５２，１４６２ ボンディングパッド
１３５ インターフェース回路
１３７ 経路選択ロジック
１３８ テストロジック
１３９ 出力パッド
１４１，１４２，１４３，１４４，１４５，１４６，１４７，１４８ メモリチップ
１５０ 強度制御モジュール

Claims (20)

  1. プリント回路基板上に実装された第１メモリチップおよび第２メモリチップと、
    第１ボンディングワイヤおよびボンディングワイヤを介して前記第１メモリチップおよび第２メモリチップに電気的に接続されるメモリコントローラと、
    前記第１メモリチップの第１出力ドライバと、前記第２メモリチップの第２出力ドライバの駆動強度（ｄｒｉｖｅ ｓｔｒｅｎｇｔｈ）をそれぞれ制御する強度制御モジュールとを含み、
    前記メモリコントローラは、前記強度制御モジュールによって駆動強度が設定された前記第１出力ドライバおよび前記第２出力ドライバから第１テストデータおよび第２テストデータをそれぞれ受信し、これより前記第１ボンディングワイヤおよびボンディングワイヤの短絡（ｓｈｏｒｔ）の有無を検出するための検出データを出力するインターフェース回路を含む、マルチチップパッケージ。
  2. 前記強度制御モジュールは、前記第１出力ドライバの駆動強度と前記第２出力ドライバの駆動強度のミスマッチ（ｍｉｓｍａｔｃｈ）のために前記第１出力ドライバの駆動強度と前記第２出力ドライバの駆動強度を異なるように設定する、請求項１に記載のマルチチップパッケージ。
  3. 前記強度制御モジュールは、前記第１テストデータまたは前記第２テストデータのデータフリップ（ｄａｔａ ｆｌｉｐ）が発生するように前記第１出力ドライバの駆動強度と前記第２出力ドライバの駆動強度を異なるように設定する、請求項２に記載のマルチチップパッケージ。
  4. 前記強度制御モジュールは、前記第１出力ドライバの駆動トランジスタの駆動強度より前記第２出力ドライバの駆動トランジスタの駆動強度をさらに大きく設定する、請求項３に記載のマルチチップパッケージ。
  5. 前記強度制御モジュールは、前記第１出力ドライバの駆動トランジスタの駆動強度より前記第２出力ドライバの駆動トランジスタの駆動強度をさらに小さく設定する、請求項３に記載のマルチチップパッケージ。
  6. 前記インターフェース回路は、経路選択ロジックおよびテストロジックを含み、
    前記経路選択ロジックは、テストモード（ｔｅｓｔ ｍｏｄｅ）で動作する場合、前記第１テストデータおよび前記第２テストデータから前記検出データを生成するように前記テストロジックを制御する、請求項１に記載のマルチチップパッケージ。
  7. 前記経路選択ロジックは、ノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）で動作する場合、前記第１出力ドライバと前記第２出力ドライバのうちいずれか一つの出力のみを出力するように前記テストロジックを制御する、請求項６に記載のマルチチップパッケージ。
  8. 前記経路選択ロジックは、前記テストロジックを制御するための第１選択信号および第２選択信号を前記テストロジックに提供し、
    前記テストロジックは、
    前記第１テストデータおよび前記第１選択信号の入力を受け、第１論理演算を行い第１中間データを出力する第１論理ゲートと、
    前記第２テストデータおよび前記第２選択信号の入力を受け、第２論理演算を行い第２中間データを出力する第２論理ゲートと
    前記第１中間データおよび前記第２中間データの入力を受け、第３論理演算を行い前記検出データを出力する第３論理ゲートとを含む、請求項６に記載のマルチチップパッケージ。
  9. 前記テストロジックは、前記検出データをボンディングパッドを介して外部端子に出力する、請求項８に記載のマルチチップパッケージ。
  10. 前記検出データは、前記第１ボンディングワイヤおよびボンディングワイヤの短絡が発生しなかった場合、第１論理値を含み、前記第１ボンディングワイヤおよびボンディングワイヤの短絡が発生した場合、前記第１論理値と異なる第２論理値を含む、請求項８に記載のマルチチップパッケージ。
  11. プリント回路基板上に実装され、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）をサポートするメモリチップと、
    ボンディングワイヤを介して前記メモリチップに電気的に接続され、前記メモリチップを駆動するインターフェース回路を含むメモリコントローラと、
    前記メモリチップの出力ドライバと、前記インターフェース回路の駆動強度（ｄｒｉｖｅ ｓｔｒｅｎｇｔｈ）をそれぞれ制御する強度制御モジュールとを含み、
    前記インターフェース回路は、前記強度制御モジュールによって駆動強度が設定された前記メモリチップの出力ドライバおよび前記インターフェース回路を用いて、前記メモリチップと前記インターフェース回路との間のチャネルの開放（ｏｐｅｎ）の有無を検出するための検出データを出力する、マルチチップパッケージ。
  12. 前記強度制御モジュールは、前記インターフェース回路で出力されるデータのデータフリップ（ｄａｔａ ｆｌｉｐ）が発生するように前記メモリチップの出力ドライバの駆動強度と前記インターフェース回路の駆動強度を設定する、請求項１１に記載のマルチチップパッケージ。
  13. 前記インターフェース回路は、電源電圧を提供する第１駆動トランジスタと、接地電圧を提供する第２駆動トランジスタとを含み、
    前記強度制御モジュールは、前記第１駆動トランジスタの駆動強度より前記第２駆動トランジスタの駆動強度をさらに小さく設定する、請求項１２に記載のマルチチップパッケージ。
  14. 前記強度制御モジュールは、前記第１駆動トランジスタの駆動強度より前記メモリチップの第３駆動トランジスタの駆動強度をさらに大きく設定する、請求項１３に記載のマルチチップパッケージ。
  15. 前記検出データは、前記メモリチップと前記インターフェース回路との間のチャネルの開放が発生しなかった場合、第１論理値を含み、前記メモリチップと前記インターフェース回路との間のチャネルの開放が発生した場合、前記第１論理値と異なる第２論理値を含む、請求項１１に記載のマルチチップパッケージ。
  16. プリント回路基板上に実装されたメモリチップと、
    ボンディングワイヤを介して前記メモリチップに電気的に接続され、前記メモリチップを駆動するインターフェース回路を含むメモリコントローラとを含み、
    前記インターフェース回路は、前記メモリチップに電源電圧を提供する第１駆動トランジスタと、前記メモリチップに接地電圧を提供する第２駆動トランジスタとを含み、前記第１駆動トランジスタおよび前記第２駆動トランジスタを用いて、前記メモリチップと前記メモリコントローラとの間のチャネルの開放（ｏｐｅｎ）の有無を検出する、マルチチップパッケージ。
  17. 前記メモリチップは、
    前記ボンディングワイヤに電気的に接続されるボンディングパッドと、
    前記ボンディングパッドに電気的に接続されて前記ボンディングパッドをプルアップ（ｐｕｌｌ ｕｐ）するプルアップ回路とを含む、請求項１６に記載のマルチチップパッケージ。
  18. 前記メモリチップと前記メモリコントローラとの間のチャネルの開放が発生しなかった場合、前記第２駆動トランジスタを流れる電流量は増加し、前記メモリチップと前記メモリコントローラとの間のチャネルの開放が発生した場合、前記第２駆動トランジスタを流れる電流量は増加しない、請求項１７に記載のマルチチップパッケージ。
  19. 前記メモリチップは、
    前記ボンディングワイヤに電気的に接続されるボンディングパッドと、
    前記ボンディングパッドに電気的に接続されて前記ボンディングパッドをプルダウン（ｐｕｌｌ ｄｏｗｎ）するプルダウン回路とを含む、請求項１６に記載のマルチチップパッケージ。
  20. 前記メモリチップと前記メモリコントローラとの間のチャネルの開放が発生しなかった場合、前記第１駆動トランジスタを流れる電流量は増加し、前記メモリチップと前記メモリコントローラとの間のチャネルの開放が発生した場合、前記第１駆動トランジスタを流れる電流量は増加しない、請求項１９に記載のマルチチップパッケージ。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116699371B (zh) * 2023-08-08 2023-11-21 北京燧原智能科技有限公司 一种多芯片封装的老化测试方法和老化测试电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH063400A (ja) * 1992-06-19 1994-01-11 Fujitsu Ltd テスト回路
US5918107A (en) 1998-04-13 1999-06-29 Micron Technology, Inc. Method and system for fabricating and testing assemblies containing wire bonded semiconductor dice
US6728653B1 (en) 2000-03-21 2004-04-27 Unisys Corporation Method for testing multi-chip packages
US6586921B1 (en) * 2000-05-12 2003-07-01 Logicvision, Inc. Method and circuit for testing DC parameters of circuit input and output nodes
JP2003066107A (ja) 2001-08-28 2003-03-05 Mitsubishi Electric Corp 半導体集積回路
US6891384B2 (en) 2002-06-25 2005-05-10 Xilinx, Inc. Multi-socket board for open/short tester
JP4618598B2 (ja) * 2005-06-01 2011-01-26 エルピーダメモリ株式会社 半導体装置
TWI270963B (en) 2005-12-09 2007-01-11 Via Tech Inc Package module with alignment structure and electronic device with the same
KR20070109434A (ko) 2006-05-11 2007-11-15 삼성전자주식회사 반도체 칩의 오픈 테스트(ｏｐｅｎ ｔｅｓｔ) 및 쇼트테스트(ｓｈｏｒｔ ｔｅｓｔ) 방법 및 반도체 테스트시스템
KR20120037053A (ko) 2010-10-11 2012-04-19 삼성전자주식회사 집적 회로, 이의 테스트 동작 방법, 및 이를 포함하는 장치들
KR102275812B1 (ko) * 2015-09-04 2021-07-14 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
WO2017113294A1 (en) 2015-12-31 2017-07-06 Texas Instruments Incorporated Multi-channel mcm with test circuitry for inter-die bond wire checking
KR102482023B1 (ko) * 2016-01-28 2022-12-28 삼성전자주식회사 적층 메모리 칩 전기적 단락 검출 장치 및 방법
KR20180064824A (ko) 2016-12-06 2018-06-15 삼성전자주식회사 내부 신호 라인들을 테스트하는 멀티 칩 패키지
KR102298923B1 (ko) * 2017-05-24 2021-09-08 에스케이하이닉스 주식회사 반도체 장치, 테스트 방법 및 이를 포함하는 시스템
US10436839B2 (en) * 2017-10-23 2019-10-08 Nxp B.V. Method for identifying a fault at a device output and system therefor

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