TW201532326A - 具有可組態接腳之三維快閃ｎｏｒ記憶體系統 - Google Patents

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Abstract

本文揭露一種三維NOR快閃記憶體系統。該系統視需要地包含：可組態之標準接腳、一可組態之輸出緩衝器、及一可組態之輸入緩衝器。

Description

具有可組態接腳之三維快閃NOR記憶體系統
本文揭示一種具有可組態接腳之三維(3D)NOR快閃記憶體系統，其可適用於3D記憶體系統。
使用一浮閘來儲存其中電荷的快閃記憶體單元，以及在一半導體基板中形成此種非揮發性記憶體單元的記憶體陣列，在本技術領域中已廣為所知。一般而言，此種浮閘記憶體單元一直以來係為分離閘類型或堆疊閘類型。
圖1顯示一習知的非揮發性記憶體單元10。分離閘超快閃(SF)記憶體單元10包含一半導體基板4，其為第一導電類型，如P型。該基板1具有一表面，其上形成有一第一區域2(亦已知為源極線(SL))，其為第二導電類型，如N型。在該基板1的該表面上形成有一第二區域3(亦已知為汲極線)，其亦為第二導電類型，如N型。在該第一區域2及該第二區域3之間係一通道區域4。一位元線(BL)9係連接至該第二區域3。一字元線(WL)8(亦稱為選擇閘)係位在該通道區域4的一第一部分上且與其絕緣。該字元線8極少或完全沒有與該第二區域3重疊。一浮閘(FG)5係在該通道區域4的另一部分之 上。該浮閘5與該字元線8相鄰且與其絕緣。該浮閘5亦與該第一區域2相鄰。一耦合閘(CG)7(亦已知為控制閘)係在該浮閘5之上且與其絕緣。一抹除閘(EG)6係在該第一區域2之上，並與浮閘5和耦合閘7相鄰且與其絕緣。該抹除閘6亦與該第一區域2絕緣。
下文說明習知非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其它端子等於零伏特的情況下在該抹除閘(EG)6上施加一高電壓來抹除單元10。從該浮閘(FG)5穿隧至該抹除閘(EG)6的電子致使該浮閘(FG)5帶正電，使該單元10在一讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。透過源極側熱電子程式化機制，藉由在該耦合閘(CG)7上施加一高電壓、在該源極線(SL)2上施加一高電壓、在該抹除閘(EG)6施加一中電壓、及在該位元線(BL)9上施加一程式化電流來程式化單元10。流過字元線(WL)8和浮閘(FG)5之間間隙的一部分電子獲得足夠的能量以注入到浮閘(FG)5，致使該浮閘(FG)5帶負電，使該單元10在讀取條件中為關閉狀態。所得的單元程式化狀態係已知為「0」狀態。
藉由在該位元線(BL)9上施加一抑制電壓可在程式化期間抑制單元10(例如，若欲程式化該單元列中的另一單元但卻不要程式化該單元10之時)。美國專利案第7,868,375號更加具體描述該單元10，其揭示內容在此以引用方式全文併入本文。
在其它技術領域中亦已知為三維積體電路結構。其一方式是，堆疊兩個或更多的分別封裝之積體電路晶片，而且以允許晶片 協調管理的方式合併晶片導線。另一方式是，在一單一封裝中堆疊兩個或更多的晶粒。
然而至今為止，習知技術尚未包括涉及快閃記憶體的三維結構。
可透過涉及三維配置的快閃記憶體陣列及相關電路系統的多個實施例來解決前述需求。該等實施例在實體空間利用、製造複雜性、功率使用、熱特徵、及成本方面皆提供了效用。
在一實施例中，提供可組態接腳，以與該三維快閃記憶體裝置一同使用。
在另一實施例中，提供一可組態之輸出緩衝器，以與該三維快閃記憶體裝置一同使用。
在另一實施例中，提供一可組態之輸出緩衝器，以與該三維快閃記憶體裝置一同使用。
在另一實施例中，提供一可組態之輸入緩衝器，以與該三維快閃記憶體裝置一同使用。
在另一實施例中，快閃記憶體裝置係一串列NOR產品類型，如超快閃(SuperFlash)串列SPI SST25VF016B或串列四倍I/O SST26VF064B，或其它串列NOR產品類型。在一實施例中，快閃記憶體裝置係一超快閃平行NOR產品類型，如平行MPF SST38VF640xB，或其它平行NOR產品類型。
1‧‧‧半導體基板
2‧‧‧第一區域(源極線)
3‧‧‧第二區域(汲極線)
4‧‧‧通道區域
5‧‧‧浮動閘(FG)
6‧‧‧抹除閘(EG)
7‧‧‧耦合閘(CG)；控制閘
8‧‧‧字元線(WL)；選擇閘
9‧‧‧位元線(BL)
10‧‧‧非揮發性記憶體單元
12‧‧‧晶粒
15‧‧‧記憶體陣列
20‧‧‧記憶體陣列
25、26、30、125、130‧‧‧高電壓驅動器電路
35‧‧‧墊片
40、41、140‧‧‧位元線抑制電壓電路
45、46、145‧‧‧列解碼器電路
50、51‧‧‧充電幫浦電路
55、56、155‧‧‧行解碼器
60、61‧‧‧感測電路
65‧‧‧類比邏輯
70‧‧‧控制邏輯
75‧‧‧高電壓電路
80‧‧‧墊片
100‧‧‧第一晶粒
115、120‧‧‧快閃記憶體陣列
135‧‧‧測試墊組塊(TPAD)
150、151‧‧‧充電幫浦電路
160‧‧‧感測電路
165‧‧‧類比電路
170‧‧‧控制邏輯
175‧‧‧高電壓電路
185‧‧‧矽穿孔(TSV)
186a1...186ai‧‧‧導體
195‧‧‧矽穿孔(TSV)
196a1...196ak‧‧‧導體
200‧‧‧第二晶粒
215、220‧‧‧快閃記憶體陣列
235‧‧‧測試墊組塊(TPAD)
255‧‧‧解碼器
260‧‧‧感測電路
300‧‧‧第一晶粒
315、320‧‧‧快閃記憶體陣列
330‧‧‧高電壓驅動器電路
335‧‧‧測試墊(TPAD)
360‧‧‧感測電路
365‧‧‧類比電路
370‧‧‧控制邏輯
385、386‧‧‧矽穿孔(TSV)
386a1...386ai‧‧‧導體
395‧‧‧矽穿孔(TSV)
396a1...396ak‧‧‧導體
400‧‧‧第二晶粒
415、420‧‧‧快閃記憶體陣列
435‧‧‧測試墊(TPAD)
455‧‧‧解碼器
500‧‧‧週邊快閃控制晶粒
535‧‧‧測試墊(TPAD)
545‧‧‧高電壓電路
565‧‧‧類比邏輯
570‧‧‧控制邏輯
585、586‧‧‧矽穿孔(TSV)
586a1...586ai‧‧‧導體
595‧‧‧矽穿孔(TSV)
596a1...596ak‧‧‧導體
600‧‧‧邏輯組塊
601‧‧‧充電幫浦晶粒
602‧‧‧充電幫浦電路
610‧‧‧電力開啟喚回控制器
620‧‧‧第一晶粒控制電路； 第一晶粒冗餘電路
630‧‧‧第二晶粒控制電路； 第二晶粒冗餘電路
635‧‧‧測試墊(TPAD)
640‧‧‧冗餘控制器
650‧‧‧冗餘比較器
660‧‧‧EEPROM模擬器
670‧‧‧區段大小N仿真器
680‧‧‧區段大小M仿真器
695‧‧‧矽穿孔(TSV)
696a1...696ak‧‧‧導體
700‧‧‧積體電路
710、720、730、740、750‧‧‧晶粒
760‧‧‧基板
770‧‧‧微凸塊
780‧‧‧覆晶連接
785‧‧‧矽穿孔(TSV)
790‧‧‧封裝凸塊
800‧‧‧積體電路
810、820、830、840、850‧‧‧晶粒
860‧‧‧基板
870‧‧‧微凸塊
880‧‧‧覆晶連接
885‧‧‧矽穿孔(TSV)
890‧‧‧封裝凸塊
900‧‧‧積體電路
910、920、930、940、950、960‧‧‧晶粒
970‧‧‧基板
980‧‧‧矽中介層、微凸塊
985‧‧‧矽穿孔(TSV)
990‧‧‧覆晶連接
995‧‧‧封裝凸塊
1000‧‧‧積體電路
1010‧‧‧晶粒
1011‧‧‧高電壓供應
1020‧‧‧晶粒
1021‧‧‧開關
1030‧‧‧晶粒
1031‧‧‧開關
1085‧‧‧矽穿孔(TSV)
1100‧‧‧感測系統
1110‧‧‧SF內嵌參考陣列
1120‧‧‧參考讀出電路
1122‧‧‧參考信號(IREF)
1130‧‧‧讀取限度修整電路
1140‧‧‧溫度感測器
1150‧‧‧感測放大器
1152‧‧‧輸出信號(DOUT)
1160‧‧‧感測放大器
1200‧‧‧TSV屏蔽設計
1250‧‧‧感測電路
1252‧‧‧負載(上拉)PMOS電晶體
1254‧‧‧疊接式原生NMOS電晶體
1256‧‧‧位元線偏壓NMOS電晶體
1258‧‧‧位元線BLIO
1259‧‧‧TSV寄生電容器
1260‧‧‧位元線偏壓電流源
1262‧‧‧感測結點(SOUT)
1264‧‧‧參考(SREF)
1266‧‧‧差動放大器
1268‧‧‧輸出(SAOUT)
1296a、b‧‧‧矽穿孔(TSV)
1300‧‧‧類比高電壓(HV)系統
1310‧‧‧能帶間隙參考組塊
1320‧‧‧計時器組塊
1330‧‧‧高電壓產生組塊(HVGEN)
1340‧‧‧HV修整組塊(HV TRIM)
1350‧‧‧源極隨耦器TSV緩衝器電路(圖13)
1350‧‧‧溫度感測組塊(TEMPSEN)(圖14)
1352‧‧‧原生NMOS電晶體
1354‧‧‧電流源
1360a-1360d‧‧‧類比高電壓位準字元線驅動器
1365a-1365d‧‧‧類比高電壓位準控制閘驅動器
1370a-1370d‧‧‧類比高電壓位準抹除閘驅動器
1375a-1375d‧‧‧類比高電壓位準源極線驅動器
1380‧‧‧類比HV位準驅動器
1385‧‧‧源極線供應電路(VSLSUP)
1390‧‧‧類比HV位準驅動器
1400‧‧‧快閃記憶體區段架構
1410‧‧‧記憶體單元
1420‧‧‧快閃區段
1430~1437‧‧‧字元線(WL)
1440a‧‧‧耦合閘(CG)線
1450a‧‧‧抹除閘(EG)線
1460a‧‧‧源極線(SL)
1470-1~1470-N‧‧‧位元線(BL)
1500‧‧‧EE仿真器區段架構
1510‧‧‧記憶體單元
1515‧‧‧快閃EE仿真器區段
1520‧‧‧平面陣列
1530、1531‧‧‧字元線
1540a-1547a‧‧‧耦合閘(CG)線
1550a-1553a‧‧‧抹除閘(EG)線
1560a-1563a‧‧‧源極線(SL)
1570-1、1570-N‧‧‧位元線
1620‧‧‧控制組塊
1625‧‧‧接腳
1626‧‧‧控制接腳
1627‧‧‧介面
1628‧‧‧邏輯電路
1636‧‧‧控制接腳
1640‧‧‧控制器
1645‧‧‧內部信號
1650‧‧‧記憶體陣列
1660‧‧‧記憶體裝置
1700‧‧‧可組態之輸出緩衝器
1710、1711‧‧‧預驅動器
1720、1721‧‧‧轉換率控制器
1730‧‧‧PMOS電晶體
1731‧‧‧NMOS電晶體
1740‧‧‧輸出
1750‧‧‧電壓源
1760‧‧‧輸出驅動器
1800‧‧‧解組態之輸出緩衝器
1810、1811‧‧‧預驅動器
1820、1821‧‧‧轉換率控制器
1822‧‧‧致能信號
1830‧‧‧PMOS電晶體
1831‧‧‧NMOS電晶體
1850‧‧‧多工器
1851‧‧‧控制信號
1860‧‧‧輸出驅動器
1900‧‧‧可組態之輸入緩衝器
1901、1902‧‧‧輸入信號
1904、1905‧‧‧預驅動器
1906‧‧‧電壓源
1907、1908‧‧‧開關
1909、1910‧‧‧電晶體
1911‧‧‧輸入信號
1912、1913‧‧‧控制信號
1920‧‧‧輸入驅動器
2000‧‧‧記憶體系統
2010‧‧‧感測放大器
2020‧‧‧緩衝器
2030‧‧‧資料多工器
2040‧‧‧墊片
圖1係一可應用本發明之習知技術非揮發性記憶體單元的剖面圖。
圖2描繪一習知技術二維快閃記憶體系統的布局。
圖3描繪一三維快閃記憶體系統實施例中的一第一晶粒。
圖4描繪一三維快閃記憶體系統實施例中的一第二晶粒。
圖5描繪一三維快閃記憶體系統另一實施例中的一第一晶粒。
圖6描繪一三維快閃記憶體系統實施例中的一第二晶粒。
圖7描繪一可使用在一三維快閃記憶體系統實施例中的可選性週邊快閃控制晶粒。
圖8描繪一補充電路系統之實施例，以供含有快閃記憶體陣列之晶粒所用。
圖9描繪控制電路系統之實施例。
圖10描繪可使用在一三維快閃記憶體系統實施例中的一感測系統。
圖11描繪可使用在一三維快閃記憶體系統實施例中的一TSV設計。
圖12描繪可使用在一三維快閃記憶體系統實施例中的一感測電路設計。
圖13描繪可使用在一三維快閃記憶體系統實施例中的一源極隨耦器TSV緩衝器電路設計。
圖14描繪可使用在一三維快閃記憶體系統實施例中的一高電壓電路設計。
圖15描繪可使用在一三維快閃記憶體系統實施例中的一快閃記憶體區段架構。
圖16描繪可使用在一三維快閃記憶體系統實施例中的一EEPROM仿真器記憶體區段架構。
圖17描繪一三維快閃記憶體系統的另一實施例。
圖18描繪一三維快閃記憶體系統的另一實施例。
圖19描繪一三維快閃記憶體系統的另一實施例。
圖20描繪在一三維快閃記憶體系統中的高電壓供應之實施例。
圖21描繪在一三維快閃記憶體系統中使用的可組態接腳。
圖22描繪在一三維快閃記憶體系統中使用的可組態之輸出緩衝器。
圖23描繪在一三維快閃記憶體系統中使用的可組態之輸出緩衝器。
圖24描繪在一三維快閃記憶體系統中使用的可組態之輸入緩衝器。
圖25描繪一三維快閃記憶體系統的一輸出階段。
圖2描繪一典型習知技術之二維習知技術快閃記憶體系統的架構。晶粒12包含：用於儲存資料的記憶體陣列15和記憶體陣列20，該記憶體陣列視需要地利用如圖1之記憶體單元10；用於在晶 粒12的其它組件與(一般為)導線接合(未示出)之間致能電連通的墊片35和墊片80，該導線接合依序連接至接腳(未示出)或用以由封裝晶片外部接取該積體電路的封裝凸塊(bump)；用以為該系統提供正及負電壓供應的高電壓電路75；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯70；類比邏輯65；用以分別自記憶體陣列15和記憶體陣列20讀取資料的感測電路60及61；用以分別在記憶體陣列15和記憶體陣列20中存取欲讀取或欲寫入之列的列解碼器電路45和列解碼器電路46；用以分別在記憶體陣列15和記憶體陣列20中存取欲讀取或欲寫入之行的行解碼器55和行解碼器56；用以分別為記憶體陣列15和記憶體陣列20的讀寫操作提供增高電壓的充電幫浦電路50和充電幫浦電路51；用於讀寫操作為記憶體陣列15和記憶體陣列20所共用的高電壓驅動器電路30；在讀寫操作期間由記憶體陣列15使用的高電壓驅動器電路25及在讀寫操作期間由記憶體陣列20使用的高電壓驅動器電路26；以及用以分別在記憶體陣列15和記憶體陣列20寫入操作期間反選不需要程式化之位元線的位元線抑制電壓電路40和位元線抑制電壓電路41。在所屬技術領域中具有通常知識者應已理解此等功能組塊，且熟知習知技術者已知圖2所示之組塊布局。顯然地，此習知技術設計係二維設計。
圖3描繪在一三維快閃記憶體系統實施例中的一第一晶粒。晶粒100包含許多如先前圖2所示之相同組件。於本文中，以組件符號數字相同的最末二位數來代表二個或更多圖中共通的結構。例 如，圖3的陣列115對應於圖2的陣列15。基於效率考量，圖3的描述將只會著重於未被描述的組件。
晶粒100包含TSV(矽穿孔)185和TSV 195，以及測試墊組塊(TPAD)135。TSV在習知技術中為已知結構。一TSV係一電連接，其穿過一矽晶圓或晶粒且連接位在一積體電路封裝內不同晶粒或層中的電路。TSV 185包含複數個導體186a1...186ai。TSV 195包含複數個導體196a1...196ak。導體186a1...186ai和導體196a1...196ak被非導電材料(如塑膠成型物)所包圍。
TSV 185和195係以策略性方式置放遠離快閃陣列115和120一預定距離(例如30μm)，以避免可能會影響快閃陣列115和120的干擾或其它問題(如來自TSV處理之機械性應力(stress))。此TSV置放策略亦適用於本文中所述之利用TSV的其它實施例。導體186a1...186ai和導體196a1...196ak一般而言各具有幾十毫歐姆(milliohm)的電阻值和50-120毫微微(femoto)法拉(farad)的電容。
測試墊組塊(TPAD)135包括探針墊(例如，用於一測試器以電接取晶圓的墊片開口)及3D晶粒介面測試電路，且其係為一測試器所用以測試晶粒100是否為一良好晶粒。此種測試可包括一TSV連接性測試，其需要在3D堆疊之前先測試TSV。可執行此測試作為預先接合測試(pre-bonding)的一部分。可使用測試標準的JTAG設計(聯合試驗行動小組，亦已知為IEEE 1149.1標準測試存取埠及邊界掃瞄架構)測試方法透過TPAD 135完成測試。TSV 185和195(且同樣地，其它實施例所述的其它TSV)亦可用來測試在製造過程 期間從不良晶粒中識別出良好晶粒。在此情況下，可藉由一測試器，由一個約略40-50μm大小的工具來一次性測試多個TSV導體。
繼續參照圖3，視需要地，晶粒115可為一主要記憶體陣列，且晶粒120可為一冗餘(redundant)記憶體陣列。
圖4描繪結合圖3所示之晶粒100使用的三維快閃記憶體系統實施例的一第二晶粒。晶粒200包含許多如先前圖2所示之相同組件。同樣的，基於效率考量，圖4的描述將只會著重於未被描述的組件。
晶粒200包含TSV 185和先前如圖3所示的TSV，以及TPAD 235。TSV 185和TSV 195致使晶粒100和晶粒200中的特定元件經由導體186a1...186ai和導體196a1...196ak彼此電連接。測試墊TPAD 235係藉由一測試器用來測試以判定晶粒200在3D堆疊之前是否為一良好晶粒，如先前參考圖3之測試墊TPAD 135所述般。
視需要地，晶粒215可為一主要記憶體陣列，且晶粒220可為一冗餘記憶體陣列。
由於晶粒200和晶粒100的位置彼此很靠近且可經由TSV 185和TSV 195連通，所以晶粒200能夠和晶粒100共用特定的電路組塊。明確言之，晶粒200係組態以透過TSV 185和TSV 195使用在晶粒100內的充電幫浦電路150和151、類比電路165、控制邏輯170、及高電壓電路175。因此，晶粒200本身不需要包含這些組塊。如此提升了在實體空間、製造複雜性、及熱性能的效率。視需要 地，晶粒100可當作「主(master)」快閃晶粒而晶粒200可當作「從屬(slave)」快閃晶粒。
圖5描繪一三維快閃記憶體系統之另一實施例中的一第一晶粒，而圖6則描繪該實施例中的一第二晶粒。圖5所示的晶粒300除了不具有一充電幫浦電路或高電壓電路之外，晶粒300相似於圖3所示的晶粒100。圖6所示的晶粒400除了不具有一感測電路之外，晶粒400相似於圖4所示的晶粒200。晶粒300和晶粒400經由TSV 385和TSV 386而耦合在一起。TSV 385包含導體386a1...386ai，且TSV 386包含導體396a1...396ai。視需要地，晶粒315可為一主要記憶體陣列及晶粒320可為一冗餘記憶體陣列，及/或晶粒415可為一主要記憶體陣列及晶粒420可為一冗餘記憶體陣列。測試墊TPAD 335和435係由一測試器使用來判定晶粒300和晶粒400在3D堆疊之前是否為良好晶粒。
圖7描繪一可供本文所述之任何一實施例使用的一可選性週邊快閃控制晶粒。晶粒500包含用來輔助其它晶粒執行快閃記憶體系統之各種功能的電路系統。晶粒500包括TSV 585、TSV 595及測試墊TPAD 535。TSV 585包含導體586a1...586ai，及TSV 386包含導體596a1...596ak。晶粒500包含類比邏輯565、控制邏輯570和高電壓電路545。晶粒500可結合晶粒200、晶粒300、及/或晶粒400一同使用以提供電路組塊，以供在此些晶粒中非實體存在的晶粒使用。此可透過TSV 585和TSV 586而實現。在本技術領域中具有通常知識者應理解，雖然使用不同編號，但是TSV 585和TSV 586可為 先前參考其它晶粒所述的相同TSV。測試墊TPAD 535係藉由一測試器用來測試晶粒500，以判定其在3D堆疊之前是否為一良好晶粒。
圖8描繪可供本文所述之任何一實施例所用的一充電幫浦晶粒。晶粒601包含充電幫浦電路602，用以產生其它晶粒執行快閃記憶體抹除/程式化/讀取操作時所需的電壓。晶粒601包括TSV 695。TSV 695包含導體696a1...696ak。晶粒601可透過TSV 695結合其它晶粒一同使用。在本技術領域中具有通常知識者應理解，雖然TSV的數量不同，但是TSV695可為先前參考其它晶粒所述的相同TSV。測試墊TPAD 635係藉由一測試器來用以判定晶粒601在3D堆疊之前是否為一良好晶粒。
圖3所示的類比電路165、圖5所示的類比電路365、及圖7所示的類比電路565可在記憶體系統之中提供眾多功能性，包括下列：製程期間的電晶體微調(trimming)、用於微調過程中的溫度感測、計時器、振盪器、及電壓供應器。
圖3所示的感測電路160、圖4所示的感測電路260、及圖5所示的感測電路360可包括使用在該感測操作中的各種組件，其包含一感測放大器、電晶體微調電路(利用由類比電路165、365、及/或565執行之電晶體微調過程所產生的微調資訊)、溫度感測器、參考電路、及一參考記憶體陣列。可視需要，一晶粒可包括少於所有此等類別電路的電路。例如，一晶粒可僅包括一感測放大器。
圖9描繪一以邏輯組塊600顯示，用於控制邏輯170、370、及570的可選性的實施例。邏輯組塊600視需要包含電力開啟喚 回(powerup recall)控制器610、第一晶粒冗餘電路620、第二晶粒冗餘電路630、冗餘控制器640、冗餘比較器650、EEPROM仿真器660、區段大小M仿真器670、及區段大小N仿真器680。
電力開啟喚回控制器610管理快閃記憶體系統的起動，包括執行內建自我測試功能。其亦提取製程期間所產生之用於電晶體微調的組態資料。
第一晶粒控制電路620儲存位在一第一晶粒中之陣列中的記憶體單元清單，該清單係在電源開啟或操作期間判定是否為故障或可能出錯所決定出。第一晶粒控制電路620將此資訊儲存在非揮發性記憶體中。第一晶粒控制電路620亦儲存製造及測試階段期間產生的電晶體微調資料。電源一旦開啟，電力開啟喚回控制器610會從第一晶粒控制電路620中擷取出不良記憶體單元清單，且之後冗餘控制器640會把不良儲存單元映射到冗餘(及良好)單元的位址上，使得所有本來不良單元的位址將會指向至良好單元上。
第一晶粒控制電路620亦儲存製造及測試過程期間產生的第一晶粒微調資料。彌補積體電路之製造變化性的電晶體微調技術為本領域習知技術。
第一晶粒控制電路620亦會執行內建自我測試。授權予一共同受讓人的美國專利申請案10/213,243和美國專利案第6,788,595號揭示了其中一種測試方式，其標題為「Embedded Recall Apparatus and Method in Nonvolatile Memory」(以’595專利案稱之)，其以引用方式併入本文中。’595專利案揭示一記憶體陣列和一暫 存器中之預定位元型樣的儲存。在起動過程期間，來自記憶體陣列的位元會與暫存器中的位元相互比較。此程序會一直重覆，直到一組「合格」或「故障」的數量發生為止。此測試的目的在於，驗核該記憶體陣列的不同部分。如果識別出任何故障，則可將相關單元添加到「不良」單元的清單內。
第二晶粒控制電路630執行和第一晶粒冗餘電路620相同的功能，不過其係針對一第二晶粒。在本技術領域中具有通常知識者應理解，一控制電路(如第一晶粒控制電路620和第二晶粒控制電路630)可用於記憶體系統中的每一額外晶粒。
已於上文所討論，冗餘控制器640會把不良儲存單元映射到良好儲存單元的位址上，使得其不會在正常操作期間使用到該等不良儲存單元。冗餘比較器640即時比較傳入位址和所儲存的不良位址，以判定是否需要替換已被定址的儲存單元。視需要，冗餘控制器640和冗餘比較器650可為多於一個以上的晶粒所共用。
EE仿真器控制器660致使該記憶體系統對一EEPROM仿真。例如，EEPROM一般係利用每區段一少量位元組(如8位元組，或16、32、64位元組)之一特定區段大小的記憶體。一實體快閃記憶體陣列將包括數千列及行。EE仿真器控制器660可將一陣列分成8位元組或64位元組之群組(或者按所要求的區段大小)，且可對8位元組或64位元組之每一組指派區段數目。之後，藉由把EEPROM區段識別符轉換成可由一晶粒中的一陣列所使用之列及行數目，EE仿 真器控制器660可接收意欲用於一EEPROM的命令，及可對該快閃陣列執行讀或寫操作。依此方式，該系統對一EEPROM操作仿真。
區段大小N控制器670致使該記憶體系統在N位元組大小的區段上操作。區段大小N控制器660可把一陣列分成數組N位元組，且可對N位元組的每一組指派區段數目。之後，藉由把區段識別符轉換成可由一晶粒中的一陣列所使用之列及行數目，區段大小N控制器670可接收意欲用於N位元組大小之一或多個區段的命令，且該系統可因此執行讀或寫操作。
區段大小M控制器680致使該記憶體系統在M位元組大小的區段上操作。區段大小M控制器680可把一陣列分成數組M位元組，且可對M位元組的每一組指派區段數目。之後，藉由把區段識別符轉換成可由一晶粒中的一陣列所使用之列數目及行數目，區段大小M控制器680可接收意欲用於M位元組大小之一或多個區段的命令，且該系統可因此執行讀或寫操作。
在本技術領域中具有通常知識者應理解，可使用數種區段大小控制器來仿真各種不同大小的區段。
所揭示之實施例之一優點在於，處理不同大小之區段之讀及寫請求的能力。例如，一陣列可專用於處理每區段2K位元組大小之區段的讀寫請求，及另一陣列可專用於處理每區段4K位元組大小之區段的讀寫請求。此將會允許一單一快閃記憶體系統仿真多個類型的遺留(legacy)記憶體系統，如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、電可抹除唯讀記憶體(EEROM)、電子可抹除可程式化唯讀記 憶體(EEPROM)、可抹除可程式化唯讀記憶體(EPROM)、硬碟機裝置、及其它裝置。
所揭示之實施例的另一優點在於，可使用不同製程製造出不同晶粒。例如，可使用一第一半導體製程(如40nm)製造晶粒100，且可使用一第二半導體製程(如65nm)製造晶粒200。由於晶粒500不包含任何記憶體陣列，故其視需要地可使用一最適合類比邏輯的半導體製程(如130nm)來製造。
圖10描繪可使用在本文所述之三維快閃記憶體系統實施例中的一感測系統1100。感測系統1100包含SF(超快閃分離閘技術，如圖1所述之記憶體單元)內嵌參考陣列1110、參考讀出電路1120、讀取限度微調電路1130、溫度感測器1140、感測放大器1150、及感測放大器1160。在一實施例中，感測放大器1160係在晶粒200和300上實施，而在圖10中其餘的電路組塊係在晶粒100上實施。
SF內嵌參考陣列1110提供參考單元，藉由該參考單元產生參考位準以與資料位準相比較，該資料位準係從一資料記憶體單元中產生。參考位準係由該參考讀出電路1120產生。感測放大器1150產生比較結果，且其輸出信號係為DOUT 1152。讀取限度微調電路1130係用以將參考位準調整成針對PVT(製程、電壓、及溫度)變異及應力條件確保資料記憶體單元完整性所需之不同位準。需用溫度感測器1140來補償不同晶粒在三維快閃記憶體系統之垂直晶粒堆疊中的溫度梯度(gradient)。由於電路組塊1110、1120、1130、 1140係製作於一個主晶粒(例如晶粒100)上，故對於該三維快閃記憶體操作而言所需的額外負擔及功率較少。此感測架構節省了功率及使用面積且不會因此犧牲性能。
圖11描繪一用於關鍵信號的TSV屏蔽設計1200，以最小化雜訊影響。TSV屏蔽設計1200包括TSV 1296a，其用於像是為讀取信號選路徑(route)的關鍵信號，諸如圖10中的信號1122 IREF及信號1152 DOUTx、或者用於像是圖4中感測電路160之輸出信號、或者圖6中組塊455之信號。其它關鍵信號包括位址線、時脈、及控制信號。TSV 1296b當作TSV 1296a的屏蔽信號線，用以最小化自其它信號至TSV 1296a的串擾，以及避免自TSV 1296a至其它TSV所投射的雜訊。
圖12描繪一可使用在三維快閃記憶體系統實施例中的感測電路1250。感測電路1250包括負載(上拉(pullup))PMOS電晶體1252、一疊接式原生(native)NMOS電晶體1254(其臨限電壓為~0V)、一位元線偏壓(bias)NMOS電晶體1256、及一位元線偏壓電流源1260。或者是，可以一電流源、一原生NMOS電晶體、或一電阻取代該負載PMOS電晶體1252。或者是，不使用該電流源1260及該NMOS電晶體1256，而使用在NMOS電晶體1254之閘極上的一偏壓電壓來決定位元線BLIO 1258上的偏壓電壓。位元線BLIO 1258(NMOS 1254的源極)透過一y解碼器及一記憶體陣列(例如類似於圖4的ymux 255及陣列215)耦合至一記憶體單元。感測節點SOUT 1262耦合至差動放大器1266。參考SREF 1264耦合至差動放大器 1266之另一端子。感測放大器之輸出SAOUT 1268係差動放大器1266之輸出。由於分區的緣故，感測電路1250係透過疊接式電晶體1254用以驅動一TSV寄生電容器1259，其中該TSV寄生電容器來自一TSV，用以在3D堆疊中連接一晶粒和下一晶粒。此一配置最小化感測速度的損失，這是因為感測節點SOUT 1262不會直接看見TSV寄生電容器1259。
圖13描繪一可使用在三維快閃記憶體系統實施例中的源極隨耦器TSV緩衝器電路1350。該源極隨耦器(follower)TSV緩衝器1350係用以驅動一TSV連接。該TSV緩衝器包括一原生(臨限電壓~0V)NMOS電晶體1352和一電流源1354。緩衝器電路1350係使用在感測電路260(圖3)、感測電路360(圖4)、ymux電路455(圖6)之輸出處的一實施例中，用以驅動一橫跨晶粒堆疊的TSV。電路1350也可用於其它類比信號，如帶隙(bandgap)參考電壓。
圖14描繪一可使用在三維快閃記憶體系統實施例中的類比高電壓(HV)系統1300。類比HV系統1300包括一帶隙參考組塊1310、一計時器組塊1320、一高電壓產生HVGEN 1330、一HV微調HV TRIM 1340、及一溫度感測組塊TEMPSEN 1350。TEMPSEN 1350係用以藉由跟據每一個晶粒溫度來調整高電壓以補償3D晶粒堆疊之溫度梯度。HV TRIM 1340係用以微調此等高電壓位準，以補償該堆疊中之每一晶粒的製程變異。
類比HV系統1300亦包括類比HV位準字元線驅動器1360a-d，分別用於VWLRD/VWLP/VWLE/VWLSTS(字元線讀取/ 程式化/抹除/應力)。類比HV系統1300亦包括類比HV位準控制閘驅動器1365a-d，分別用於VCGRD/VCGP/VCGE/VCGSTS(控制閘讀取/程式化/抹除/應力)。類比HV系統1300亦包括類比HV位準抹除閘驅動器1370a-d，分別用於VEGRD/VEGP/VEGE/VEGSTS(抹除閘讀取/程式化/抹除/應力)。類比HV系統1300亦包括類比HV位準源極線驅動器1375a-d，分別用於VSLRD/VSLP/VSLE/VSLSTS(源極線讀取/程式化/抹除/應力)。類比HV系統1300亦包括類比HV位準驅動器1390，用於多工處理(muxing)分別來自VINRD/VINP/VINE/VINSTS(輸入線讀取/程式化/抹除/應力)的輸入位準。類比HV系統1300亦包括類比HV位準驅動器1380，用於多工處理分別來自VSLRD/VSLP/VSLE/VSLSTS(輸入線讀取/程式化/抹除/應力)的輸入位準成一源極線供應電路VSLSUP 1385之輸入。
在一實施例中，電路組塊1310-1350係在一主SF晶粒100(圖3)上或在一週邊快閃控制晶粒500(圖7)上實施。在另一實施例中，電路組塊1360a-d/1365a-d/1370a-d/1375a-d係在一主快閃晶粒上(如圖3的晶粒100)，或在一週邊快閃控制晶粒500(圖7)上實施。在另一實施例中，電路組塊1380/1385/1390係在一從屬快閃晶粒(如圖5的晶粒300)上實施，。
圖15描繪一可使用在三維快閃記憶體系統實施例中的快閃記憶體區段架構1400。區段架構1400包括多個記憶體單元1410，其係排列成位元線(行)及列。記憶體單元1410係如同圖1的記憶體單元 10。該區段架構包括一快閃區段1420，其包括8條字元線(WL)WL0-7(1430-1437)、2K位元線(BL)0-2047(1470-1至1470-N)、一條CG線1440a(連接區段1420中所有記憶體單元1410的所有CG端子)、一條SL線1460a(連接區段1420中所有記憶體單元1410的所有SL端子)、一條EG線1450a(連接區段1420中所有記憶體單元1410的所有EG端子)。因此，區段1420中的記憶體單元1410有2K位元組。每區段不同數目的位元組，可藉由使用較多或較少的字元線或者較多或較少的位元線加以實施，如8條字元線及4K位元線(則每區段有4K位元組)。可以水平地排列多個區段1420，其以水平橫跨方式共用所有字元線可以垂直地平鋪多個區段1420，其以垂直方式共用所有位元線，以增加陣列密度
圖16描繪一可使用在三維快閃記憶體系統實施例中的EE仿真器區段架構1500。區段架構1400包括多個記憶體單元1510，其係排列成位元線(行)及列。記憶體單元1510係如同圖1的記憶體單元10。該EE仿真器區段架構包括一快閃EE仿真器區段1515，其包括2字元線(WL)WL0-1(1530-1531)、256位元線0-255(1570-1至1570-N)、一條CG線1540a(連接區段1515中所有記憶體單元1410的所有CG端子)、一條SL線1560a(連接區段1515中所有記憶體單元1510的所有SL端子)、一條EG線1550a(連接區段1420中所有記憶體單元1510的所有EG端子)。因此，EE仿真器區段1515中的記憶體單元1510有64個位元組。每EE仿真器區段較少數目的位元組，可藉由使用較少的字元線及較少的位元線加以實施， 如1條字元線及64位元線(則每EE仿真器區段有8個位元組)。可垂直地平鋪快閃EE仿真器區段1515以構出一平面陣列1520，其以垂直方式共用所有位元線。該平面陣列1520係以水平方式平鋪以製成多個平面陣列，其以水平方式共用所有字元線。
圖17顯示另一實施例。積體電路700包含複數個晶粒。在此實例中，積體電路700包含晶粒710、晶粒720、晶粒730、晶粒740、及晶粒750。晶粒710係使用覆晶(flipchip)連接780安裝在基板760上。基板760連接至封裝凸塊790，其可作為積體電路700之外的裝置存取積體電路700之用。TSV 785將不同的晶粒連接在一起。TSV 785的一第一子集將晶粒710、晶粒720、晶粒740、及晶粒750連接在一起，而TSV 785的一第二子集將晶粒710、晶粒720、及晶粒730連接在一起。在TSV 785之內具有數個微凸塊770，其係用以連接各晶粒。晶粒730及晶粒740係位在相同「層級(level)」中或是積體電路700的尺寸範圍之內。
在基於此實施例的一實例中，晶粒710係一MCU(微控制器)晶粒、CPU(中央處理單元)晶粒、或一GPU(圖形處理單元)晶粒，晶粒720係一主快閃晶粒，晶粒740係一從屬快閃晶粒，晶粒750係一RAM晶粒，及晶粒730係週邊快閃控制晶粒或一充電幫浦晶粒。
所揭示之實施例的另一優點在於，可使用不同製程來製造不同晶粒。例如，可使用一第一半導體製程(如14nm)製造晶粒710，且可使用一第二半導體製程(如40nm)製造晶粒720/740。由 於晶粒730不包含任何記憶體陣列，故其視需要地可使用一最適於類比邏輯的半導體製程(如65nm)來製造。
圖18顯示另一實施例。積體電路800包含複數個晶粒。在此實例中，積體電路800包含晶粒810、晶粒820、晶粒830、晶粒840、及晶粒850。晶粒850係使用覆晶連接880安裝在基板860上。基板860連接至封裝凸塊890，其可作為積體電路800之外的裝置存取積體電路800之用。TSV 885的一子集將晶粒810、晶粒830、晶粒840、及晶粒850連接在一起，而TSV 885的一第二子集將晶粒810及晶粒820連接在一起。在TSV 885之內有微凸塊870，其係用以連接各晶粒。
在基於此實施例的一實例中，晶粒810係一主快閃晶粒，晶粒830/840/850係從屬快閃晶粒，及晶粒820係週邊快閃控制晶粒或一充電幫浦晶粒。
圖19顯示另一實施例。積體電路900包含複數個晶粒。在此實例中，積體電路900包含晶粒910、晶粒920、晶粒930、晶粒940、晶粒950、及晶粒960。晶粒910和950係使用覆晶連接990安裝在基板970上。晶粒910和950透過一矽載板(interposer)980連接在一起。基板970連接至封裝凸塊995，其可作為積體電路900之外的裝置存取積體電路900之用。TSV 985的一第一子集將晶粒910、晶粒920、晶粒930、及晶粒940連接在一起，而TSV 985的一第二子集將晶粒950及晶粒960連接在一起。在TSV 985之內有微凸塊970，其係用以連接各晶粒。
在基於此實施例的一實例中，晶粒910係一主快閃晶粒，晶粒920/930/940係從屬快閃晶粒，及晶粒950/960係週邊快閃控制晶粒。
圖20顯示一力量感測之高電壓供應的實施例。積體電路1000包含複數個晶粒。在此實例中，積體電路1000包含晶粒1010、晶粒1020、直到晶粒1030(其中，在晶粒1020和晶粒1030之間可包括任何數量的晶粒，圖中並未顯示在晶粒1020和晶粒1030之間的其它可選性晶粒)。晶粒1010包括高電壓供應1011，其傳遞(強制)高電壓輸出予晶粒1010、1020、或1030。TSV 1085連接晶粒1010、晶粒1020、及晶粒1030。高電壓供應1011透過TSV 1085與晶粒1020和晶粒1030連接。裝置1021(視需要地可包含一開關)係用以控制從高電壓供應1011至晶粒1020的功率供給，其方式係藉由使晶粒1020處的高電壓輸出回饋予晶粒1010之高電壓供應1011的輸入(其意謂該高電壓供應1011透過開關1021感測到高電壓供應的電壓超出晶粒1020的電壓，以使在晶粒1020處傳遞校正電壓)。
同樣地，高電壓供應1011透過TSV 1085與晶粒1030連接。裝置1031(視需要地可包含一開關)係用以控制從高電壓供應1011至晶粒1030的功率供給，其方式係藉由使晶粒1030處的高電壓輸出回饋予晶粒1010之高電壓供應1011的輸入(其意謂該高電壓供應1011透過開關1031感測到高電壓供應的電壓超出晶粒1030的電壓，以使在晶粒1030處傳遞校正電壓)。
該高電壓供應1011可使用於例如圖1所示之記憶體單元10之供應端子SL 2的功率，並且使用在陣列115/120/215/220/315/330/415/420中。或者是，其可為所有端子WL 8、CG 7、EG 6、BL 9、SL 2、及圖1之記憶體單元10的基板1供應功率，並且使用在記憶體陣列115/120/215/220/315/330/415/420中。
包括積體電路700、800、及/或900的一實施例係使用同時操作的方法。例如，主晶粒720/810/910上的控制電路可實現不同快閃晶粒的同時操作，如晶粒720分別在讀取/程式化/抹除之同時，其它快閃晶粒740亦可分別地程式化/讀取/程式化，或反之亦然。
包括積體電路700、800、及/或900的另一實施例係使用IO寬度組態的方法，其中該系統藉由一讀取或程式化操作中的一晶粒來決定可供應多少個IO位元。例如，主晶粒720/810/910上的控制電路可改變不同快閃晶粒之讀取或程式化操作中的IO寬度，如藉由合併個別晶粒的IO寬度來擴展該IO寬度。
包括積體電路700、800、及/或900的另一實施例係使用可調適性溫度感測器組態的方法。例如，可針對每一個快閃晶粒儲存一溫度分布，以補償特定操作中之晶粒堆疊的溫度梯度，其係因為不同的系統會導致不同的功率消耗，因此會造成不同的溫度梯度。
包括積體電路700、800、及/或900的另一實施例係使用TSV自我測試的方法。例如，在初始組態中，一內建TSV自我測試連接性引擎係用來識別一缺陷TSV，及用來判定其是否需要藉由使 用一冗餘TSV修補或者應捨棄。自我測試可涉及強制一TSV連接上的一電壓，及例如藉由判定所得電流是否小於一預定數來決定該TSV是否為不良TSV。自我測試亦涉及強制一電流流經一TSV連接，及如果所得電壓大於一預定數則確定該TSV為不良TSV。
現將描述製造一3D快閃記憶體裝置(如基於本文所述之實施例)之方法。從個別的晶粒製程開始該3D快閃製程形成。其後，使用晶粒到晶圓堆疊方案或是晶圓到晶圓堆疊方案來堆疊晶粒。
針對晶粒到晶圓堆疊方案，可使用KGD(已知良好晶粒)來測試每一個晶粒，以消除不良晶粒。可藉由VIA優先(在CMOS之前)、VIA置中(在CMOS之後及在後段製程(BEOL)之前)、或VIA置後(在BEOL之後)測試完成TSV處理。藉由一穿孔蝕刻(via etching)步驟來處理TSV形成，其在晶圓上產生一(TSV)開口。一薄襯墊(例如二氧化矽1000A)接著形成在該開口之側邊上。然後，一金屬化步驟(例如鎢或Cu)係形成以填充通孔(hole)。一介電黏著層(例如1um厚)在BEOL之後沈積在該晶粒之頂部上。TSV後端處理包括薄化、背側金屬形成、微凸塊、鈍化、晶粒切割。
晶粒到晶圓堆疊方案使用一臨時性黏性接合(adhesive bonding)。一般而言，每一個頂部晶圓係薄化到40-75um，其取決於縱橫比及TSV的直徑，例如針對5um的TSV直徑及10的縱橫比，需要一50um厚的晶圓。頂部已被切割的晶粒以面朝上的方式透過微凸塊堆疊在正規厚度的底部晶粒上，且整體晶粒堆疊接著係透過覆晶凸塊(C4-Bump)附著到一封裝基板。
針對晶圓到晶圓接合方案，該等晶粒必須皆具有一共同尺寸，因而在3D晶粒整合中提供較差的彈性。TSV的處理及晶圓堆疊處理如同上文所述。在此情況中的3D堆疊產量將受到最低良率晶圓所限制。一般而言，晶圓到晶圓堆疊方案可使用全局晶圓對準用於接合，因而具有較高的對準誤差，且亦具有較高的產出量(因為所有晶粒堆疊皆為同時發生的)。
圖21描繪記憶體裝置1660的可組態接腳，其可在如上述之3D記憶體系統中實施。記憶體裝置1660係超快閃串列SPI、超快閃串列SQI、超快閃平行MTP、或超快閃平行MPF裝置之一版本。此等裝置可由一標準NOR記憶體接腳介面(如JEDEC標準接腳指派及記憶體介面)存取。標準平行NOR介面接腳包括CE#(晶片致能)、OE#(輸出致能)、WE#(寫入致能)、WP#(寫入保護)、RST#(重設)、RY/BY#(就緒/忙碌)、DQ15-DQ0(資料輸入輸出，IO墊片)、AN-A0(位址接腳)、VDD(電力供應)、VSS(接地)。標準串列SPI介面接腳包括SCK(串列時脈)、SI(串列資料輸入)、SO(串列資料輸出)、CE#(晶片致能)、WR#(寫入保護)、HOLD#(保持)、VDD(電力供應)、VDD(接地)。標準串列SQI介面接腳包括SCK(串列時脈)、SI(串列資料輸入)、SIO[3：0](串列資料四倍輸入輸出)、CE#(晶片致能)、WR#(寫入保護)、HOLD#(保持)、VDD(電力供應)、VDD(接地)。
接腳組1625及控制接腳1626可由記憶體裝置1660的封裝之外存取。接腳組1625透過介面1627耦合至邏輯電路1628。介 面1627視需要地包含墊片及本技術領域中已知的導線接合，或可包含如先前所述之TSV。邏輯電路1628包含控制組塊1620。控制組塊1620係耦合至控制接腳1626及控制器1640。各控制接腳1626及控制器1640可組態邏輯電路1628以決定該接腳組1625的功能。記憶體裝置1660進一步包含記憶體陣列1650。記憶體陣列1650可為一二維記憶體陣列或者為一三維記憶體陣列。
在一實施例中，記憶體陣列1650係一二維記憶體陣列。若控制接腳1626或控制器1640之輸出係設為「0」，則該接腳組1625可由邏輯電路1628所組態成當作該記憶體裝置的一串列介面。若控制接腳1626或控制器1640之輸出係設為「1」，則該接腳組1625可由邏輯電路1628所組態成當作該記憶體裝置的一平行介面。
在另一實施例中，記憶體陣列1650係一二維記憶體陣列。若控制接腳1626或控制器1640之輸出係設為「0」，則該接腳組1625可由邏輯電路1628所組態成執行如下功能：常I/O接腳可存取記憶體陣列1650。然而，若控制接腳1626或控制器1640之輸出係設為「1」，則該接腳組1625可由邏輯電路1628所組態成執行如下功能：對該記憶體裝置之內部信號1645提供存取，如內部位址信號、內部I/O資料、內部控制信號、內部電流偏壓信號、測試模式控制信號、超快閃控制信號等等。此種信號在習知技術中係不可為接腳所存取的。
在另一實施例中，記憶體陣列1650係一二維記憶體陣列。若控制接腳1626或控制器1640之輸出係設為「0」，則該接腳組 1625可由邏輯電路1628所組態成執行如下功能：正常I/O接腳可存取記憶體陣列1650。然而，若控制接腳1626或控制器1640輸出係設為「1」，則該接腳組1625可用於測試目的。
在另一實施例中，該接腳組1625係組態成可被存取的，作為非標準NOR記憶體接腳。
在另一實施例中，該接腳組1625係組態成串列及平行NOR記憶體介面的一混合搭配。在一混合搭配之串列及平行NOR記憶體介面的一實施例中，其具有串列輸入命令以及平行輸出讀取。
在另一實施例中，記憶體陣列1650係一三維記憶體陣列。若控制接腳1636或控制器1640之輸出係設為「0」，則該接腳組1625可由邏輯電路1628所組態成執行如下功能：正常I/O接腳係用於記憶體陣列1650。然而，若控制接腳1636或控制器1640之輸出係設為「1」，則該接腳組1625可由邏輯電路1628所組態成執行如下功能：對該記憶體裝置之內部信號1645提供存取，如內部位址信號、內部I/O資料、內部控制信號、內部電流偏壓信號、測試模式控制信號、超快閃控制信號等等。
在另一實施例中，記憶體陣列1650係一三維記憶體陣列。若控制接腳1626或控制器1640之輸出係設為「0」，則該接腳組1625可由邏輯電路1628所組態成操作作為該記憶體陣列1650的一串列介面。若控制接腳1626或控制器1640之輸出係設為「1」，則該接腳組1625可由邏輯電路1628所組態成操作作為該記憶體陣列1650的一平行介面。
圖22描繪一可組態之輸出緩衝器1700。可組態之輸出緩衝器1700係DQ平行接腳或SO或SIO串列接腳之一輸出電路的部分。該輸出緩衝器一般而言係指定用來為用於標準NOR記憶體裝置驅動一30pF或100pF的輸出負載。可組態之輸出緩衝器1700包含預驅動器1710，其係耦合至轉換率(slew rate)控制器1720；及預驅動器1711，其係耦合至轉換率控制器1721。轉換率控制器1720係耦合至PMOS電晶體1730的閘極，且轉換率控制器係耦合至NMOS電晶體1731的閘極。電晶體1730和電晶體1731一起構成一輸出驅動器1760，其提供輸出1740。轉換率控制器1720和轉換率控制器1731一起控制輸出驅動器1760的轉換率。輸出驅動器1760係耦合至電壓源1750。電壓源1750可連接至用於非標準(亦即不同於標準NOR記憶體裝置的電壓源)3D記憶體系統的一不同電壓源，。電晶體1730和電晶體1731視需要地可透過已知技術作微調處理。轉換率控制器1720和轉換率控制器1721本身係藉由控制器1140(未示出)所組態。因此，電晶體1730和電晶體1731可組態以最佳化二維或三維記憶體裝置之性能。另外，該等電晶體1730和1731連同轉換率控制器1720和1721可組態以最佳化二維或三維記憶體裝置之性能，例如，與一標準NOR記憶體裝置的輸出負載(如30-100pF)相比，驅動一較低的輸出負載(如0.2-2pF)。此外，由於一極小的輸出負載，可停用轉換率控制器1720和1721，即，不需要任何轉換率控制器。
圖23描繪一解組態之輸出緩衝器1800。解組態之輸出緩衝器1800係DQ平行接腳或SO或SIO串列接腳之一輸出電路的部 分。解組態之輸出緩衝器1800包含預驅動器1810，其係耦合至轉換率控制器1820；及預驅動器1811，其係耦合至轉換率控制器1821。轉換率控制器1820係耦合至PMOS電晶體1830的閘極，且轉換率控制器1821係耦合至NMOS電晶體1831的閘極。電晶體1830和電晶體1831一起構成一輸出驅動器1860。輸出驅動器1860之輸出係提供予多工器1850，其係由控制信號1851所控制。多工器1850的另一輸入則是預驅動器1810的輸出。轉換率控制器1820和轉換率控制器1821一起控制輸出驅動器1860的轉換率。電晶體1830和電晶體1831視需要地可透過已知技術作微調處理。轉換率控制器1820和轉換率控制器1821本身係藉由控制器1140(未示出)所組態。因此，電晶體1830和電晶體1831可組態以最佳化二維或三維記憶體裝置之性能，如驅動一更低的輸出負載(如0.2-2pF)，而非驅動一標準NOR記憶體裝置的輸出負載(如30-100pF)。此外，轉換率控制器1820係由致能信號1822所致動，且轉換率控制器1822係由致能信號1823所致動。視需要，致能信號1822可關閉轉換率控制器1820，且致能信號1823可關閉轉換率控制器1821。在此一情況中，控制信號1851可控制多工器1850，以輸出接收自預驅動器1810的信號。此實際上將會造成預驅動器1810的輸入旁通(bypass)輸出驅動器1860。此點在不需要標準記憶體產品靜電放電(ESD)保護的情況下尤為有利，如JEDEC ESD標準(例如2KV HBM或200V MM)，因為輸出驅動器1860亦作為一ESD保護。ESD保護裝置帶來一電容輸出負載。在 另一實施例中，針對一3D系統組態一較小的非標準ESD結構。旁通輸出驅動器1860將會增加系統的速度。
圖24描繪可組態之輸入緩衝器1900。在一實施例中，該輸入緩衝器1800係控制接腳(如CE#、WE#等等)、位址接腳(AN-A0)、DQ平行接腳或SI或SIO串列接腳之一輸入電路的部分。輸入緩衝器1900包含預驅動器1904，其係耦合至預驅動器1905，該等預驅動器係由電壓源1906供電，該預驅動器1905係耦合至一開關1908，其係由控制信號1912所控制。輸入緩衝器1900進一步包含開關1907，其係由控制信號1913所控制。輸入1901輸入至預驅動器1904，且輸入1902係輸入至開關1907。在此實施例中，輸入1901係一輸入至一標準接腳的輸入，而輸入1902係一輸入至先前所述之TSV類型的輸入。開關1908和1907係分別耦合至電晶體1909的閘極和電晶體1910的閘極。電晶體1909和電晶體1910一起形成一輸入驅動器1920。輸入驅動器1920的輸出係為輸入信號1911。若輸入1901係為啟動的，開關1908係為致動且開關1907係為非致動。輸入1901將會流經輸入驅動器1920。若輸入1902係為啟動的，開關1908係為非致動且開關1907係為致動。輸入1902旁通過預驅動器1904和預驅動器1905，導致一更快速的系統。輸入1902比輸入1901需求較少的條件，這是因為本文所述之三維系統係作為記憶體系統的核心以相同的操作電壓下操作。來自記憶體陣列的輸入及輸出信號因而不需要如同習知技術之二維系統般驅動一負載。
圖25描繪一記憶體系統2000之一輸出組態，其包含標準接腳及先前所述之3D記憶體系統接腳類型(如TSV、微凸塊、接合線等等)。記憶體系統2000包含感測放大器2010、緩衝器2020、資料多工器2030、墊片2040、及墊片2050。在此實例中，墊片2040和墊片2050可連接至本技術領域中已知的任何類型輸出接腳，如凸塊及焊球。
假設資料係讀取自一二維陣列，則由感測放大器2010感測該資料，然後提供至緩衝器2020及多工器2030，最後到達墊片2040。然而，假設資料係讀取自一三維陣列，則由感測放大器2010感測該資料，然後提供至緩衝器2020，接著直接提供予墊片2050。此造成一更快速的系統，而且有下列優點：讀取自三維陣列的資料不需要如習知技術之二維陣列般所驅動。另外，輸入輸出驅動器的數量(意指I/O資料頻寬)，如標準NOR記憶體裝置的輸入輸出驅動器數量一般而言是16個用於標準平行NOR記憶體裝置、及1個或4個用於標準串列NOR記憶體裝置，因此，一標準NOR記憶體裝置所可用的I/O資料頻寬會取決於輸入輸出I/O驅動器的此固定數量。對於3D記憶體系統，記憶體系統2000可經組態以提供多於標準NOR記憶體裝置的固定數量。如記憶體系統2000所示的實施例，提供了64個輸入輸出I/O驅動器。此提升了3D記憶體系統的I/O資料頻寬。另一實施例可提供多於64個輸入輸出I/O資料頻寬，如128至2K，代價是會增加記憶體系統2000的複雜性。
2D或2.5D或其它3D快閃記憶體系統，如多晶片模組(Multi-Chip-Module,MCM)、系統級封裝(System-in-Package,SiP)、層疊封裝(Package-on-Package,PoP)、及使用導線接合、覆晶、焊球及其它晶粒黏合和晶粒連接技術之組合的多晶片封裝(Multi Chip Packaging)，皆可應用在本文所述之內容中。
於本文中對本發明而言之任何引述並不意欲限制任何申請專利範圍或其中所用術語的範圍，而係僅為提及由一或多個申請專利範圍所涵蓋的一或多個特徵。上文所述之材料、製程及數值實例僅為例示性，且不應視為限制本發明之申請專利範圍。應注意的是，如本文所使用，名詞「在...之上」及「之上」兩者應概括性地包括「直接位於其上」(二者之間無置放任何中間材料、元件或間隔)和「間接位於其上」(二者之間置放有中間材料、元件或間隔)。同樣地，術語「相鄰」包括「直接相鄰」(二者之間無置放任何中間材料、元件或間隔)和「間接相鄰」(二者之間置放有中間材料、元件或間隔)。舉例來說，形成一元件「在一基板之上」可包括：直接在該基板之上形成該元件(其間無中間材料/元件)，以及間接在該基板之上形成該元件(其間有一或多個中間材料/元件)。本文所述之本發明可應用於其它非揮發性記憶體，如堆疊式浮閘、電阻性隨機存取記憶體(Resistive RAM,ReRAM)、磁阻性隨機存取記憶體(Magnoresistive RAM,MRAM)、鐵電性隨機存取記憶體(Ferroelectric RAM,FeRAM)、ROM、及其它已知記憶體裝置。
100‧‧‧第一晶粒
115‧‧‧快閃記憶體陣列
125、130‧‧‧高電壓驅動器電路
135‧‧‧測試墊組塊(TPAD)
140‧‧‧位元線抑制電壓電路
145‧‧‧列解碼器電路
150‧‧‧充電幫浦電路
155‧‧‧行解碼器
160‧‧‧感測電路
165‧‧‧類比電路
170‧‧‧控制邏輯
175‧‧‧高電壓電路
185‧‧‧矽穿孔(TSV)
186a1...186ai‧‧‧導體
195‧‧‧矽穿孔(TSV)
196a1...196ak‧‧‧導體

Claims (73)

  1. 一種三維記憶體系統，其包含：複數個標準接腳，其耦合至一邏輯電路；該邏輯電路包含一控制組塊；一記憶體陣列；該複數個接腳可由該控制組塊所組態，以執行自複數個功能中選出之一功能，其中該複數個功能之一功能係存取該陣列。
  2. 如請求項1之系統，其中該等功能之一功能係提供一標準串列記憶體介面予該陣列。
  3. 如請求項1之系統，其中該等功能之一功能係提供一非標準串列記憶體介面予該陣列。
  4. 如請求項1之系統，其中該等功能之一功能係提供一標準平行介面予該陣列。
  5. 如請求項1之系統，其中該等功能之一功能係提供一非標準平行介面予該陣列。
  6. 如請求項1之系統，其中該等功能之一功能係提供一混合搭配之串列及平行介面予該陣列。
  7. 如請求項1之系統，其中該等功能之一功能係提供一測試功能。
  8. 如請求項1之系統，其中該等功能之一功能係提供對該記憶體系統之內部信號的存取。
  9. 如請求項1之系統，其中該控制組塊係由一控制接腳所控制。
  10. 如請求項1之系統，其中該控制組塊係由一控制器所控制。
  11. 如請求項1之系統，其中至少一接腳係透過一TSV耦合至該邏輯電路。
  12. 如請求項1之系統，其中至少一接腳係透過一微凸塊耦合至該邏輯電路。
  13. 如請求項1之系統，其中至少一接腳係透過一接合線耦合至該邏輯電路。
  14. 如請求項1之系統，其中該陣列係一超快閃陣列。
  15. 如請求項1之系統，其中該標準接腳係一串列SPI或SQI接腳。
  16. 如請求項1之系統，其中該標準接腳係一平行MPF接腳。
  17. 如請求項1之系統，其中該介面接腳係可解組態成不具有ESD或具有一較小的ESD結構。
  18. 如請求項1之系統，其中該輸出接腳係組態成最適於3D較小負載性能。
  19. 如請求項1之系統，其中該輸入接腳係組態成最適於3D性能。
  20. 如請求項1之系統，其進一步包含資料頻寬，其大於該標準NOR記憶體I/O頻寬。
  21. 如請求項1之系統，其進一步包含一微控制器。
  22. 一種三維記憶體系統，其包含：複數個接腳，其耦合至一邏輯電路；該邏輯電路包含一控制組塊；一記憶體陣列；以及 該複數個接腳可由該控制組塊所組態，以執行一第一功能或一第二功能，其中該第一功能係提供位址予該記憶體陣列，且該第二功能係存取該記憶體系統之內部信號。
  23. 如請求項22之系統，其中該等內部信號包含內部位址信號。
  24. 如請求項22之系統，其中該等內部信號包含內部輸入輸出信號。
  25. 如請求項22之系統，其中該等內部信號包含內部控制信號。
  26. 如請求項22之系統，其中該控制組塊係由一控制接腳所控制。
  27. 如請求項22之系統，其中該控制組塊係由一控制器所控制。
  28. 如請求項22之系統，其中至少一接腳係透過一TSV耦合至該邏輯電路。
  29. 如請求項22之系統，其中該陣列係一超快閃陣列。
  30. 如請求項22之系統，其中該標準接腳係一串列SPI或SQI接腳。
  31. 如請求項22之系統，其中該標準接腳係一平行MPF接腳。
  32. 如請求項22之系統，其中該介面接腳係可解組態成不具有ESD或具有一較小的ESD結構。
  33. 如請求項22之系統，其中該輸出接腳係組態成最適於3D較小負載性能。
  34. 如請求項22之系統，其中該輸入接腳係組態成最適於3D性能。
  35. 如請求項22之系統，其進一步包含I/O資料頻寬，其大於該標準NOR記憶體I/O頻寬。
  36. 如請求項22之系統，其進一步包含一微控制器。
  37. 一種記憶體系統，其包含： 複數個接腳，其耦合至一邏輯電路；該邏輯電路包含一控制組塊；以及一記憶體陣列；其中該複數個接腳由該控制組塊所組態，以執行一第一功能或一第二功能，其中該第一功能係提供一串列介面予該記憶體陣列，且該第二功能係提供一平行介面予該記憶體陣列。
  38. 如請求項37之系統，其中該記憶體陣列係一二維記憶體陣列。
  39. 如請求項37之系統，其中該記憶體陣列係一三維記憶體陣列。
  40. 如請求項37之系統，其中該串列介面為一標準介面。
  41. 如請求項37之系統，其中該串列介面為一非標準介面。
  42. 如請求項37之系統，其中該平行介面為一標準介面。
  43. 如請求項37之系統，其中該平行介面為一非標準介面。
  44. 如請求項38之系統，其中該控制組塊係由一控制接腳所控制。
  45. 如請求項38之系統，其中該控制組塊係由一控制器所控制。
  46. 如請求項37之系統，其中至少一接腳係透過一TSV耦合至該邏輯電路。
  47. 如請求項37之系統，其中該陣列係一超快閃陣列。
  48. 如請求項37之系統，其中該標準接腳係一串列SPI或SQI接腳。
  49. 如請求項37之系統，其中該標準接腳係一平行MPF接腳。
  50. 如請求項37之系統，其中該介面接腳係可組態成不具有標準ESD或具有一較小的非標準ESD結構。
  51. 如請求項37之系統，其中該輸出接腳係組態成最適於較小非標準負載性能。
  52. 如請求項37之系統，其中該輸入接腳係組態成最適於非標準NOR記憶體介面性能。
  53. 如請求項37之系統，其進一步包含I/O資料頻寬，其大於該標準NOR記憶體I/O頻寬。
  54. 如請求項37之記憶體系統，其進一步包含一微控制器。
  55. 一種三維記憶體系統，其包含：複數個標準記憶體接腳，其耦合至一邏輯電路；一記憶體陣列；該複數個接腳係可組態成執行由複數個功能中選出之一功能，其中該複數個功能之一功能係存取該陣列。
  56. 如請求項55之系統，其中該等功能之一功能係提供一標準串列記憶體介面予該陣列。
  57. 如請求項55之系統，其中該等功能之一功能係提供一非標準串列記憶體介面予該陣列。
  58. 如請求項55之系統，其中該等功能之一功能係提供一標準平行記憶體介面予該陣列。
  59. 如請求項55之系統，其中該等功能之一功能係提供一非標準平行記憶體介面予該陣列。
  60. 如請求項55之系統，其中該等功能之一功能係提供一混合搭配之串列及平行記憶體介面予該陣列。
  61. 如請求項55之系統，其中該等功能之一功能係提供一測試功能。
  62. 如請求項55之系統，其中該等功能之一功能係提供該記憶體系統之內部信號的存取。
  63. 如請求項55之系統，其中至少一接腳係透過一TSV耦合至該邏輯電路。
  64. 如請求項55之系統，其中至少一接腳係透過一微凸塊耦合至該邏輯電路。
  65. 如請求項55之系統，其中至少一接腳係透過一接合線耦合至該邏輯電路。
  66. 如請求項55之系統，其中該陣列係一超快閃陣列。
  67. 如請求項55之系統，其中該標準接腳係一串列SPI或SQI接腳。
  68. 如請求項55之系統，其中該標準接腳係一平行MPF接腳。
  69. 如請求項55之系統，其中該介面接腳係可解組態成不具有ESD或具有一較小的ESD結構。
  70. 如請求項55之系統，其中該輸出接腳係組態成最適於3D較小負載性能。
  71. 如請求項55之系統，其中該輸入接腳係組態成最適於3D性能。
  72. 如請求項55之系統，其進一步包含I/O資料頻寬，其大於該標準NOR記憶體I/O頻寬。
  73. 如請求項55之系統，其進一步包含一微控制器。
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