JP4565966B2 - メモリ素子 - Google Patents
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Description
)に割り当てられる。これによって、パラレルインターフェースによるアクセスを可能とする。すなわち、データ出力端子(SO)、アドレス/データ入力端子(SI)、第1コントロール端子(C0)及び第2コントロール端子(C1)はすべてパラレル−パラレル変換部46に接続される。
メモリ素子200は、通常はシリアルインターフェースによるアクセスを行う状態に設定されている。このとき、マルチプレクサ48の各切替スイッチ48aは左側の端子に接続され、図6と同様に端子が割り当てられる。
パラレルインターフェースによるアクセスを行う場合、図4のタイミングチャートで示すように処理が行われる。初期状態では、マルチプレクサ48の各切替スイッチ48aは左側の端子に接続され、図6と同様に端子が割り当てられているものとする。
図5を参照して、パラレルインターフェースによるアクセスからシリアルインターフェースによるアクセスへ戻す処理について説明する。チップセレクト端子(CS#)をハイレベルに一旦戻してメモリ素子の選択を解除し、再びチップセレクト端子(CS#)をローレベルに変更する。このチップセレクト端子(CS#)へのパルスの入力を新たなコマンドの入力を受け付ける処理のトリガとする。すなわち、コントロールロジック部32は、メモリ素子200をコマンドに入力を受け付ける状態とする。その後、4つのデータ入出力端子(SIO0〜SIO3)からコマンドを同時に4ビットずつパラレルに入力する。
Claims (3)
- それぞれ固有のアドレス値で特定されるメモリ要素を複数含むメモリアレイを備え、
外部端子からのアドレス値の入力を受けて、当該アドレス値で特定されるメモリ要素に格納されているデータを読み出し、当該データを外部端子に出力するメモリ素子であって、
シリアルデータをパラレルデータに変換するシリアル−パラレル変換部と、
パラレルデータをシリアルデータに変換するパラレル−シリアル変換部と、
パラレルデータのビット幅を変更するパラレル−パラレル変換部と、
外部端子の少なくとも一部を前記シリアル−パラレル変換部、前記パラレル−シリアル変換部、前記パラレル−パラレル変換部のいずれか1つに接続可能とするマルチプレクサと、
を備え、
前記マルチプレクサは、
シリアルインターフェースによるアクセスを行う場合に前記シリアル−パラレル変換部及び前記パラレル−シリアル変換部に接続されずコントロール端子として使用される外部端子を、パラレルインターフェースによるアクセスを行う場合にデータ転送を行うために前記パラレル−パラレル変換部に接続することを特徴とするメモリ素子。 - 請求項1に記載のメモリ素子において、
前記マルチプレクサは、
シリアルインターフェースによるアクセスを行う場合に前記シリアル−パラレル変換部に接続されてアドレス/データ入力端子として使用される外部端子を、パラレルインターフェースによるアクセスを行う場合にデータ転送を行うために前記パラレル−パラレル変換部に接続することを特徴とするメモリ素子。 - 請求項1又は2に記載のメモリ素子において、
チップセレクト端子からのチップセレクト信号に応じて、シリアルインターフェースによるアクセスとパラレルインターフェースによるアクセスを切り換えることを特徴とするメモリ素子。
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