CN100493096C - 接口装置 - Google Patents

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Abstract

存储卡(1)具有与主机之间使用4根数据通信线进行4位并行数据的双向通信的数据端子(DATA0/SDIO、DATA1、DATA2、DATA3)、从主机接收时钟信号的时钟端子(SCLK)和从主机接收表示4位并行数据的通信线路的状态及传送开始时间的总线状态信号的端子(BS)。第1数据端子(DATA0/SDIO)作为进行1位串行数据通信的存储卡的数据端子使用，保持与该存储卡的互换性。

Description

接口装置
技术领域
本发明涉及主机和可移动的外部连接设备之间的接口装置。
背景技术
一种称之为存储卡的移动IC存储装置一直为大家所熟知。
存储卡内部具有非易失性半导体存储器(IC存储器)，可以存储静止图像数据、活动图像数据、声音数据和音乐数据等各种数字数据。该存储卡例如可以作为信息便携终端、桌上电脑、笔记本电脑、便携式电话机、音响装置和家用电器等主机的外部存储媒体使用。
在以往的存储卡中，有的使用传送1位串行数据、时钟信号和状态信号这样3个信号的3线半双工串行通信协议，用来与主机之间进行数据传送。
串行数据信号是在存储卡和主机之间传送的数据信号。串行数据信号，其数据传送方向和属性随由总线状态信号规定的状态变化。
总线状态信号是规定串行数据信号的状态和各状态下的串行数据信号传送开始时间的信号。
时钟信号是在总线上传送的串行数据信号和总线状态信号的时钟。该时钟信号从主机向存储卡传送。时钟信号必然在后述的数据包通信中的3个状态(BS1～BS3)的时刻输出。
作为上述那样的使用3线半双工串行通信协议的存储卡，有本申请人提交的日本专利申请(特愿平11—53306号公报，美国专利6253259号说明书)。
下面，作为先有的存储卡，说明上述公报所示的存储卡。
图1示出先有的存储卡的概略平面图和端子部分的放大图。先有的存储卡500如图1所示，为卡片形状，其端部部分设有引脚1～引脚10的10个端子。
引脚1和引脚10是接地端子(VSS)。引脚2是总线状态信号从主机向存储卡输入时的BS端子。引脚3和引脚9是电源电压(VCC)端子。引脚4是在存储卡和主机之间传送的串行数据信号的输入输出端子(SDIO)。引脚5和引脚7是备用端子。引脚6是主机判别存储卡是否插入槽中的插入/拔出检测端子(INS端子)。引脚8是时钟信号从主机向存储卡输入的时钟(SCLK)端子。
图2示出先有的存储卡500和主机600之间的接口的前端部分的电路构成例。
先有的存储卡500具有数据输入缓冲器501R、数据输出缓冲器501S、BS输入缓冲器505和CLK输入缓冲器506。
数据输入缓冲器501R和数据输出缓冲器501S起SDIO端子的输入输出驱动器的作用。BS输入缓冲器505起BS端子的输入驱动器的作用。CLK输入缓冲器506起SCLK端子的输入驱动器的作用。
这里，数据输出缓冲器501S是所谓三态缓冲器。在存储卡中，有必要使未使用的输出驱动器的的输出端为高阻状态。因此，在作为数据输出用驱动器起作用的数据输出缓冲器501S中，使用3态缓冲器。在该数据输出缓冲器501S中，使能信号DE2作为控制信号，从未图示的控制部等输入。在该数据输出缓冲器501中，当该使能信号DE2是高时，其输出端变成高阻状态，当该使能信号DE2是低时，其输出端有效。
此外，存储卡500具有数据输入触发器511R、数据输出触发器511S和BS输入触发器515。
数据输入触发器511R和数据输出触发器511S起SDIO端子的输入输出数据的锁存电路的作用。BS数据输入触发器515起BS端子的输入数据的锁存电路的作用。
在数据输入触发器511R中，数据从数据输入缓冲器501输入，向未图示的控制部等输出。在数据输出触发器511S中，数据从未图示的控制部等输入，向数据输出缓冲器501S输出。在BS输入用触发器515中，数据从BS输入缓冲器505输入，向未图示的控制部等输出。
此外，在上述各触发器中，从SCLK端子输入供给的时钟信号。
这里，数据输入触发器511R、BS输入触发器515分别与时钟信号的上升沿的时刻同步，执行数据锁存动作。另一方面，数据输出触发器511S与时钟信号的下降沿的时刻同步，执行数据锁存动作。
另一方面，主机600具有数据输入缓冲器601R、数据输出缓冲器601S、BS输出缓冲器605和CLK输出缓冲器606。
数据输入缓冲器601R和数据输出缓冲器601S起SDIO端子的输入输出驱动器的作用。BS输出缓冲器605起BS端子的输出驱动器的作用。CLK输入缓冲器606起SCLK端子的输出驱动器的作用。
再有，数据输出缓冲器601S是所谓三态缓冲器。使该数据输缓冲器601S为三态缓冲器的理由和存储卡一侧一样。在该数据输出缓冲器601S中，使能信号DE2作为控制信号输入。在该数据输出缓冲器601S中，当该使能信号DE2是高时，其输出端变成高阻状态，当该使能信号DE2是低时，其输出端有效。使能信号DE1从未图示的控制部等输出。
主机600具有数据输入触发器611R、数据输出触发器611S、BS输入触发器615和时钟发生器616。
数据输入触发器611R和数据输出触发器611S起SDIO端子的输入输出数据的锁存电路的作用。BS数据输入触发器615起BS端子的输数据的锁存电路的作用。
时钟发生器616产生规定频率(例如，最大20MHz)的时钟信号。
在数据输入触发器611R中，数据从数据输入缓冲器601输入，向未图示的控制部等输出。在数据输出触发器611S中，数据从未图示的控制部等输入，向数据输出缓冲器601S输出。在BS输出触发器615中，数据从未图示的控制部等输入，向BS输出缓冲器605输出。
此外，在上述各触发器中，从时钟发生器616输入发生的时钟信号。
这里，数据输入触发器611R、数据输出触发器611S和BS输出触发器615分别与时钟信号的下降沿的时刻同步，执行数据锁存动作。
其次，说明在上述那样的前端电路中从主机600向存储卡500传送数据的情况。
首先，设主机侧的使能信号DE1为低，存储卡侧的使能信号DE2为高。因此，主机侧的数据输缓冲器601S，其输出为使能状态，存储卡侧的数据输出缓冲器501S，其输出为高阻状态。由此，串行数据信号(SDIO)按从主机600→存储卡500的方向传送。
串行数据信号与时钟信号的下降沿同步，从主机侧的数据输出触发器611S输出。从数据输出触发器611S输出的串行数据信号经数据输出缓冲器601S→引脚4→数据输入缓冲器501R，向存储卡侧的数据输入触发器511R供给。串行数据信号与时钟信号的上升沿同步，输入到存储卡侧的数据输入触发器511R。
其次，说明从存储卡500向主机600传送数据的情况。
首先，设主机侧的使能信号DE1为高，存储卡侧的使能信号DE2为低。因此，主机侧的数据输缓冲器601S，其输出为高阻状态，存储卡侧的数据输出缓冲器501S，其输出为使能状态。由此，串行数据信号(SDIO)按从存储卡500→主机600的方向传送。
串行数据信号与时钟信号的下降沿同步，从存储卡侧的数据输出触发器511S输出。从数据输出触发器511S输出的串行数据信号经数据输出缓冲器501S→引脚4→数据输入缓冲器601R，向主机侧的数据输入触发器611R供给。串行数据信号与时钟信号的下降沿同步，输入到主机侧的数据输入触发器611R。
再有，总线状态信号从主机600向存储卡500，单向传送数据。即，在本接口中，主机600一侧具有数据通信的主导权。
总线状态信号与时钟信号的下降沿同步，从主机侧的BS输出触发器615输出。从BS输出触发器615输出的总线状态信号经BS输出缓冲器605→引脚2→BS输入缓冲器505，向存储卡侧的BS输入触发器515供给。总线状态信号与时钟信号的上升沿同步，输入到存储卡侧的BS输入触发器515。
此外，时钟信号由时钟发生器616产生，向主机600的各触发器供给。此外，时钟信号经CLK输出缓冲器606→引脚8→CLK输入缓冲器506，输入到存储卡500的各触发器。
其次，说明先有的的存储卡的通信内容。
在先有的存储卡的接口中，利用总线状态信号的切换去规定串行数据信号的属性和方向。状态可分为不进行数据包通信的状态(BS0)和数据包通信中的3个状态(BS1～BS3)，合计共4个状态。总线状态信号通过高和低的切换，依次从BS0到BS3对状态进行切换。
此外，各状态下的数据属性和方向因从存储卡向主机传送数据的读协议和从主机向存储卡传送数据的写协议而异。此外，在先有的存储卡接口中，将BS1到BS3作为1个数据包进行传送管理。从主机到存储卡的数据传送作为写数据包进行管理，从存储卡到主机的数据传送作为读数据包进行管理。
各状态具体通信内容如下。
图3示出写数据包时的通信内容，图4示出读数据包时的通信内容。
BS0是能传送从存储卡到主机的中断信号(INT信号)的状态。
BS1是能传送TPC(传输协议命令)命令的状态。TPC命令是从主机向存储卡传送的控制命令。
在BS2和BS3中，串行数据信号的属性因读数据包和写数据包而异。
BS2在读数据包时，从存储卡向主机传送忙(BSY)信号和准备就绪(READY)信号。在BS2中，当数据传送未准备就绪时，从存储卡向主机送出忙信号，若数据传送准备就绪，则从存储卡向主机送出准备就绪信号。
BS2在写协议时，作为写入对象的传送数据等从主机向存储卡传送。
BS3在读协议时，作为读出对象的传送数据等从存储卡向主机传送。
BS3在写协议时，从存储卡向主机传送忙信号和准备就绪信号。在BS3中，当对从主机到存储卡的传送数据的处理结束时，从存储卡送出忙信号，当处理结束时，从存储卡送出准备就绪信号。
象上述那样，在先有的的存储卡中，进行使用了最大20MHz的传送时钟信号的串行传送。因此，最大数据传送速率为20Mbps。因此，近年来，存储卡内部设置的闪速存储器正在实现高容量，其写入读出速度也在提高。因此，希望得到数据传送速率更高的存储卡。
进而，当提出象上述那样的数据传送速率更高的存储卡的方案时，要求考虑与先有的存储卡的互换性。
此外，在先有的的存储卡中，如上所述，必须与时钟信号的上升沿同步检测从主机传送来的总线状态信号，并与时钟信号的下降沿同步送出数据。
因此，例如，如图5所示，在先有的存储卡中，因必须在时钟信号的上升沿(T101)检测总线状态信号的切换，并在下一个上升沿(T102)开始送出数据，故用来与BS切换对应的动作时间的裕度只占时钟信号的半个周期。因此，在先有的存储卡中，数据传送速率不是由时钟信号的实际周期(最小50ns)、而是由时钟信号的周期的1/2的时间(最小25ns)决定，这就制约了数据传送速率的高速化。
此外，在先有的存储卡中，因1根数据线双向使用，故由总线状态信号规定状态，并指定数据传送方向。因此，变成与总线状态信号的切换对应去切换数据的传送方向。例如，在写数据包的BS0→BS1、BS2→BS3的切换和读数据包的BS0→BS1、BS1→BS2的切换时，切换数据的传送方向。
因与这样的传送方向的切换对应，故在先有的存储卡中，与总线状态信号的切换对应使主机侧的使能信号DE1和存储卡侧的使能信号DE2的信号电平变化。
但是，该变化时间是总线状态信号送出后最开始的下降沿的时间，主机侧的使能信号DE1和存储卡侧的使能信号DE2两者大致是同时变化。因此，例如，当某一个使能信号的变化时间产生错位而出现DE1＝Low、DE2＝Low的状态时，即，出现主机侧和存储卡侧的输出驱动器都有效的状态时，便产生数据总线冲突。因此，在先有的存储卡中，必须严密地进行使能信号DE1、DE2的时序设计，以免产生这样的总线冲突。
发明内容
本发明的目的在于提供一种接口装置，对于利用先有的1位串行数据、时钟和总线状态信号进行的串行通信，也能实现数据传送速率的高速化。
此外，本发明的目的在于提供一种接口装置，能够在保证与利用先有的1位串行数据、时钟和总线状态信号进行的串行通信的互换性的同时，实现数据传送速率的高速化。
此外，本发明的目的在于提供一种能避免数据总线冲突的接口装置。
此外，本发明的目的在于提供一种提高时钟速度以谋求数据传送速率高速化的接口装置。
本发明的接口装置是能对主机自由装卸的外部连接设备的接口装置，包括：与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的数据通信装置；从上述主机接收上述4位并行数据的时钟信号的时钟接收装置；从上述主机接收表示上述4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号接收装置；与从上述主机接收的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制4位并行数据的传送方向的控制装置。
此外，本发明的接口装置的上述控制装置在上述4位并行数据输入时，使设在各4线数据通信线路上的数据输出驱动器的输出端处于开路状态，在4位并行数据从输入向输出切换时，使上述主机的数据输出驱动器的输出端在大于1个时钟周期的期间内处于开路状态，然后，使该外部连接设备的数据输出驱动器的输出端有效。
此外，本发明的接口装置的上述数据通信装置和上述总线状态信号接收装置与上述时钟信号的上升沿或下降沿同步动作。
本发明的接口装置是外部连接设备可自由装卸的主机的接口装置，包括：与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的数据通信装置；向上述外部连接设备发送上述4位并行数据的时钟信号的时钟发送装置；向上述外部连接设备发送表示上述4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号发送装置；与向上述外部连接设备发送的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制4位并行数据的传送方向的控制装置。
此外，本发明的接口装置的上述控制装置在上述4位并行数据输入时，使设在各4线数据通信线路上的数据输出驱动器的输出端处于开路状态，在4位并行数据从输入向输出切换时，使设在上述外部连接设备的数据输出驱动器的输出端在至少大于1个时钟周期的期间内处于开路状态，然后，使该主机的数据输出驱动器的输出端有效。
此外，本发明的接口装置的上述数据通信装置和上述总线状态信号发送装置与上述时钟信号的上升沿或下降沿同步动作。
本发明的接口装置是能对主机自由装卸的外部连接设备的接口装置，包括：与上述主机之间使用1根数据通信线进行1位串行数据的双向通信的串行数据通信装置；与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的并行数据通信装置；从上述主机接收上述1位串行数据或4位并行数据的时钟信号的时钟接收装置；从上述主机接收表示上述1位串行数据或4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号接收装置；与从上述主机接收的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制1位串行数据或4位并行数据的传送方向的控制装置；切换1位串行数据的通信或4位并行数据的通信的切换装置，上述串行数据通信装置共用上述4位并行数据通信的4根数据通信线中的1根数据通信线，进行与主机之间的通信。
本发明的接口装置是外部连接设备可自由装卸的主机的接口装置，包括：与上述外部连接设备之间使用1根数据通信线进行1位串行数据的双向通信的串行数据通信装置；与上述外部连接设备之间使用4根数据通信线进行4位并行数据的双向通信的并行数据通信装置；向上述外部连接设备发送上述1位串行数据或4位并行数据的时钟信号的时钟发送装置；向上述外部连接设备发送表示上述1位串行数据或4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号发送装置；与向上述外部连接设备发送的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制1位串行数据或4位并行数据的传送方向的控制装置；切换1位串行数据的通信或4位并行数据的通信的切换装置，上述串行数据通信装置共用上述4位并行数据通信的4根数据通信线中的1根数据通信线，进行1位串行数据的通信。
附图说明
图1是先有存储卡的概略平面图及端子部分的放大图。
图2是先有存储卡和主机之间的接口的前端部分的电路构成图。
图3是用来说明先有存储卡的写数据包时的通信内容的图。
图4是用来说明先有存储卡的读数据包时的通信内容的图。
图5是用来说明先有存储卡的接口的总线状态的切换时序的图。
图6是本发明实施形态的主机和存储卡的外观斜视图。
图7是从表面看存储卡的斜视图。
图8是从背面看存储卡的斜视图。
图9是存储卡的内部方框构成图。
图10是用来说明存储卡的连接端子序号的图。
图11是用来说明先有存储卡(型号1)的连接端子的功能的图。
图12是用来说明存储卡的插入/拔出检测功能的图。
图13是用来说明本实施形态的存储卡(型号2)的连接端子的功能的图。
图14是用来说明设在连接端子上的输入驱动器及输出驱动器的图。
图15是本实施形态的用来进行存储卡和主机之间的数据传送的接口的功能构成图。
图16是用来说明本实施形态的存储卡的串行接口的图。
图17是用来说明各状态下的通信内容的图。
图18是用来说明串行接口时的BS1的数据传送处理的图。
图19是用来说明串行接口时的BS2(写数据包)的数据传送处理的图。
图20是用来说明本实施形态的存储卡的并行接口的图。
图21是用来说明并行接口时的总线状态信号的切换时序的图。
图22是用来说明并行接口时的BS1的数据传送处理(TPC的传送处理)的图。
图23是用来说明并行接口时的BS2的数据传送处理(写数据包)的图。
图24是用来说明并行接口时的BS3的数据传送处理(读数据包)的图。
图25是用来说明并行接口时的BS2(读数据包)和BS3(写数据包)的数据传送处理的图。
图26是2型存储卡和型号2的主机的接口的前端部分的电路构成图。
图27是2型存储卡和型号1的主机的接口的前端部分的电路构成图。
图28是1型存储卡和型号2的主机的接口的前端部分的电路构成图。
具体实施方式
下面，作为本发明的实施形态，说明使用了本发明的可移动的小型IC存储装置及将该小型存储装置用作为外部存储媒使用的数据处理装置。
再有，以下，把作为本发明的实施形态说明的小型IC存储装置称作存储卡。此外，把使用该存储卡的数据处理装置称作主机。
概述
图6示出主机和存储卡的外观斜视图。
存储卡1内部具有非易失性半导体存储器(IC存储器)，可以存储静止图像数据、活动图像数据、声音数据和音乐数据等各种数字数据。该存储卡1例如可以作为信息便携终端、桌上电脑、笔记本电脑、便携式电话机、音响装置和家用电器等主机2的外部存储媒体使用。存储卡1在插入设在主机2的插槽3的状态下使用。用户可以自由进行存储卡1对插槽3的插入和拔出。因此，例如，可以拔出插在某主机中的存储卡1，再插入其它主机中，可以用于不同主机之间的数据交换。
存储卡1和主机2之间的数据传送通过规定的接口进行。
在背景技术中已说明的存储卡是使用了传送1位串行数据、时钟信号和状态信号这样3个信号的3线半双工串行通信协议的串行接口。
与此对应，本实施形态的存储卡1和主机2利用使用了先有的3线半双工串行通信协议的串行接口进行数据传送，进而，也可以利用使用了6线半双工并行通信协议的并行接口进行数据传送。关于这些接口将在后面详细叙述。此外，本实施形态的存储卡1与在背景技术中已说明的存储卡在外观和机械形状上具有互换性，进而，接线端子也具有互换性。
因此，本实施形态存储卡1可以插在只与在背景技术中已说明的存储卡对应的主机中使用。此外，反过来说，与本实施形态的存储卡1对应的主机2也可以将在背景技术中已说明的存储卡作为外部存储媒体使用。即，本实施形态的存储卡与在背景技术中已说明的存储卡具有互换性。
下面，对于本实施形态存储卡，一边与在背景技术中已说明的存储卡进行比较，一边进行详细说明。再有，在下面的说明中，为了区别本实施形态的存储卡和在背景技术中已说明的存储卡，将在背景技术中已说明的存储卡及与此对应的主机称作型号1，将本实施形态的存储卡及与此对应的主机称作型号2。
外观
图7是从表面看本发明的实施形态的存储卡的斜视图。图8是从背面看本发明的实施形态的存储卡的斜视图。
存储卡1是主面(表面1a和背面1b)大致呈长方形的薄片形状。存储卡1的主面的长边方向的长度约为50mm，短边方向的长度约为21.45mm，厚度约为2.8mm。此外，存储卡1的主面包括表面1a和背面1b，在背面1b长边方向的一端设有10个平面电极(一组连接端子4)，沿短边方向排列成一排。此外，在电极和电极之间，从背面1b垂直向上设有防护套5，用以防止与连接端子相互接触。此外，在存储卡1的背面1b设有禁止误擦除用的滑动开关6。
此外，主机2的插槽3呈凹状，与上述形状的存储卡1匹配，可以插入存储卡1。进而，该插槽3在已插入存储卡1时，可以保持该存储卡1，以免其脱落。此外，在插槽3中，在与存储卡1的10个平面电极对应的位置上设有10个接点。因此，通过存储卡1从连接端子4的方向插入插槽内部(存储卡1沿图7的X方向插入)，使插槽3内的接点与存储卡1的各端子实现电路连接。
再有，型号1和2型存储卡1和插槽3的形状都相同，具有相互之间的机械互换性。
本实施形态的存储卡的电气性能
图9示出存储卡1的内部结构方框图。
存储卡1的构成包括串行接口电路(I/F)11、并行接口电路(I/F)12、寄存器电路13、数据缓冲电路14、ECC电路15、存储器I/F时序电路16、非易失性半导体存储器17和起振控制电路18。
串行接口电路(I/F)11是使用3线半双工串行通信协议，与主机2之间进行数据传送的电路。并行接口电路(I/F)12是使用6线半双工并行通信协议，与主机2之间进行数据传送的电路。存储卡1和主机2之间的数据传送可以使用串行接口电路(I/F)11或并行接口电路(I/F)12进行。因此，在存储卡1中，当用3线半双工串行通信协议传送数据时，使用串行接口电路(I/F)11，当用6线半双工并行通信协议传送数据时，使用并行接口电路(I/F)12。再有，在这里，虽然把串行接口电路(I/F)11和并行接口电路(I/F)12作为不同的电路单独示出，但也可以用1个电路来实现2种功能，并与寄存器电路13内的设定值对应去切换接口协议。
寄存器电路13是存储例如从主机传送来的命令、存储卡1的内部状态、访问数据的地址、执行命令时必需要的各参数、非易失性半导体存储器17内的文件管理信息等的电路。存储在该寄存器电路13中的信息或者由存储器IF时序电路16进行存取，或者通过由主机给出规定的命令来进行存取。
数据缓冲电路14是暂时保存向非易失性半导体存储器17写入的数据和从非易失性半导体存储器17读出的数据的电路。数据缓冲电路14具有规定的数据写入单位(例如，和闪速存储器的页的大小相同的512个字节)个数的数据容量。
ECC电路15对向非易失性存储器17写入的数据附加纠错码(ECC)。此外，ECC电路15根据附加在从非易失性半导体存储器17读出的数据上的纠错码ECC，对该读出的数据进行纠错处理。例如，对512字节的数据单位附加3字节的纠错码。
存储器I/F时序电路16根据存储在寄存器电路13内的命令和各种信息，控制数据缓冲器14和非易失性半导体存储器17之间的数据交换。
非易失性存储器17例如是闪速存储器等非易失性半导体存储器。
起振控制电路18产生本存储卡1内的工作时钟信号。
在象以上那样构成的存储卡1中，例如，按照从主机2经接口给出的各种命令，进行例如数据的写入、数据的读出和擦除等动作。
例如，存储卡1将经串行I/F和并行I/F从主机2传送来的数据暂时存储在数据缓冲电路14中，并在附加ECC之后存储在非易失性半导体存储器17的规定的地址区中。此外，存储卡1将存储在非易失性半导体存储器17的规定的地址中的数据存储在数据缓冲电路14中，并在该数据缓冲电路14上进行纠错，再经串行I/F或并行I/F，向主机2传送。
端子
其次，通过与1型存储卡进行比较来说明连接存储卡和主机的各连接端子的功能。
再有，下面，如图10所示，对存储卡的连接端子附加端子号，并指定10个端子进行说明。即，配置存储卡使其位于面向连接端子4的左侧，当从背面看连接端子时，则如图1所示那样可以看到10个连接端子。对这些连接端子，从上面开始按顺序从引脚1到引脚10附加端子号并进行说明。此外，这里，虽然只对存储卡一侧的端子进行说明，但主机侧对应的端子，同一引脚号具有相同的功能。
(型号1的端子)
首先，说明1型存储卡的连接端子。
图11示出1型连接端子。
引脚1(VSS端子)，与VSS(0V基准电压)连接。该VSS端子与主机侧的地和存储卡侧的地连接，使主机和存储卡的0V基准电位一致。
引脚2(BS端子)，使总线状态信号从主机向存储卡输入。关于总线状态信号将在后面详细叙述。
引脚3(VCC端子)，使电源电压(VCC)从主机向存储卡供给。可使存储卡工作的电源电压例如是2.7～3.6V，供给该范围内的电压。
引脚4(SDIO端子)，输入输出在存储卡和主机之间传送的串行数据信号。
引脚5(保留端子)是备用端子，没有特别的功能。
引脚6(INS端子)，用于插入/拔出检测，用来使主机判断存储卡是否插入插槽中。具体地说，如图12所示，存储卡侧的INS端子与VSS连接。另一方面，主机侧的INS端子经电阻RINS上拉到电源电压(VCC)。因此，当从主机侧检测INS端子的电压电平时，若主机2插入了存储卡，则变成低电平，若主机2没有插入存储卡，则变成高电平。因此，主机通过判断该INS的电压电平，可以判断是否插入了存储卡。
引脚7(保留端子)，是备用端子，没有特别的功能。
引脚8(SCLK)，使由SDIO端子传送的串行数据信号从主机向存储卡输入。
引脚9(VCC端子)，使电源电压(VCC)从主机向存储卡供给。引脚9和引脚3内部连在一起。
引脚10(VSS端子)，与VSS连接，和引脚1内部连在一起。
(型号2端子的说明)
其次，说明本实施形态存储卡(2型)的连接端子。图13示出2型连接端子的功能。再有，因型号2可以使用已使用了3线半双工串行通信协议的串行接口和已使用了6线半双工并行通信协议的并行接口这样两个接口，故在图13中分别示出各种接口的功能。
引脚1(VSS端子)，与VSS(0V基准电压)连接。该VSS端子与主机侧的地和存储卡侧的地连接，使主机和存储卡的0V基准电位一致。串行接口和并行接口都可以公用，功能也一样。
引脚2(BS端子)，使总线状态信号从主机向存储卡输入。串行接口和并行接口都可以公用，功能也一样。
引脚3(DATA1端子)，当作为串行接口使用时，输出驱动器的输出端为高阻状态(即开路状态)，没有特别的功能。当作为并行接口使用时，输入输出在存储卡和主机之间传送的4位并行数据中的从低位开始的第2位数据信号(DATA1)。
这里，若是半双工协议，在1个线路上可以进行双向数据通信。因此，当做成接口电路时，如图14所示，输入驱动器21和输出驱动器22连接在输入输出端子上。在数据输出时，只需要输出驱动器22，不需要输入驱动器21，但是，一般，因驱动器的输入阻抗非常高，对通信数据没有特别的影响，故输入驱动器21原封不动地放在那里。相反，在数据输入时，只需要输入驱动器21，不需要输出驱动器22。但是，若数据输入时使输出驱动器原封不动地放在那里，则因从输出驱动器22输出的信号或因输出驱动器22本身的输出阻抗的关系，有可能对线路中传送的数据产生影响。因此，在使用了半双工协议的接口中，一般，在数据输入时，使输出驱动器22的输出端为高阻、即开路状态。本实施形态的接口也一样，在数据输入时，使输出驱动器22的输出端为高阻状态。使输出驱动器22的输出端为高阻状态的方法什么样的方法都可以，例如，可以使用象图14所示那样的3态缓冲器，也可以使用开闭型开关使其开路。
在引脚3中，当以串行协议使用时，如以上那样，使用数据输入输出切换时使用的高阻功能，使输出驱动器的输出端为高阻状态。再有，下面的引脚5和引脚7也一样。
引脚4(SDIO/DATA0端子)，当作为串行接口使用时，输入输出在存储卡和主机之间传送的串行数据(SDIO)信号。当作为并行接口使用时，输入输出在存储卡和主机之间传送的4位并行数据中的最低位的数据信号(DATA0)。
引脚5(DATA2端子)，当作为串行接口使用时，输出驱动器的输出端为高阻(即开路)状态，没有特别的功能。当作为并行接口使用时，输入输出在存储卡和主机之间传送的4位并行数据中的从低位开始的第3位数据信号(DATA2)。
引脚6(INS端子)，用于插入/拔出检测，用来使主机判断存储卡是否插入插槽中。该INS端子以和型号1相同的构成来进行插入/拔出检测。此外，串行接口和并行接口都可以公用，功能也一样。
引脚7(DATA3端子)，当作为串行接口使用时，输出驱动器的输出端为高阻(即开路)状态，没有特别的功能。当作为并行接口使用时，输入输出在存储卡和主机之间传送的4位并行数据中的最高位的数据信号(DATA3)。
引脚8(SCLK)，从主机输入时钟信号。串行接口和并行接口都可以公用，功能也一样。
引脚9(VCC端子)，从主机供给电源电压(VCC)。串行接口和并行接口都可以公用，功能也一样。可使存储卡工作的电源电压例如是2.7～3.6V。
引脚10(VSS端子)，与VSS连接。和引脚1内部连在一起。串行接口和并行接口都可以公用，功能也一样。
若比较以上那样的1型存储卡和本实施形态的存储卡(型号2)的端子关系，可以发现引脚1(VSS端子)、引脚2(BS端子)、引脚6(INS端子)、引脚8(SCLK端子)、引脚9(VCC端子)和引脚10(VSS端子)是公用的。
此外，关于引脚4，型号1的端子功能在串行接口时切换至串行数据信号的输入输出，在并行接口时切换至并行数据信号的最低位的输入输出。
因此，即使2型存储卡插入与型号1对应的主机中，也能够通过串行接口与该主机进行数据传送。此外，即使2型主机插入1型存储卡，也能够通过串行接口与该1型存储卡进行数据传送。
如上所述，本实施形态的2型存储卡和主机对1型存储卡和主机(型号1)具有端子的互换性。
再有，引脚3在型号1中变成VCC端子，在型号2中变成DATA1端子，但是，即便将1型存储卡插入2型主机，因引脚9又成为另一个VSS端子，故可以从主机向存储卡供给电源。相反，即便将2型存储卡插入1型主机，若将存储卡的端子功能设定为串行接口，因存储卡的引脚3变成高阻(开路)状态，故对主机或存储卡都没有特别的影响。此外，该引脚3通过设在端子上的下拉电阻(参照图14)，沿着电源电压(VCC)→下拉电阻→地(VSS)，流过DC电流，但也可以利用开关使该下拉电阻开路，或者，若将限流电阻下拉电阻设定得足够大，也不会有问题。进而，也可以在主机3一侧使引脚3开路。
存储卡和主机之间的接口系统的构成
图15示出本实施形态的用来进行存储卡和主机之间的数据传送的接口的功能构成图。
主机2由文件管理器31、TPC接口32、串行接口33和并行接口34构成。此外，存储卡1由串行接口35、并行接口36、寄存器37、数据缓冲器38、存储器控制器39和存储器40构成。
文件管理器31在主机的操作系统上对存储在存储卡1中的文件和存储在主机的其它媒体中的文件进行管理。
TPC接口32是文件管理器31的下位层。TPC接口32通过本存储卡接口特有的命令(TPC：传输协议命令)对存储卡1内的寄存器37和数据缓冲器38进行访问。
串行接口33、35是TPC接口的下位层，也是本接口系统的物理层。串行接口33、35根据传送1位串行数据、时钟信号、总线状态信号这3种信号的3线半双工通信协议进行数据传送。
并行接口34、36是TPC接口的下位层，也是本接口系统的物理层。并行接口34、36根据传送4位并行数据、时钟信号、总线状态信号这6种信号的6线半双工通信协议进行数据传送。
寄存器37存储从主机传送来的命令、存储卡的内部状态、存储器的数据地址、执行命令时必需要的各参数和存储器内的文件管理信息等。
数据缓冲器38是暂时保存向存储器40写入的数据和从存储器40读出的数据的缓冲区。
存储器控制器39根据寄存器电路13内存储的命令和各种信息，控制数据缓冲器38和存储器40之间的数据交换，进行数据的读出、写入和擦除。
存储器40是数据的存储区，通过存储器控制器39，作为独立的模块进行虚拟。
在象以上那样构成的主机和存储卡中，可以通过上述串行接口或并行接口，将存储在由文件管理器31管理的其它媒体中的数据传送到存储器40中。此外，可以通过上述串行接口或并行接口，将存储在存储器40中的数据传送到由文件管理器31管理的其它媒体中。
此外，象以上那样构成的主机和存储卡象下述那样进行串行接口和并行接口的选择。
在用于存储卡和主机之间的数据传送的接口中，首先，在接通电源时，主机和存储卡都使用串行接口开始动作。这样一来，即使在主机与型号1对应、存储卡与型号2对应的型号不同的情况下，也能进行数据传送。相反，即使在主机与型号2对应、存储卡与型号1对应的情况下，也能进行数据传送。
接下来，当主机与型号1对应时，继续直接使用串口进行数据通信。
相反，当主机与型号2对应时，主机2判断插入的存储卡是型号1还是型号2。该判断例如可以对于型号1和型号2使存储卡寄存器内的规定的参数为不同的值。这样，通过记述寄存器内的规定的参数的值，可以从主机发送存取寄存器值的TPC命令，参照该值进行判断。
若插入的存储卡是型号1，则主机直接使用串行接口继续通信。若插入的存储卡是型号2，则发送表示切换接口的TPC命令，改写寄存器37内的特定的参数。当改写了该寄存器内的特定的值时，主机和存储卡开始使用并行接口传送数据。
再有，当从并行接口变为串行接口时，主机再次发送规定的TPC命令，将上述特定的参数改写成初始值。
此外，判断插入的存储卡是与型号1对应还是与型号2对应可以通过参照引脚3的电压电平由主机进行。
若存储卡与型号1对应，则向引脚3供给VCC。因此，若引脚3的电压电平是高电平，则可以判断插入的存储卡是型号1。若存储卡与型号2对应，因在电源接通之后初始化设定为串行接口，故引脚3的输出驱动器的输出端变成高阻(开路)状态。因此，若存储卡与型号2对应，引脚3的电压电平经下拉电阻而降为地电平。所以，若引脚3的电压电平是低电平，则可以判断插入的存储卡是型号2。
串行接口
1型存储卡的接口和本实施形态的串行接口使用相同的3线半双工串行通信协议进行数据传送。下面，说明这些串行接口。
串行接口如图16所示，通过状态信号(BS)、串行数据信号(SDIO)和时钟信号(SCLK)这3根信号线将主机和存储卡连在一起。
串行数据信号是存储卡和主机之间传送的数据信号。串行数据信号其数据的传送方向和属性根据由总线状态信号规定的状态变化。
总线状态信号是规定串行数据信号的状态和各状态下的串行数据信号的传送开始时间的信号。该总线状态信号从主机向存储卡传送。状态可分为不进行数据包通信的1个状态(BS0)和数据包通信中的3个状态(BS1～BS3)，合计共4个状态。总线状态信号通过高低切换时序，从BS0到BS3按顺序进行状态切换。
时钟信号是总线上传送的串行数据信号和总线状态信号的时序信号。该时钟信号从主机向存储卡传送。时钟信号必然向数据包通信中的3个状态(BS1～BS3)输出。
各状态下的通信内容如图17所示。
BS0是能够在串行数据(SDIO)上传送从存储卡到主机的中断信号(INT信号)的状态，不进行数据包通信。表示BS0的状态信号的信号电平由低电平表示。
BS1是在串行数据(SDIO)线上传送TPC命令的状态。表示BS1的总线状态的信号电平由高电平表示。TPC命令从主机传送到存储卡。TPC命令是主机访问存储卡内部所必要的命令。在TPC命令中，有对数据缓冲器的数据读写、对寄存器的数据读写和加给存储器控制器的命令的设定这样3种内容。作为加给存储器控制器的命令，例如，有闪速存储器控制命令和功能控制命令。闪速存储器控制命令是对存储卡内的IC存储器进行直接访问的命令。例如有将存储器的指定页的数据读出到数据缓冲器的读出命令，将数据缓冲器的数据写入指定页的写入命令，擦除存储器内的指定块的数据的擦除命令等。此外，功能控制命令是控制存储卡的各功能的命令。例如有使存储卡内的时钟振荡器停止的命令，访问数据缓冲器的命令等。
在BS2和BS3中，串行信号的属性因从存储卡向主机传送数据的读出协议和从主机向存储卡传送数据的写入协议而异。
BS2在读出协议时，在串行数据(SDIO)线上传送忙(BSY)信号和准备就绪(RDY)信号。即，在读出协议时，与主机的命令对应进行从存储卡向主机的数据传送，当该传送未准备好时，从存储卡向主机发出忙信号，若该传送准备就绪，则从存储卡向主机送出准备就绪信号。
BS2在写入协议时，在串行数据(SDIO)线上从主机向存储卡传送作为写入对象的传送数据和该传送数据的CRC(循环冗余码校验)。BS3在读出协议时，在串行数据(SDIO)线上从存储卡向主机传送作为读出对象的传送数据和该传送数据的CRC。
BS3在写入协议时，在串行数据(SDIO)线上传送忙信号和准备就绪信号。即，在写入协议时，和命令一起从主机向存储卡传送写入数据，当对该传送数据未处理完毕时，从存储卡送出忙信号，若该处理完毕，则从存储卡送出准备就绪信号。
在本串行接口中，象以上那样进行状态管理。再有，在本接口中，将从BS1到BS3作为1个数据包，只要通信不出错，1个数据包完成1次通信。
串行接口的信号时序
说明串行接口中的各信号的输入输出时序。
在本串行接口中，按下面的时序进行信号的输入输出。
(1)发送侧利用时钟信号的下降沿输出串行数据信号。接收侧利用时钟信号的上升沿输入串行数据信号。
(2)主机与时钟信号的下降沿同步输出总线状态信号。存储卡在时钟信号的上升沿检测总线状态信号。主机与输出串行数据信号的最终数据的LSB的时间同步切换到新的总线状态信号。
(3)TPC、数据和CRC等由串行数据(SDIO)信号传送的数据从MSB开始传送。
说明按以上输入输出时序进行的数据传送处理的具体例子。
(BS1的数据处理)
首先，参照图18说明BS1时的数据传送处理。
......主机侧的时序
主机在时钟信号的任意1个下降沿(T1)使总线状态信号为高电平。
接着，主机在时钟信号的下一个上升沿(T2)之前开始供给时钟信号(SCLK)。
接着，主机从时钟信号的下一个上升沿(T3)开始TPC的输出。TPC从MSB开始输出。
接着，主机在输出TPC的LSB的时钟信号的下降沿的时间将总线状态信号切换到低电平。
接着，主机在时钟信号的下一个下降沿(T7)开始输出用B@传送的传送数据。再有，这里，说明的是写入数据包时的情况，但在读出数据包时，则变成BSY/RDY信号的输入。
......存储卡侧的时序
首先，存储卡在(T2)时刻检测总线状态信号的高电平，从时钟信号的下一个上升沿(T4)开始接收TPC的MSB。
接着，存储卡在时钟信号的上升沿(T6)接收TPC的LSB。这时，存储卡在接收TPC的LSB的同时(T6)检测总线状态信号的低电平。
接着，从时钟信号的下一个下降沿(T7)开始对BS2进行处理。
其次，参照图19说明BS2时的数据传送处理(写入数据包时)
......主机侧的时序
主机在从将总线状态信号切换到低电平的下降沿(T11)的时间开始1个时钟周期后的下降沿(T13)，从开头数据MSB开始传送数据。
接着，主机将数据全部送出后再送出16比特的CRC。
接着，主机在输出CRC的LSB的时钟信号的下降沿(T15)的时刻将总线状态信号切换到高电平。
接着，主机从上述时间(T15)的1个半时钟周期之后的时钟信号的上升沿(他8)开始接收BS3的BSY信号。
......存储卡侧的时序
存储卡在将总线状态信号切换到低电平的时间(T11)的下一个上升沿(T12)检测总线状态信号的低电平。
接着，存储卡从下一个上升沿(T14)开始接收传送数据的MSB。
接着，存储卡在上述时间(T15)的下一个上升沿(T16)接收CRC的LSB。这时，存储卡在接收LSB的同时(T16)检测总线状态信号的高电平。
接着，从上述时间(T16)的下一个下降沿(T17)开始输出BS3的BSY信号。
并行接口
其次，说明并行接口。
并行接口如图20所示，通过总线状态信号(BS)、4路并行数据信号(DATA【3:0】)和时钟信号(SCLK)这6路信号将主机和存储卡连在一起。
并行数据信号是在存储卡和主机之间传送的数据信号。以4位的宽度传送，其数据的传送方向和属性根据由总线状态信号规定的状态变化。
总线状态信号和时钟信号与串行接口一样。
各状态下的通信内容和串行接口信号一样。但是，BSY信号、RDY信号在和串行数据信号共用的DATA0的线上传送。
并行接口时信号时序
说明并行接口中的各信号的输入输出时序。
在本并行接口中，按以下时序进行信号的输入输出。
(1)发送侧利用时钟信号的下降沿输出并行数据信号。接收侧利用时钟信号的下降沿输入并行数据信号。
这样一来，在串行接口中动作时间的裕度只有半个时钟\周期，数据的传送速率受时钟周期的1/2的制约，而在并行接口中，其动作裕度可以达到1个时钟周期，所以，可以提高时钟速度，实现高速通信。
(2)传送的数据将8位数据(字节数据)分割成高4位和低4位，变成4位并行数据。进而，先传送高4位数据，接着，传送低4位数据。
(3)考虑到存储卡在接收时钟信号的下降沿之后再输入并行数据这一情况，对主机设定并行数据信号和串行数据信号的输出时序。
(4)考虑到存储卡在接收时钟信号的下降沿之后再输出并行数据这一情况，对主机设定总线状态信号的输入(锁存)时序。
(5)主机按照图21所示的时序使总线状态信号变化。即，总线状态(BS)信号的输入(锁存)和前一个状态的最后字节的高4位的输入(锁存)是在同一个时间。再有，在图21中，S1的时间是总线状态变化的时间和输出最后字节的高4位的时间。S2的时间是存储卡检测总线状态变化的时间，是锁存最后字节的高4位和输出最后字节的低4位的时间。S3的时间是输出最后字节的低4位的时间和输出先头字节的高4位的时间。S4的时间是锁存最后字节的高4位和输出最后字节的低4位的时间。
(6)在切换并行数据的输入输出方向时，主机和存储卡同时使设在并行数据信号的各端子上的输出驱动器的输出端在1个时钟周期的高阻(开路)状态之后，开始新方向的数据传送。
这样一来，即使数据输出驱动器的输出端的控制时序多少有些偏差也不会产生总线冲突。因此，能进行可靠的数据传送而不需要严格的时序控制。
说明按照以上的输入输出时序进行的数据传送处理。
再有，在图22～图25中，在图示出总线状态信号、时钟信号和传送数据的同时，记载了主机侧的使能信号(XOEhost)和存储卡侧的使能信号(XOEms)。主机侧的使能信号(XOEhost)是用来使设在主机的并行数据(DATA[3:0])的各端子上的输出驱动器的输出端为高阻状态的信号。此外，存储卡侧的使能信号(XOEms)是用来使设在存储卡的并行数据(DATA[3:0])的各端子上的输出驱动器的输出端为高阻状态的信号。这样进行控制，使得当两个使能信号为高电平时，输出驱动器的输出端为高阻状态，当为低电平时，则输出驱动器的输出端有效。
此外，在图22～图25中，X表示不定值，Z表示高阻状态。
(BS1的数据处理)
参照图22说明BS1状态下的数据传送处理(TPC的传送处理)。
......主机侧的时序
主机在时钟信号的任何一个下降沿(T21)使总线状态信号为高电平。
接着，主机在时钟信号的下一个下降沿(T22)到来之前开始供给时钟信号。
接着，主机从时钟信号的下一个下降沿(T23)开始对BS1进行处理。
即使开始对BS1进行处理，主机仍然使主机侧的使能信号(XOEhost)处于高电平，在时钟信号的下一个下降沿(T24)才使主机侧的使能信号(XOEhost)为低电平。即，在开始对BS1处理的最初的第1位，使并行数据信号的输出驱动器的输出为高阻状态，从第2位开始使并行数据信号的输出驱动器的输出有效。再有，在对BS1处理开始后的第2位传送的并行数据的值为低电平的值，存储卡侧认为该值是不定值。
接着，主机在时钟信号的下一个下降沿(T25)开始送出TPC的高4位。即，在开始对BS1处理的第3位传送TPC的高4位。再有，TPC是8位字节数据。
接着，主机在时钟信号的下一个下降沿(T26)开始送出TPC的低4位。即，在开始对BS1处理的第4位传送TPC的低4位。
接着，主机在时钟信号的下一个下降沿(T27)使总线状态信号为低电平。在开始对BS1处理的第5位输出低电平，存储卡侧将该电平作为不定值来确认。
接着，主机在时钟信号的下一个下降沿(T25)，或者送出不定值，或者使主机侧的使能信号(XOEhost)为高电平。即，在开始对BS1处理的第6位为不定值，或是高阻状态。究竟如何，则视传送的TPC是写入命令还是读出命令而定。当是写入命令时，因在下一个状态(BS2)传送数据的方向不反向，故该第6位不是高阻状态而输出低电平，存储卡将其认作为不定值。当是读出命令时，在下一个状态(BS2)传送数据的方向反向。即，从存储卡向主机发送数据。因此，该第6位处于高阻状态。
而且。主机在下一个下降沿(T29)结束对BS1的处理，再开始下一个状态BS2的处理。
......存储卡侧的时序
存储卡在上述时间(T22)检测总线状态信号的高电平。
接着，从时钟信号的下一个下降沿(T23)开始对BS1进行处理。
当开始对BS1处理时，存储卡首先在最初的下降沿(T23)使存储卡侧的使能信号(XOEms)为高电平。
接着，存储卡忽略时间(T24)、(T25)接收的数据。这是因为这时为高阻状态或不定值。再有，下面的(T28)、(T29)也同样被忽略。
接着，存储卡在时钟信号的下一个下降沿(T26)接收TPC的高4位。
接着，存储卡在时钟信号的下一个下降沿(T27)接收TPC的低4位。
接着，接着，存储卡在时钟信号的下一个下降沿(T28)检测总线状态信号的低电平。
而且。存储卡在时钟信号的下一个下降沿(T29)结束对BS1的处理，再开始下一个状态BS2的处理。
(BS2的数据处理写入数据包时)
参照图23说明BS2状态下的数据传送处理(写入数据包时)。
......主机侧的时序
主机在时钟信号的规定的下降沿(T31)使总线状态信号为低电平。切换该总线状态信号的时间是图22所示的T27的时间。
主机在总线状态信号切换到低电平的2个时钟周期之后的下降沿(T33)开始BS2的处理。再有，主机侧使能信号(XOEhost)接着BS1，仍然是低电平。
主机在开始BS2的处理的时刻(T33)，从先头字节的高4位开始传送数据。
接着，主机在送出全部数据之后送出16位的CRC。
接着，主机在输出CRC的最后4位数据的时间(T35)的下一个时钟信号的下降沿(T36)将总线状态信号切换到高电平。再有，这时传送的并行数据的值在主机侧是输出低电平，在存储卡侧认为是不定值。
接着，主机在时钟信号的下一个下降沿(T37)使主机侧使能信号(XOEhost)为高电平。即，写入数据包时的BS2的最后一位是高阻状态。
而且，主机在下一个下降沿(T38)结束对BS2的处理，再开始下一个状态的BS3的处理。
......存储卡侧的时序
存储卡在时间(T32)检测总线状态信号的低电平。
接着，存储卡从时钟信号的下一个下降沿(T33)开始对BS2进行处理。再有，存储卡侧的使能信号(XOEms)接着BS1仍然为是电平。
接着，存储卡从开始BS2的处理的时钟信号的下一个下降沿(T34)开始接收传送的数据。
接着，存储卡在时间(T36)，在接收了CRC的最后字节的低4位之后，在下一个下降沿(T37)检测总线状态信号的高电平。
而且，在下一个下降沿(T38)使存储卡侧使能信号(XOEms)为低电平，开始BS3的BSY信号的输出。
(BS3的数据处理，读出数据包时)
参照图24说明BS3状态下的数据传送处理(读出数据包时)。
......主机侧的时序
主机在时钟信号的规定的下降沿(T41)使总线状态信号为高电平。
接着，主机在从将总线状态信号切换到高电平的的时间开始2个时钟周期后的下降沿(T43)开始BS3的处理。再有，主机侧使能信号(XOEhost)保持BS2的高电平状态。
接着，主机从开始BS3处理的时间(T43)的时钟信号的下一个下降沿(T44)开始接收传送的数据。
接着，主机在接收CRC的最后字节的前一个字节的低4位的时刻将总线状态信号切换到低电平。
而且，主机在接收CRC的最后字节的低4位之后结束数据包的读出，并开始下一个状态BS0的处理。
......存储卡侧的时序
存储卡在时间(T42)检测总线状态信号的高电平。
接着，存储卡从时钟信号的下一个下降沿(T43)开始对BS2进行处理。再有，存储卡侧的使能信号(XOEms)保持BS2状态下的低电平。
接着，存储卡在开始BS3处理的时刻(T43)，从先头字节的高4位开始传送数据。
接着，存储卡在送出全部数据之后，送出16比特的CRC。
接着，存储卡在输出CRC的最后字节的低4位的时刻(T46)的同时检测总线状态信号的低电平，并结束对BS3的处理，再开始下一个状态BS0的处理。
(BSY信号、RDY信号的传送)
参照图25说明BS2(读数据包时)和BS3(写数据包时)的数据传送处理(忙信号、准备就绪信号)。
......主机侧的时序
主机在时钟信号的规定的下降沿(T51)切换总线状态信号。在写数据包时，将总线状态信号切换到高电平(图23的时间T36)，在读数据包时，将总线状态信号切换到低电平(图22的时间T27)。
接着，主机在从切换总线状态信号的时间开始1个时钟周期后的下降沿(T52)使主机侧的使能信号(XOEhost)为高电平。
接着，主机从上述时间(T52)的3个时钟周期后的下降沿(T55)开始接收BSY信号。
接着，主机在已检测出4个时钟周期以上的每一个时钟周期交替出现高低电平的RDY信号的时间(T56)切换总线状态信号。在写数据包时，将总线状态信号切换到低电平，在读数据包时，将总线状态信号切换到高电平。
而且，主机从上述时间(T56)的2个时钟周期之后的时间(58)开始下一个状态(写数据包时是BS0，读数据包时是BS3)的处理。
......存储卡侧的时序
存储卡从时间(T52)的检测出总线状态信号的切换之后的1个时钟周期的下降沿(T53)开始，使存储卡侧的使能信号(XOEms)为低电平，同时输出BSY信号。
接着，存储卡伴随内部处理的结束将输出从BSY信号切换到RDY信号。
接着，存储卡在时间(T57)检测总线状态信号的切换，并从其1个时钟周期之后的下降沿(T58)开始下一个状态的处理(写数据包时是BS0，读数据包时是BS3)。
接口电路的前端
其次，说明存储卡和主机之间的接口的前端部分的具体电路构成例子。
图26示出2型存储卡和2型主机的接口的前端部分的具体电路构成图。
......存储卡侧(2型)的电路构成
存储卡1具有第1～第4数据输入缓冲器101R～104R、第1～第4数据输出缓冲器101S～104S、BS输入缓冲器105和CLK输入缓冲器106。
第1数据输入缓冲器101R和第1数据输出缓冲器101S起SDIO/DATA0端子的输入输出驱动器的作用。第2数据输入缓冲器102R和第2数据输出缓冲器102S起DATA1端子的输入输出驱动器的作用。第3数据输入缓冲器103R和第3数据输出缓冲器103S起DATA2端子的输入输出驱动器的作用。第4数据输入缓冲器104R和第4数据输出缓冲器104S起DATA3端子的输入输出驱动器的作用。
BS输入缓冲器105起BS端子的输入驱动器的作用。
CLK输入缓冲器106起SCLK端子的输入驱动器的作用。
再有，第1～第4数据输出缓冲器101S～104S是所谓3态缓冲器。使能信号DE2作为控制信号输入第1数据输出缓冲器101S。第1数据输出缓冲器101S的输出端在该使能信号DE2为高电平时成为高阻状态，在低电平时有效。此外，使能信号DE20作为控制信号输入第2～第4数据输出缓冲器102S～104S。第2～第4数据输出缓冲器102S～104S的输出端在该使能信号DE20为高电平时成为高阻状态，在低电平时有效。使能信号DE2和DE20从未图示的控制部等输出。
存储卡1具有第1～第4数据输入触发器111R～114R、第1～第4数据输出触发器111S～114S、并行BS输入触发器115、串行数据输入触发器121R和串行BS输入触发器125。
第1数据输入触发器111R和第1数据输出触发器111S起SDIO/DATA0端子的输入输出数据锁存电路的作用。第2数据输入触发器112R和第2数据输出触发器112S起DATA1端子的输入输出数据锁存电路的作用。第3数据输入触发器113R和第3数据输出触发器113S起DATA2端子的输入输出数据锁存电路的作用。第4数据输入触发器114R和第4数据输出锁存电路114S起DATA3端子的输入输出数据锁存电路的作用。
BS输入触发器115起BS端子的输入数据锁存电路的作用。
串行数据输入触发器121R在用串行接口传送数据时起SDIO/DATA0端子的输入数据锁存电路的作用。
串行BS输入触发器125在用串行接口传送数据时起BS端子的输入数据锁存电路的作用。
第1～第4数据输入触发器111R～114R从第1～第4数据输入缓冲器101R～104R输入数据，向未图示的控制部等输出数据。
第1～第4数据输出触发器111S～114S从未图示的控制部等输入数据，向第1～第4数据输出缓冲器101S～104S输出数据。
BS输入触发器115从BS输入缓冲器105输入数据，向未图示的控制部等输出数据。
串行数据输入触发器121R从第1数据输入缓冲器101R输入数据，向未图示的控制部等输出数据。
串行BS输入触发器125从BS输入缓冲器105输入数据，向未图示的控制部等输出数据。
此外，以上各触发器输入从SCLK端子供给的时钟信号。
这里，第1～第4数据输入触发器111R～114R、第1～第4数据输出触发器111S～114S和BS输入触发器115分别与时钟信号的下降沿同步，执行锁存数据的动作。
与此对应，串行数据输入触发器121R和串行BS输入触发器125与时钟信号的上升沿同步，执行锁存数据的动作。
......主机侧(2型)的电路构成
主机2具有第1～第4数据输入缓冲器201R～204R、第1～第4数据输出缓冲器201S～204S、BS输入缓冲器205和CLK输入缓冲器206。
第1数据输入缓冲器201R和第1数据输出缓冲器201S起SDIO/DATA0端子的输入输出驱动器的作用。第2数据输入缓冲器202R和第2数据输出缓冲器202S起DATA1端子的输入输出驱动器的作用。第3数据输入缓冲器203R和第3数据输出缓冲器203S起DATA2端子的输入输出驱动器的作用。第4数据输入缓冲器204R和第4数据输出缓冲器204S起DATA3端子的输入输出驱动器的作用。
BS输入缓冲器205起BS端子的输出驱动器的作用。
CLK输入缓冲器206起SCLK端子的输出驱动器的作用。
再有，第1～第4数据输出缓冲器201S～204S是所谓3态缓冲器。使能信号DE1作为控制信号输入第1数据输出缓冲器201S。第1数据输出缓冲器201S的输出端在该使能信号DE1为高电平时成为高阻状态，在低电平时有效。此外，使能信号DE10作为控制信号输入第2～第4数据输出缓冲器202S～204S。第2～第4数据输出缓冲器202S～204S的输出端在该使能信号DE10为高电平时成为高阻状态，在低电平时有效。使能信号DE1和DE10从未图示的控制部等输出。
主机2具有第1～第4数据输入触发器211R～214R、第1～第4数据输出触发器211S～214S、BS输出触发器215和时钟发生器216。
第1数据输入触发器211R和第1数据输出触发器211S起SDIO/DATA0端子的输入输出数据锁存电路的作用。第2数据输入触发器212R和第2数据输出触发器212S起DATA1端子的输入输出数据锁存电路的作用。第3数据输入触发器213R和第3数据输出触发器213S起DATA2端子的输入输出数据锁存电路的作用。第4数据输入触发器214R和第4数据输出锁存电路214S起DATA3端子的输入输出数据锁存电路的作用。
BS输出触发器215起BS端子的输出数据锁存电路的作用。
时钟发生器216产生规定频率(例如20MHz)的时钟信号。
第1～第4数据输入触发器211R～214R从第1～第4数据输入缓冲器201R～204R输入数据，向未图示的控制部等输出数据。
第1～第4数据输出触发器211S～214S从未图示的控制部等输入数据，向第1～第4数据输出缓冲器201S～204S输出数据。
BS输出触发器215从未图示的控制部等向BS输出缓冲器205输出数据。
此外，以上各触发器输入从时钟发生器216产生的时钟信号。
这里，第1～第4数据输入触发器211R～214R、第1～第4数据输出触发器211S～214S和BS输出触发器215分别与时钟信号的下降沿同步，执行锁存数据的动作。
通过采用上述前端电路的构成，可以使用与上述串行接口和并行接口相适用的时序，在存储卡和主机之间进行数据传送。
......并行数据通信
其次，说明在上述前端电路中从主机2向存储卡1传送并行数据的情况。
首先，设主机侧的使能信号DE1和DE10是低电平，存储卡侧的使能信号DE2和DE20是高电平。因此，主机侧的数据输出缓冲器201S～204S其输出为使能状态，存储卡侧的数据输出缓冲器101S～104S其输出为高阻状态。这样一来，并行数据信号(DATA3:0)是从主机2向存储卡1的方向传送。
并行数据信号与时钟信号的下降沿同步，从主机侧的数据输出触发器211S～214S输出。从数据输出触发器211S～214S输出的并行数据信号经数据输出缓冲器201S～204S→引脚4、3、5、7→数据输入缓冲器101R～104R，向存储卡侧的数据输入触发器111R～114R供给。并行数据信号与时钟信号的下降沿同步，输入到存储卡侧的数据输入触发器111R～114R。
再有，这时，不使用串行数据输入触发器121R。
其次，说明从存储卡1向主机2传送并行数据的情况。
首先，设主机侧的使能信号DE1和DE10是高电平，存储卡侧的使能信号DE2和DE20是低电平。因此，主机侧的数据输出缓冲器201S～204S其输出为高阻状态，存储卡侧的数据输出缓冲器101S～104S其输出为使能状态。这样一来，并行数据信号(DATA3:0)是从存储卡1向主机2的方向传送。
并行数据信号与时钟信号的下降沿同步，从存储卡侧的数据输出触发器111S～114S输出。从数据输出触发器111S～114S输出的并行数据信号经数据输出缓冲器101S～104S→引脚4、3、5、7→数据输入缓冲器201R～204R，向主机侧的数据输入触发器211R～214R供给。并行数据信号与时钟信号的下降沿同步，输入到主机侧的数据输入触发器211R～214R。
再有，总线状态信号从主机2向存储卡1的方向传送数据。即，在本接口中，主机2一侧具有数据通信的主导权。
总线状态信号与时钟信号的下降沿同步，从存储卡侧的BS输出触发器215输出。从BS输出触发器215输出的总线状态信号经BS输出缓冲器205→引脚2→BS输入缓冲器105，向存储卡侧的BS输入触发器115供给。总线状态信号与时钟信号的下降沿同步，输入到存储卡侧的BS输入触发器115。再有，这时，不使用存储卡侧的串行BS输入触发器125。
此外，时钟信号由时钟发生器216产生，供给主机2的各触发器。此外，时钟信号经CLK输出缓冲器206→引脚8→CLK输入缓冲器106，输入给存储卡1的各触发器。
......串行数据通信
其次，说明在上述前端电路中从主机2向存储卡1传送串行数据的情况。
首先，设主机侧的使能信号DE1是低电平，存储卡侧的使能信号DE2是高电平。因此，主机侧的数据输出缓冲器201S的输出为使能状态，存储卡侧的数据输出缓冲器101S的输出为高阻状态。这样一来，串行数据信号(SDIO)是从主机2向存储卡1的方向传送。
此外，设主机侧的使能信号DE10和存储卡侧的使能信号DE20都是高电平。因此，主机侧的数据输出缓冲器202S～204S及存储卡侧的数据输出缓冲器102S～104S的输出都为高阻状态。这样一来，除传送串行数据信号(SDIO)之外，其余3个并行数据信号都不进行数据传送。
串行数据信号与时钟信号的下降沿同步，从主机侧的数据输出触发器211S输出。从数据输出触发器211S输出的串行数据信号经数据输出缓冲器201S→引脚4→数据输入缓冲器101R，向存储卡侧的数据输入触发器121R供给。串行数据信号与时钟信号的下降沿同步，输入到存储卡侧的数据输入触发器121R。
再有，这时，第1～第4数据输入触发器111R～114R全不使用。
其次，说明从存储卡1向主机2传送串行数据的情况。
首先，设主机侧的使能信号DE1是高电平，存储卡侧的使能信号DE2是低电平。因此，主机侧的数据输出缓冲器201S的输出为高阻状态，存储卡侧的数据输出缓冲器101S的输出为使能状态。这样一来，串行数据信号(SDIO)是从存储卡1向主机2的方向传送。
此外，设主机侧的使能信号DE10和存储卡侧的使能信号DE20都是高电平。因此，主机侧的数据输出缓冲器202S～204S及存储卡侧的数据输出缓冲器102S～104S的输出都为高阻状态。这样一来，除传送串行数据信号(SDIO)之外，其余3个并行数据信号都不进行数据传送。
串行数据信号与时钟信号的下降沿同步，从存储卡侧的数据输出触发器111S输出。从数据输出触发器111S输出的串行数据信号经数据输出缓冲器101S→引脚4→数据输入缓冲器201R，向主机侧的数据输入触发器211R供给。串行数据信号与时钟信号的下降沿同步，输入到主机侧的数据输入触发器121R。
总线状态信号与时钟信号的下降沿同步，从主机侧的BS输出触发器215输出。从BS输出触发器215输出的总线状态信号经BS输出缓冲器205→引脚2→BS输入缓冲器105，向存储卡侧的BS输入触发器125供给。总线状态信号与时钟信号的下降沿同步，输入到存储卡侧的BS输入触发器125。再有，这时，不使用存储卡侧的BS输入触发器115。
主机(1型)和存储卡(2型)的连接
图27示出2型存储卡和1型主机连接时的接口前端部分的电路构成图。
2型存储卡1和图26所示的存储卡一样。此外，1型主机600和图2所示的主机一样。
当这样连接时，若将2型存储卡的使能信号DE20的初始值设定成高电平，就变成和1型存储卡是同样的构成。
当这样连接时，若使用存储卡侧的串行数据输入触发器121R和第1数据输出触发器111S进行通信，则可以和1型串行接口一样地进行通信。
主机(2型)和存储卡(1型)的连接
图28示出1型存储卡和2型主机连接时的接口前端部分的电路构成图。
1型存储卡500和图2所示的存储卡一样。此外，2型主机2和图26所示的主机一样。
当这样连接时，若将2型主机2的使能信号DE10的初始值设定成高电平，就变成和1型存储卡是同样的构成。
当这样连接时，若使用主机侧的第1数据输入触发器211R和第1数据输出触发器211S进行通信，则可以和1型串行接口一样地进行通信。
以上，作为本发明的实施形态，说明了使用本发明的可移动的小型IC存储器装置及将该小型IC存储器作为外部存储媒体使用的数据处理装置。但是，本发明的接口装置并不只适用于这样的小型IC存储装置。例如，也可以将本发明的接口装置用于照相机模块等在端子组相反一侧的端子上连接有照相机装置且具有IC存储器之外的功能的可移动的外部连接设备中。
此外，作为上述本发明的实施形态，说明了具有并行接口和串行接口两种功能的小型IC存储装置及数据处理装置，但也可以将接口只作为并行接口。
工业上利用的可能性
在本发明的接口装置中，使用进行4位并行数据的双向通信的4位并行数据、从主机输出的时钟信号和表示4位并行数据的通信线路的状态及传送开始时间的总线状态信号，在外部连接设备和主机之间进行数据通信。
因此，在本发明的接口装置中，与利用1位串行数据、时钟信号和总线状态信号进行的通信比较，1次可传送的数据容量是其4倍，可以提高数据传送速率。
此外，在本发明的接口装置中，当输入4位并行数据时，使设在4根数据通信线路上的数据输出驱动器的输出端为开路状态，在从4位并行数据的输入切换到输出时，在通信对方的数据输出驱动器的输出端有1个时钟周期以上是开路状态之后，使自己的数据输出驱动器的输出端有效。
因此，在本发明的接口装置中，即使数据输出驱动器的输出端的控制时序多少有些偏差，也不会产生数据总线冲突，所以，可以不需要进行严格的时序控制就能进行可靠的数据传送。
此外，在本发明的接口装置中，在进行4位并行数据和总线状态信号的输入输出时，与时钟信号的上升沿或下降沿同步动作。
由此，在过去，动作时间的裕度只有半个时钟周期，数据的传送速率受1/2时钟周期的制约，而现在，由于动作时间的裕度有1个时钟周期，所以，能提高时钟速度，实现高速通信。
此外，在本发明的接口装置中，在使用4位并行数据双向通信的4位并行数据、从主机输出的时钟信号和表示4位并行数据的通信线路的状态及传送开始时间的总线状态信号的并行通信以及利用1位串行数据、时钟信号和总线状态信号进行的串行通信之间进行适当的切换，进行外部连接设备和主机之间的数据通信。
因此，可以保持和利用1位串行数据、时钟信号和总线状态信号进行串行通信的接口装置的互换性，实现高速通信。

Claims (12)

1.一种能对主机自由装卸的外部连接设备的接口装置，其特征在于包括：
与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的数据通信装置；
从上述主机接收上述4位并行数据的时钟信号的时钟接收装置；
从上述主机接收表示上述4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号接收装置；
与从上述主机接收的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制4位并行数据的传送方向的控制装置，
其中，上述控制装置在上述4位并行数据输入时，使设在各4线数据通信线路上的数据输出驱动器的输出端处于开路状态；以及
在4位并行数据从输入向输出切换时，使上述主机的数据输出驱动器的输出端在大于1个时钟周期的期间内处于开路状态，然后，使该外部连接设备的数据输出驱动器的输出端有效。
2.权利要求1记载的接口装置，其特征在于：上述数据通信装置和上述总线状态信号接收装置与上述时钟信号的上升沿或下降沿同步动作。
3.一种外部连接设备可自由装卸的主机的接口装置，其特征在于包括：
与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的数据通信装置；
向上述外部连接设备发送上述4位并行数据的时钟信号的时钟发送装置；
向上述外部连接设备发送表示上述4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号发送装置；
与向上述外部连接设备发送的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制4位并行数据的传送方向的控制装置，
其中，上述控制装置在上述4位并行数据输入时，使设在各4线数据通信线路上的数据输出驱动器的输出端处于开路状态；以及
在4位并行数据从输入向输出切换时，使设在上述外部连接设备的数据输出驱动器的输出端在至少大于1个时钟周期的期间内处于开路状态，然后，使该主机的数据输出驱动器的输出端有效。
4.权利要求3记载的接口装置，其特征在于：上述数据通信装置和上述总线状态信号发送装置与上述时钟信号的上升沿或下降沿同步动作。
5.一种能对主机自由装卸的外部连接设备的接口装置，其特征在于包括：
与上述主机之间使用1根数据通信线进行1位串行数据的双向通信的串行数据通信装置；
与上述主机之间使用4根数据通信线进行4位并行数据的双向通信的并行数据通信装置；
从上述主机接收上述1位串行数据或4位并行数据的时钟信号的时钟接收装置；
从上述主机接收表示上述1位串行数据或4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号接收装置；
与从上述主机接收的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制1位串行数据或4位并行数据的传送方向的控制装置；
切换1位串行数据的通信或4位并行数据的通信的切换装置，
上述串行数据通信装置共用上述4位并行数据通信的4根数据通信线中的1根数据通信线，进行与主机之间的通信。
6.权利要求5记载的接口装置，其特征在于：上述切换装置在进行1位串行数据的通信时，使设在未使用的3根数据通信线上的数据输出驱动器的输出端处于开路状态。
7.权利要求5记载的接口装置，其特征在于：具有使主机能识别可以进行4位并行数据通信的识别装置。
8.权利要求5记载的接口装置，其特征在于：上述切换装置在开始通信时，进行1位串行数据的通信，
然后，与从主机接收的切换命令对应，从1位串行数据通信切换到4位并行数据通信。
9.一种外部连接设备可自由装卸的主机的接口装置，其特征在于包括：
与上述外部连接设备之间使用1根数据通信线进行1位串行数据的双向通信的串行数据通信装置；
与上述外部连接设备之间使用4根数据通信线进行4位并行数据的双向通信的并行数据通信装置；
向上述外部连接设备发送上述1位串行数据或4位并行数据的时钟信号的时钟发送装置；
向上述外部连接设备发送表示上述1位串行数据或4位并行数据的通信线路的状态和传送开始时间的总线状态信号的总线状态信号发送装置；
与向上述外部连接设备发送的命令的内容和由上述总线状态信号表示的数据通信线路的状态对应控制1位串行数据或4位并行数据的传送方向的控制装置；
切换1位串行数据的通信或4位并行数据的通信的切换装置，
上述串行数据通信装置共用上述4位并行数据通信的4根数据通信线中的1根数据通信线，进行1位串行数据的通信。
10.权利要求9记载的接口装置，其特征在于：具有可安装第1外部连接设备及第2外部连接设备的连接插槽，上述第1外部连接设备具有包括使用1根数据通信线进行1位串行数据的双向通信的数据通信端子、接收上述1位串行数据的时钟信号的时钟接收端子和接收表示上述1位串行数据通信线路的状态及传送开始时间的总线状态信号的总线状态信号接收端子的接口，上述第2外部连接设备具有包括使用4根数据通信线进行4位并行数据的双向通信的4个数据通信端子、接收上述4位串行数据的时钟信号的时钟接收端子和接收表示上述4位并行数据通信线路的状态及传送开始时间的总线状态信号的总线状态信号接收端子的接口，
上述连接插槽具有：
与第2外部连接设备的4个数据通信端子连接并与该第2外部连接设备之间进行4位并行数据的发送和接收的4个数据端子；
与第1和第2外部连接设备的时钟接收端子连接并送出上述时钟信号的时钟发送端子；
与第1和第2外部连接设备的总线状态信号接收端子连接并送出上述总线状态信号的总线状态信号发送端子，
上述4个数据端子中的某一特定的端子在安装到第1外部连接设备上时，与该第1外部连接设备的数据通信端子连接，并与该第1外部连接设备之间进行1位串行数据的发送和接收。
11.权利要求9记载的接口装置，其特征在于：上述切换装置在进行1位串行数据的通信时，使设在未使用的3根数据通信线上的数据输出驱动器的输出端处于开路状态。
12.权利要求9记载的接口装置，其特征在于：上述切换装置在开始通信时，进行1位串行数据的通信，
然后，发送1位串行数据的切换命令，从1位串行数据通信切换到4位并行数据通信。
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