CN108984440A - 降低集成电路功耗的方法及其控制电路 - Google Patents

降低集成电路功耗的方法及其控制电路 Download PDF

Info

Publication number
CN108984440A
CN108984440A CN201810791754.1A CN201810791754A CN108984440A CN 108984440 A CN108984440 A CN 108984440A CN 201810791754 A CN201810791754 A CN 201810791754A CN 108984440 A CN108984440 A CN 108984440A
Authority
CN
China
Prior art keywords
pin
signal
stage
pins
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810791754.1A
Other languages
English (en)
Other versions
CN108984440B (zh
Inventor
王祎磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Memory Technology Co Ltd
Original Assignee
Chengdu Memory Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Memory Technology Co Ltd filed Critical Chengdu Memory Technology Co Ltd
Priority to CN202110460084.7A priority Critical patent/CN113553000B/zh
Priority to CN201810791754.1A priority patent/CN108984440B/zh
Publication of CN108984440A publication Critical patent/CN108984440A/zh
Application granted granted Critical
Publication of CN108984440B publication Critical patent/CN108984440B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Abstract

本申请提供降低集成电路功耗的方法及其控制电路。所提供的引脚的电源控制方法包括：依据第一阶段在一个或多个第一引脚上无须通信而确定一个或多个第一引脚在第一阶段为关电状态；响应于在第一阶段一个或多个第一引脚为关电状态而在第一阶段切断一个或多个第一引脚的信号传输。

Description

降低集成电路功耗的方法及其控制电路
技术领域
本申请涉及集成电路技术领域，具体地，涉及降低集成电路引脚的功耗。
背景技术
参看图1，展示了存储设备的框图。固态存储设备102同主机相耦合，用于为主机提供存储能力。主机同固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如SATA(Serial Advanced Technology Attachment，串行高级技术附件)、SCSI(Small Computer System Interface，小型计算机系统接口)、SAS(Serial AttachedSCSI，串行连接SCSI)、IDE(Integrated Drive Electronics，集成驱动器电子)、USB(Universal Serial Bus，通用串行总线)、PCIE(Peripheral Component InterconnectExpress，PCIe，高速外围组件互联)、NVMe(NVM Expres s，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102包括接口103、控制部件104、一个或多个NVM(非易失存储器，Non-Volatile Memory)芯片105以及DRAM(Dynamic RandomAccess Memory，动态随机访问存储器)110。NAND闪存、相变存储器、FeRAM(FerroelectricRAM，铁电存储器)、MRAM(Magnetic Random Access Memory，磁阻存储器)、RRAM(ResistiveRandom Access Memory，阻变存储器)等是常见的NVM。接口103可适配于通过例如SATA、IDE、USB、PCIE、NVMe、SAS、以太网、光纤通道等方式与主机交换数据。控制部件104用于控制在接口103、NVM芯片105以及固件存储器110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。可通过软件、硬件、固件或其组合的多种方式实现控制部件104。控制部件104可以是FPGA(Field-programable gate array，现场可编程门阵列)、ASIC(Application Specific Integrated Circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者闪存控制器，在处理器或闪存控制器中执行软件来操纵控制部件104的硬件来处理IO命令。控制部件104还耦合到DRAM 110，并可访问DRAM 110的数据。在DRAM可存储FTL表和/或缓存的IO命令的数据。
控制部件104包括闪存控制器(或称为闪存通道控制器，介质接口控制器)。闪存控制器耦合到NVM芯片105，并以遵循NVM芯片105的接口协议的方式向NVM芯片105发出命令，以操作NVM芯片105，并接收从NVM芯片105输出的命令执行结果。NVM芯片105的接口协议包括“Toggle”、“ONFI”等现有技术的接口协议或标准。
在Toggle/ONFI等接口协议中定义了操作NVM芯片的多种时序与命令。NVM芯片厂商还为NVM芯片提供了不同的私有命令或扩展命令，使得闪存控制器为适配不同厂商、不同规格的NVM芯片，需要花费高昂的代价来开发。
在公开号为CN107783917A的中国专利申请中，提供了通过执行微指令在NVM芯片的控制管脚上产生控制信号，生成操作NVM芯片的命令，使单一闪存控制器兼容不同厂商、不同规模的NVM芯片。将其全文合并于此。
发明内容
控制部件通过多个引脚向NVM芯片提供控制信号与数据信号来实现控制部件与NVM芯片之间的通信。
两个芯片之间(如NVM芯片与控制部件之间)进行通信时，并不是任何时刻所有信号都是必须的。现有技术中，在任何时刻，所有输出信号的引脚都处于开电状态，导致芯片用于通信的功耗很高。
根据本申请的实施例，区分芯片间通信的各个阶段内引脚的工作状态，使无需通信的引脚处于关电状态，而使要进行通信的引脚处于开电状态，以降低在芯片之间通信所需的功耗。
根据本申请的第一方面，提供了根据本申请第一方面的第一引脚的电源控制方法，包括：依据第一阶段在一个或多个第一引脚上无须通信而确定一个或多个第一引脚在第一阶段为关电状态；响应于在第一阶段一个或多个第一引脚为关电状态而在第一阶段切断一个或多个第一引脚的信号传输。
根据本申请的第一方面的第一电源控制方法，提供了根据本申请第一方面的第二电源控制方法，其中，还包括：依据第二阶段在一个或多个第二引脚上要进行通信确定一个或多个第二引脚为开电状态；响应于在第二阶段一个或多个第二引脚为开电状态而在第二阶段允许一个或多个第一引脚的信号传输。
根据本申请的第一方面的第一或第二电源控制方法，提供了根据本申请第一方面的第三电源控制方法，其中，响应于进入闪存命令的命令周期，确定片选信号引脚、命令锁存信号引脚、地址锁存信号引脚、写使能信号引脚以及数据总线信号引脚为开电状态。
根据本申请的第一方面的第一至第三中任一项的电源控制方法，提供了根据本申请第一方面的第四电源控制方法，其中，响应于进入闪存命令的命令周期，确定数据选通信号引脚和/或读使能信号引脚为关电状态。
根据本申请的第一方面的第一至第三中任一项的电源控制方法，提供了根据本申请第一方面的第五电源控制方法，其中，响应于进入闪存命令的命令周期，确定读使能信号引脚和/或数据选通信号引脚为开电状态，并保持读使能信号引脚和/或数据选通信号引脚的输出为高电平状态。
根据本申请的第一方面的第一至第五中任一项的电源控制方法，提供了根据本申请第一方面的第六电源控制方法，其中，响应于进入编程命令的数据周期，确定片选信号引脚、数据选通信号引脚以及数据总线信号引脚为开电状态。
根据本申请的第一方面的第一至第六中任一项的电源控制方法，提供了根据本申请第一方面的第七电源控制方法，其中，响应于进入编程命令的数据周期，确定命令锁存信号引脚、地址锁存信号引脚、写使能信号引脚为关电状态。
根据本申请的第一方面的第一至第七中任一项的电源控制方法，提供了根据本申请第一方面的第八电源控制方法，其中，响应于进入编程命令的数据周期，确定读使能信号引脚为关电状态。
根据本申请的第一方面的第一至第七中任一项的电源控制方法，提供了根据本申请第一方面的第九电源控制方法，其中，响应于进入编程命令的数据周期，确定读使能信号引脚为开电状态，并使读使能信号引脚的输出为高电平状态。
根据本申请的第一方面的第一至第九中任一项的电源控制方法，提供了根据本申请第一方面的第十电源控制方法，其中，响应于进入读命令的数据周期，确定片选信号引脚、数据选通信号引脚以及数据总线信号为开电状态。
根据本申请的第一方面的第一至第十中任一项的电源控制方法，提供了根据本申请第一方面的第十一电源控制方法，其中，响应于进入读命令的数据周期，确定命令锁存信号引脚、地址锁存信号引脚、读使能信号引脚为关电状态。
根据本申请的第一方面的第一至第十一中任一项的电源控制方法，提供了根据本申请第一方面的第十二电源控制方法，其中，响应于进入读命令的数据周期，确定写使能信号引脚为关电状态。
根据本申请的第一方面的第一至第十一中任一项的电源控制方法，提供了根据本申请第一方面的第十三电源控制方法，其中，响应于进入读命令的数据周期，确定写使能信号引脚为开电状态，并使写使能信号引脚的输出为高电平状态。
根据本申请的第一方面的第一至第十三中任一项的电源控制方法，提供了根据本申请第一方面的第十四电源控制方法，其中，响应于数据总线空闲，确定片选信号引脚之外的引脚为关电状态。
根据本申请的第一方面的第一至第十三中任一项的电源控制方法，提供了根据本申请第一方面的第十五电源控制方法，其中，响应于数据总线空闲，确定全部引脚为关电状态，并使片选信号引脚的输出为高电平状态。
根据本申请的第一方面的第一至第十五中任一项的电源控制方法，提供了根据本申请第一方面的第十六电源控制方法，其中，依据在第三阶段一个或多个第三引脚要输出高电平确定一个或多个第三引脚为关电状态。
根据本申请的第一方面的第十六电源控制方法，提供了根据本申请第一方面的第十七电源控制方法，其中，依据第四阶段在一个或多个第四引脚要输出低电平确定一个或多个第四引脚为开电状态。
根据本申请的第二方面，提供了根据本申请第二方面的控制电路，包括开关控制电路和多个引脚，开关控制电路通过信号开关耦合到引脚并通过引脚发送和/或接收信号；开关控制电路依据第一阶段在一个或多个第一引脚无须通信而确定一个或多个第一引脚在第一阶段为关电状态；并且，开关控制电路还响应于在第一阶段一个或多个第一引脚为关电状态而断开信号开关，以在第一阶段切断一个或多个第一引脚的信号传输。
根据本申请的第二方面的第一控制电路，提供了根据本申请第二方面的第二控制电路，其中，开关控制电路依据第二阶段在一个或多个第二引脚上要进行通信确定一个或多个第二引脚为开电状态；并且，开关控制电路还响应于在第二阶段一个或多个第二引脚为开电状态而闭合信号开关，以在第二阶段允许一个或多个第二引脚的信号传输。
根据本申请的第二方面的第一或第二控制电路，提供了根据本申请第二方面的第三控制电路，其中，开关控制电路依据在第三阶段一个或多个第三引脚要输出高电平确定一个或多个第三引脚为关电状态。
根据本申请的第二方面的第一至第三中任一项的控制电路，提供了根据本申请第二方面的第四控制电路，其中，开关控制电路依据第四阶段在一个或多个第四引脚要输出低电平确定一个或多个第四引脚为开电状态。
根据本申请的第二方面的第一至第四中任一项的控制电路，提供了根据本申请第二方面的第五控制电路，其中，控制电路还包括控制信号生成电路；开关控制电路通过第一信号开关耦合到第五引脚，并通过第一信号开关允许或断开从控制信号生成电路到第五引脚的信号传输；控制信号生成电路生成控制信号，控制信号生成电路生成的控制信号通过第一信号开关耦合到第五引脚。
根据本申请的第二方面的第五控制电路，提供了根据本申请第二方面的第六控制电路，其中，控制电路还包括数据信号生成电路：开关控制电路通过第二信号开关耦合到第六引脚，并通过第二信号开关允许或断开数据生成电路与第六引脚之间的信号传输；数据生成电路生成数据信号，数据生成电路生成的数据信号通过第二信号开关耦合到第六引脚。
根据本申请的第三方面，提供了根据本申请第三方面的芯片，包括上述的控制电路。
附图说明
当连同附图阅读时，通过参考后面对示出性的实施例的详细描述，将最佳地理解本申请以及优选的使用模式和其进一步的目的和优点，其中附图包括：
图1是固态存储设备的框图；
图2-5分别是ONFI标准中NV-DDR2时序模式的操作NVM芯片的命令的波形图；
图6是本申请实施例的引脚的电源控制方法的流程图；
图7是根据本申请又一实施例的ONFI标准中NV-DDR2的编程命令的时序图；
图8是根据本申请实施例的ONFI标准中NV-DDR2的读命令的时序图；以及
图9是根据本申请实施例的芯片引脚的控制电路结构示意图。
具体实施方式
在下文中，以存储设备的控制部件与NVM芯片之间通过ONFI协议进行通信为例描述根据本申请的实施例。可以理解地，本申请实施例适用于任何芯片之间的通信，以及也适用于多种通信协议。
图2-图5是ONFI标准中NV-DDR2时序模式的操作NVM芯片的命令的波形图，其中用斜线填充部分指示“无需关心”(don’t care)相关信号的时间段。NVM芯片包括CE#(片选信号)、CLE(命令锁存信号)、ALE(地址锁存信号)、WE#(写使能信号)、RE(读使能信号)、DQS(数据选通信号)、DQ(数据总线信号)等引脚，通过在引脚上指示电信号向NVM芯片发送命令，并接收从NVM芯片输出的数据或命令执行结果。操作NVM芯片的命令大体上包括命令周期(Command Cycle)与数据周期(Data Cycle)，各周期又分为多个阶段。
图2展示了命令周期的命令阶段。在命令阶段，DQ引脚上出现的“Command”指示命令。图3展示了命令周期的地址阶段。在地址阶段，DQ引脚上出现的“Address”用来指示命令的地址。图4展示了数据周期的数据输入阶段，用于将数据从控制部件输入至NVM芯片。在数据输入阶段，DQ引脚上出现的“D0”、“D1”......用来指示要传输给NVM芯片的数据。图5展示了数据周期的数据输出阶段，用于将NVM芯片上的数据传输给控制部件。在数据输出阶段，DQ引脚上出现的“D0”、“D1”......用来指示从NVM芯片输出的数据。图2-图5展示了在各个阶段，CE#、CLE、ALE、WE#、RE、DQS、DQ等引脚上出现的信号的状态与时间。其中，将CE#、CLE、ALE、WE、RE与DQS等引脚传输的信号称为控制信号，将DQ引脚传输的信号称为数据信号。
在根据本申请的实施例中，根据各引脚上是否要进行信号传输的通信状态，而设置各引脚的电源状态(如开电状态或关电状态)。例如，根据CE#引脚的通信状态划分阶段。在各阶段，为CE#引脚设置电源状态。在单一阶段内，为CE#引脚设置的电源状态不发生变化。
如图2所示，虚线210、220、230与240将命令周期的命令阶段又分为S1、S2与S3三个阶段。在S1阶段，CE#/CLE/ALE/DQ信号为“无需关心”状态，这些信号无须进行通信，而WE#/RE/DQS信号需要进行传输。因此在S1阶段，将CLE/ALE/DQ信号的引脚设置为关电状态，而将WE#/RE/DQS信号的引脚设置为开电状态。在S2阶段的至少部分时间段，各信号都需要传输。因而在S2阶段，将传输相关信号的所有引脚设置为开电状态。在S3阶段，CLE/ALE/WE#/DQ信号为“无需关心”状态，这些信号无须进行通信，而RE/DQS信号要进行传输。因而在S3阶段，将传输RE/DQS信号的引脚设置为开电状态，而将传输其他信号的引脚设置为关电状态。
设置为关电状态的引脚的信号传输被禁止，从而降低这些引脚引起的功耗。
作为另一个例子，根据各个信号的引脚的通信状态的变化情况来为每个引脚划分阶段。在各阶段，根据各个信号的引脚上是否要进行信号传输的通信状态，而设置每个信号的引脚的电源状态(如开电状态或关电状态)。
如图3所示，虚线310、320、330与340将命令周期的地址阶段又分为S4、S5与S6三个阶段。以CLE信号为例，在S4阶段，CLE信号为“无需关心”状态，其无须进行通信。因此在S4阶段，将CLE信号的引脚设置为关电状态。在S5阶段，CLE信号需要传输。因而在S5阶段，将CLE信号的引脚设置为开电状态。在S6阶段，CLE信号为“无需关心”状态，其无须进行通信。因而在S6阶段，将CLE信号的引脚设置为关电状态。
根据每个信号的通信状态设置传输信号的引脚的电源状态，有助于最大程度的降低引脚传输信号引起的功耗，但也增加了控制各引脚的电源状态的复杂度。根据本申请的又一实施例，根据操作NVM芯片的命令的命令周期与数据周期来设置各引脚的电源状态，在命令周期或数据周期内，引脚的电源状态一经设置而不再改变，从而降低了复杂度。
图6是本申请又一实施例的引脚的电源控制方法的流程图。
以控制部件(也参看图1，控制部件104)为例，控制部件判断是否要向NVM芯片发送操作NVM芯片的命令(610)。在向NVM芯片发送操作NVM芯片的命令期间，响应于识别出进入了操作NVM芯片的命令的命令周期(620)，根据命令周期内同NVM芯片通信的各引脚的通信状态，确定各引脚的电源状态(如开电状态或关电状态)(630)。作为举例，在命令周期内，CE#、CLE、ALE、WE#信号要进行信号传输，将传输这些信号的引脚设置为开电状态。而在命令周期内NVM芯片不关心RE与DQS引脚上的信号，因而将传输这些信号的引脚设置为关电状态，以减少这些引脚引起的功耗。相应地，将所确定的各引脚的电源状态施加给各引脚(640)，并在设置后进行命令周期的信号传输。
命令周期传输结束后，响应于识别出进入了操作NVM芯片的命令的数据周期(650)，根据数据周期内同NVM芯片通信的各引脚的通信状态，确定各引脚的电源状态(如开电状态或关电状态)(660)。作为举例，在数据周期内，CE#、DQS与DQ信号要进行信号传输，将传输这些信号的引脚设置为开电状态。而在数据周期内NVM芯片不关心RE、ALE、CLE、WE#引脚上的信号，因而将传输这些信号的引脚设置为关电状态，以减少这些引脚引起的功耗。相应地，将所确定的各引脚的电源状态施加给各引脚(670)，并在设置后进行数据周期的信号传输。
图7是根据本申请又一实施例的ONFI标准中NV-DDR2的编程命令的时序图。
图7中，通过CE#(片选信号)、CLE(命令锁存信号)、ALE(地址锁存信号)、WE#(写使能信号)、RE(读使能信号)、DQS(数据选通信号)以及DQ(数据总线信号)的引脚接收和/或发送信号。其中，将CE#、CLE、ALE、WE#、RE与DQS信号称为控制信号，将DQ信号称为数据信号。图7中，CE#信号的引脚上设有单向信号开关701，CLE信号的引脚上设有单向信号开关702，ALE信号的引脚上设有单向信号开关703，WE#信号的引脚上设有单向信号开关704，RE信号的引脚上设有单向信号开关705，DQS信号的引脚上设有双向信号开关706，DQ信号的引脚上设有双向信号开关707。通过单向信号开关或双向信号开关控制相应引脚的信号导通或信号断开。单向信号开关具有发送电路(用TX表示)，用于引脚向NVM芯片发送信号。双向信号开关具有发送电路(用TX表示)和接收电路(用RX表示)，发送电路用于引脚向NVM芯片发送信号，而接收电路用于引脚从NVM芯片接收信号。
图7中，矩形框708、709、710、711中的信号开关代表各信号的引脚的电源状态，其中，黑色填充的信号开关代表对应引脚处于关电状态，白色填充的信号开关代表对应引脚处于开电状态。
编程命令包括命令周期和数据周期(参见图7的虚线框)。在根据图7的实施例中，在命令周期和数据周期分别设置各引脚的电源状态，以减少芯片的功耗。
作为一个例子，根据矩形框708所示，设置各引脚的电源状态。在编程命令的命令周期，CE#、CLE、ALE、WE#、与DQ信号的引脚要传输信号，因此在编程命令的命令周期，将CE#、CLE、ALE、WE#、与DQ信号的引脚设置为开电状态。可选地或进一步地，对于DQ信号的引脚，在编程命令的命令周期，将DQ信号的引脚的双向信号开关的发送电路设置为开电状态，而将DQ信号的引脚的双向信号开关的接收电路设置为关电状态，从而进一步减少DQ信号的引脚带来的芯片功耗。
根据矩形框708所示，在编程命令的命令周期，将RE与DQS信号的引脚设置为关电状态，以减少RE与DQS信号的引脚的信号传输带来的芯片功耗。例如，将DQS信号的引脚的接收电路和发送电路均设置为关电状态。虽然根据ONFI协议(也参看图2或图3)，在编程命令的命令周期RE与DQS信号应当向NVM芯片指示高电平，被设置为关电状态的RE与DQS信号，将使NVM芯片感知到高电平(例如高阻态)。
作为又一个例子，在编程命令的命令周期，将CE#、CLE、ALE、WE#、与DQ信号的引脚设置为开电状态。同时，如矩形框709所示，在编程命令的命令周期，将RE与DQS信号的引脚设置为开电状态。可选地或进一步地，在编程命令的命令周期，DQS信号的引脚仅需向NVM芯片发送信号，如矩形框709所示，将DQS信号的引脚的双向信号开关的发送电路设置为开电状态而将该双向信号开关的接收电路设置为关电状态。
可选地，在编程命令的命令周期，将DQS信号的引脚的双向信号开关的接收电路和发送电路均设置为开电状态，而不会影响控制电路与NVM芯片的通信。
作为再一个例子，在编程命令的数据周期，需要通过CE#、DQS与DQ信号进行数据传输，而无须关心其他信号。因此，如矩形框710所示，在编程命令的数据周期，将CE#、DQS与DQ信号的引脚均设置为开电状态，而将ALE、CLE、WE#与RE的引脚设置为关电状态，从而减少ALE、CLE、WE#与RE信号的引脚的信号传输带来的功耗。
可选地或进一步地，对于DQS和DQ信号的引脚，在编程命令的数据周期，需要向NVM芯片发送数据，而无须从NVM芯片接收数据。因而，在编程命令的数据周期，将DQS与DQ信号的双向信号开关的发送电路设置为开电状态，而将其双向信号开关的接收电路设置为关电状态，从而减少DQS与DQ引脚的信号传输带来的芯片功耗。
作为另一个例子，在编程命令的数据周期，将CE#、DQS与DQ信号的引脚设置为开电状态，将ALE、CLE与WE#信号的引脚设置为关电状态。同时，如矩形框711所示，将RE信号的引脚设置为开电状态。
在大量读写的情况下，控制部件和NVM芯片之间交换数据的周期会占用大部分总线时间。在编程命令的数据周期，关闭部分引脚(ALE、CLE、WE#与RE信号的引脚，以及DQS与DQ信号的双向信号开关的接收电路)，可以大幅度节省芯片的功耗。
图8是根据本申请实施例的ONFI标准中NV-DDR2的读命令的时序图。
图8中，CE#信号的引脚上设有单向信号开关801，CLE信号的引脚上设有单向信号开关802，ALE信号的引脚上设有单向信号开关803，WE#信号的引脚上设有单向信号开关804，RE信号的引脚上设有单向信号开关805，DQS信号的引脚上设有双向信号开关806，DQ信号的引脚上设有双向信号开关807。
图8中，矩形框808、809、810、811中的信号开关代表各信号的引脚的电源状态，其中，黑色填充的信号开关代表对应引脚处于关电状态，白色填充的信号开关代表对应引脚处于开电状态。
读命令包括命令周期和数据周期(参见图8的虚线框)。在根据图8的实施例中，在命令周期和数据周期分别设置各引脚的电源状态，以减少芯片的功耗。
作为一个例子，根据矩形框808所示，设置各引脚的电源状态。在读命令的命令周期，CE#、CLE、ALE、WE#与DQ信号的引脚要传输信号，因此在读命令的命令周期，将CE#、CLE、ALE、WE#与DQ信号的引脚设置为开电状态。可选地或进一步地，对于DQ信号的引脚，在读命令的命令周期，将DQ信号的引脚的双向信号开关的发送电路设置为开电状态，将DQ信号的引脚的双向信号开关的接收电路设置为关电状态，从而进一步减少DQ信号的引脚带来的芯片功耗。
根据矩形框808所示，在读命令的命令周期，将RE与DQS信号的引脚设置为关电状态，以减少RE与DQS信号的引脚的信号传输带来的芯片功耗。例如，将DQS引脚的接收电路和发送电路均设置为关电状态。虽然根据ONFI协议，在读命令的命令周期RE与DQS信号应当向NVM芯片指示高电平(参看图8)，被设置为关电状态的RE与DQS信号，将使NVM芯片感知到高电平(例如高阻态)。
作为又一个例子，在读命令的命令周期，将CE#、CLE、ALE、WE#与DQ信号的引脚设置为开电状态。同时，如矩形框809所示，在读命令的命令周期，将RE与DQS信号的引脚设置为开电状态。可选地或进一步地，在读命令的命令周期，DQS信号的引脚仅需向NVM芯片发送信号，如矩形框809所示，将DQS信号的引脚的双向信号开关的发送电路设置为开电状态的同时将DQS信号的引脚的双向信号开关的接收电路设置为关电状态。
在依然另一个例子中，在读命令的命令周期，将DQS信号的引脚的双向信号开关的接收电路和发送电路均设置成开电状态，而不会影响控制电路与NVM芯片的通信。
作为一个例子，在读命令的数据周期，主要通过DQS与DQ信号的引脚进行数据的传输，而无须关心其他信号。因此，如矩形框810所示，在读命令的数据周期，将CE#、WE#、DQS与DQ信号的引脚设置为开电状态，将ALE、CLE、与RE信号的引脚设置为关电状态，从而减少这些引脚的信号传输带来的功耗。
可选地或进一步地，对于DQS和DQ信号的引脚，在读命令的数据周期，控制部件需要接收来自NVM芯片的数据，而无须向NVM芯片发送数据。因此，在读命令的数据周期，将DQS与DQ信号的引脚的双向信号开关的接收电路设置为开电状态，将DQ与DQS信号的引脚的双向信号开关的发送电路设置为关电状态，从而减少DQS与DQ引脚的信号传输带来的功耗。
作为另一个例子，在读命令的数据周期，将CE#、DQS与DQ信号的引脚设置为开电状态，将ALE、CLE与RE信号的引脚设置为关电状态。同时，如矩形框811所示，在读命令的数据期间，将WE#信号的引脚设置为关电状态。
控制部件与NVM芯片之间还进行擦除(erase)/重置(reset)命令的通信，擦除/重置命令的通信只需要命令周期，因而根据编程命令或读命令的命令周期的电源控制策略设置各引脚的电源状态。
在一个可选的实施例中，若数据总线空闲(控制部件与NVM芯片之间没有待传输或正在传输的命令)，将CE#信号之外的其他信号的引脚均设置为关电状态，以降低芯片的功耗。进一步地，在总线空闲时间内，将CE#信号引脚也设置为关电状态，即将所有信号的引脚均设置为关电状态，从而使在控制部件与NVM芯片之间的通信功耗降到最低。在此情况下，被设置为关电状态的CE#信号的引脚将使NVM芯片感知到高电平(例如高阻态)的CE#信号，从而避免该CE#信号所耦合的NVM芯片被误选通。
图9是根据本申请再一实施例的芯片引脚的控制电路结构示意图。
根据本申请的实施例，通过为芯片的一个或多个引脚提供信号开关来设置引脚的电源状态。图9中示出了引脚904与905，以及用于引脚904的信号开关906，用于引脚905的信号开关907与908，其中控制开关907与908形成双向信号开关。可以理解地，对于诸如控制部件104耦合到NVM芯片的一个、多个或所有引脚的每个，分别提供信号开关，来设置其电源状态。在图9展示的实施例中，为了清楚的目的，仅展示了两个引脚(904与905)。
图9展示了控制电路900，其是例如控制部件104(参看图1)的部分。
控制电路900包括开关控制电路901、控制信号生成电路902与数据生成电路903。控制电路900耦合到引脚904和905。控制电路900与引脚904和905属于同一芯片。
控制信号生成电路902生成控制信号(例如，图7中的CE#、ALE、CLE、WE#或RE信号)。控制信号生成电路902生成的控制信号通过信号开关906耦合到引脚904。信号开关906导通或切断控制信号生成电路902提供给引脚904的控制信号。作为一个例子，信号开关906被用作图7中展示的CE#、ALE、CLE、WE#或RE信号的引脚上被设置的单向信号开关(信号开关701-705之一)。
数据生成电路903生成数据信号(例如，图7中的DQ信号)。数据生成电路903通过信号开关907和信号开关908耦合到引脚905。信号开关907使数据生成电路903生成的数据信号提供给引脚905，信号开关908使引脚905接收到的来自NVM芯片的数据信号传输至数据生成电路903。信号开关907和信号开关908形成用于引脚905的双向信号开关。作为一个例子，信号开关907与信号开关908被用作图7中展示的DQ信号的引脚上被设置的双向信号开关707。信号开关907作为例如双向信号开关707的发送电路，而信号开关908作为双向信号开关707的接收电路。
开关控制电路901耦合到信号开关906、信号开关907与信号开关908的控制端，并控制各信号开关的断开或闭合。
开关控制电路901响应于在某个阶段一个或多个引脚无须通信而确定该一个或多个引脚在该阶段为关电状态。开关控制电路901还响应于引脚为关电状态而断开耦合到该引脚的信号开关，以切断通过该引脚的信号传输。开关控制电路901响应于在某个阶段一个或多个引脚需要通信而确定该一个或多个引脚在该阶段为开电状态。开关控制电路901还响应于引脚为开电状态而闭合耦合到该引脚的信号开关，以允许通过该引脚的信号传输。
开关控制电路901还耦合到控制信号生成电路902与数据生成电路903，以识别控制信号生成电路902和/或数据生成电路903要通过引脚进行通信，例如要发送操作NVM芯片的命令，或者要进入操作NVM芯片的命令的命令周期和/或数据周期。
作为举例，也参看图7，引脚904用于向NVM芯片提供RE信号。开关控制电路901响应于在编程命令期间RE信号的引脚无须通信而确定RE信号的引脚在编程命令期间为关电状态。进而开关控制电路901还响应于RE信号为关电状态而断开信号开关906，以切断提供给引脚904的信号。
开关控制电路901响应于在编程命令期间DQ信号的引脚要进行通信而确定DQ信号的引脚在编程命令期间为开电状态。进而开关控制电路901还响应于DQ信号为开电状态而闭合信号开关907，以允许DQ信号的引脚的信号传输。可选地，为了进一步降低DQ信号的引脚的功耗，在编程命令期间，开关控制电路901还断开信号开关908。依然可选地，为了降低复杂度，开关控制电路901的采用统一信号控制开关907与开关908的断开或闭合。
本申请实施例在命令的各个周期或各个周期的各个阶段内，通过关闭无须通信的引脚的电源，降低了芯片进行通信所需的功耗。
这些实施方式所涉及的、从上面描述和相关联的附图中呈现的教导获益的领域中的技术人员将认识到这里记载的本申请的很多修改和其他实施方式。因此，应该理解，本申请不限于公开的具体实施方式，旨在将修改和其他实施方式包括在所附权利要求书的范围内。尽管在这里采用了特定的术语，但是仅在一般意义和描述意义上使用它们并且不是为了限制的目的而使用。

Claims (10)

1.一种引脚的电源控制方法，其特征在于，包括：
依据第一阶段在一个或多个第一引脚上无须通信而确定一个或多个第一引脚在第一阶段为关电状态；
响应于在第一阶段一个或多个第一引脚为关电状态而在第一阶段切断所述一个或多个第一引脚的信号传输。
2.根据权利要求1所述的电源控制方法，其特征在于，还包括：
依据第二阶段在一个或多个第二引脚上要进行通信确定一个或多个第二引脚为开电状态；
响应于在第二阶段一个或多个第二引脚为开电状态而在第二阶段允许所述一个或多个第一引脚的信号传输。
3.根据权利要求1或2所述的电源控制方法，其特征在于，响应于进入闪存命令的命令周期，确定片选信号引脚、命令锁存信号引脚、地址锁存信号引脚、写使能信号引脚以及数据总线信号引脚为开电状态。
4.根据权利要求1-3中任一项所述的电源控制方法，其特征在于，响应于进入闪存命令的命令周期，确定数据选通信号引脚和/或读使能信号引脚为关电状态。
5.根据权利要求1-3中任一项所述的电源控制方法，其特征在于，响应于进入闪存命令的命令周期，确定读使能信号引脚和/或数据选通信号引脚为开电状态，并保持读使能信号引脚和/或数据选通信号引脚的输出为高电平状态。
6.根据权利要求1-5中任一项所述的电源控制方法，其特征在于，响应于进入编程命令的数据周期，确定片选信号引脚、数据选通信号引脚以及数据总线信号引脚为开电状态。
7.一种控制电路，其特征在于，包括开关电路和多个引脚，所述开关电路通过信号开关耦合到引脚并通过引脚发送和/或接收信号；
所述开关电路依据第一阶段在一个或多个第一引脚无须通信而确定一个或多个第一引脚在第一阶段为关电状态；并且，
所述开关电路还响应于在第一阶段一个或多个第一引脚为关电状态而断开信号开关，以在第一阶段切断所述一个或多个第一引脚的信号传输。
8.根据权利要求7所述的控制电路，其特征在于，所述开关电路依据第二阶段在一个或多个第二引脚上要进行通信确定一个或多个第二引脚为开电状态；并且，
所述开关电路还响应于在第二阶段一个或多个第二引脚为开电状态而闭合信号开关，以在第二阶段允许所述一个或多个第二引脚的信号传输。
9.根据权利要求7或8所述的控制电路，其特征在于，所述控制电路还包括控制信号生成电路；
所述开关电路通过第一信号开关耦合到第五引脚，并通过所述第一信号开关允许或断开从所述控制信号生成电路到所述第五引脚的信号传输；
所述控制信号生成电路生成控制信号，所述控制信号生成电路生成的控制信号通过所述第一信号开关耦合到所述第五引脚。
10.根据权利要求9所述的控制电路，所述控制电路还包括数据信号生成电路：
所述开关电路通过第二信号开关耦合到第六引脚，并通过所述第二信号开关允许或断开所述数据生成电路与所述第六引脚之间的信号传输；
所述数据生成电路生成数据信号，所述数据生成电路生成的数据信号通过所述第二信号开关耦合到第六引脚。
CN201810791754.1A 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路 Active CN108984440B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110460084.7A CN113553000B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路
CN201810791754.1A CN108984440B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810791754.1A CN108984440B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110460084.7A Division CN113553000B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路

Publications (2)

Publication Number Publication Date
CN108984440A true CN108984440A (zh) 2018-12-11
CN108984440B CN108984440B (zh) 2021-05-18

Family

ID=64549793

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810791754.1A Active CN108984440B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路
CN202110460084.7A Active CN113553000B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202110460084.7A Active CN113553000B (zh) 2018-07-18 2018-07-18 降低集成电路功耗的方法及其控制电路

Country Status (1)

Country Link
CN (2) CN108984440B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257197A (ja) * 2002-02-28 2003-09-12 Hitachi Ltd 半導体記憶回路および半導体装置、ならびに半導体装置の製造方法
CN101800075A (zh) * 2009-02-10 2010-08-11 三星电子株式会社 具有切断漏电流功能的数据处理设备的存储器模块
CN104714454A (zh) * 2015-03-12 2015-06-17 深圳市华星光电技术有限公司 一种芯片引脚复用的方法及系统
CN106448737A (zh) * 2016-09-30 2017-02-22 北京忆芯科技有限公司 读取闪存数据的方法、装置以及固态驱动器
CN106681439A (zh) * 2017-01-10 2017-05-17 北京羽扇智信息科技有限公司 一种电子设备的接口结构
CN107646133A (zh) * 2015-05-29 2018-01-30 硅存储技术公司 用于闪存存储器系统的低功率操作
CN108122565A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 存储器器件及其操作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
US6243315B1 (en) * 1999-12-31 2001-06-05 James B. Goodman Computer memory system with a low power down mode
JP2002022808A (ja) * 2000-07-12 2002-01-23 Mitsubishi Electric Corp Ｌｓｉ試験装置及び試験方法
JP4001229B2 (ja) * 2002-06-10 2007-10-31 シャープ株式会社 半導体集積回路および半導体モジュール
JP4077295B2 (ja) * 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
US8392728B2 (en) * 2006-12-22 2013-03-05 Intel Corporation Reducing idle leakage power in an IC
US8200954B2 (en) * 2008-07-08 2012-06-12 Texas Instruments Incorporated Multi-stage boot pin sampling
US9015509B2 (en) * 2011-02-07 2015-04-21 Silicon Image, Inc. Mechanism for low power standby mode control circuit
WO2015100744A1 (en) * 2014-01-06 2015-07-09 Intel Corporation Apparatuses and methods for a multi pin-out smart card device
US9836105B2 (en) * 2015-08-19 2017-12-05 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Power off control circuit and electronic device using same
CN205195849U (zh) * 2015-12-07 2016-04-27 广州视源电子科技股份有限公司 一种信号传输电路
US10163485B2 (en) * 2016-05-25 2018-12-25 Mediatek Inc. Memory module, memory controller and associated control method for read training technique
WO2018000193A1 (zh) * 2016-06-28 2018-01-04 北京小米移动软件有限公司 引脚控制方法及装置
US20180059976A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Storage System with Integrated Components and Method for Use Therewith
US11188965B2 (en) * 2017-12-29 2021-11-30 Samsung Electronics Co., Ltd. Method and apparatus for recommending customer item based on visual information
CN109299396B (zh) * 2018-11-28 2020-11-06 东北师范大学 融合注意力模型的卷积神经网络协同过滤推荐方法及系统
CN109785062B (zh) * 2019-01-10 2021-09-24 电子科技大学 一种基于协同过滤模型的混合神经网络推荐系统
CN110084670B (zh) * 2019-04-15 2022-03-25 东北大学 一种基于lda-mlp的货架商品组合推荐方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257197A (ja) * 2002-02-28 2003-09-12 Hitachi Ltd 半導体記憶回路および半導体装置、ならびに半導体装置の製造方法
CN101800075A (zh) * 2009-02-10 2010-08-11 三星电子株式会社 具有切断漏电流功能的数据处理设备的存储器模块
CN104714454A (zh) * 2015-03-12 2015-06-17 深圳市华星光电技术有限公司 一种芯片引脚复用的方法及系统
CN107646133A (zh) * 2015-05-29 2018-01-30 硅存储技术公司 用于闪存存储器系统的低功率操作
CN106448737A (zh) * 2016-09-30 2017-02-22 北京忆芯科技有限公司 读取闪存数据的方法、装置以及固态驱动器
CN108122565A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 存储器器件及其操作方法
CN106681439A (zh) * 2017-01-10 2017-05-17 北京羽扇智信息科技有限公司 一种电子设备的接口结构

Also Published As

Publication number Publication date
CN108984440B (zh) 2021-05-18
CN113553000B (zh) 2024-04-12
CN113553000A (zh) 2021-10-26

Similar Documents

Publication Publication Date Title
CA2682814C (en) Storage device and host apparatus
JP4148136B2 (ja) インタフェース装置
CN103366801B (zh) 存储器装置及其操作方法
CN101133404A (zh) 用于与存储器装置通信的系统和方法
CN111931442B (zh) Fpga内嵌flash控制器及电子装置
CN112259142B (zh) 用于自容式仪器的超低功耗的大容量数据存储方法
JP4874588B2 (ja) 記憶デバイスおよびホスト機器
US11360711B2 (en) Storage device temporarily suspending internal operation to provide short read response time for read request from host
CN101436171B (zh) 模块化通信控制系统
CN102063939B (zh) 一种电可擦除可编程只读存储器的实现方法和装置
CN108304334A (zh) 应用处理器和包括中断控制器的集成电路
CN114253461A (zh) 混合通道存储设备
CN105373511A (zh) 一种与多个光模块可同时通信的装置和方法
CN101609712B (zh) 具有多非易失性存储器的存储系统及其控制器与存取方法
CN108984440A (zh) 降低集成电路功耗的方法及其控制电路
KR100736902B1 (ko) 복수의 프로세서에 의한 메모리 공유 방법 및 장치
CN105163108A (zh) 一种图像数据模拟源
CN101436119A (zh) 一种与存储卡通讯的系统和方法
JP2007183757A (ja) 記憶制御装置
CN107479938A (zh) 电子设备及其启动方法
CN100517377C (zh) 多功能ic卡及其控制方法
CN105068965A (zh) 基于I2C总线的NAND Flash存储方法及系统
CN109086003B (zh) 降低集成电路功耗的方法及其介质接口控制器
CN214311720U (zh) 具有增强驱动能力的介质接口控制器
CN100397409C (zh) 具高速外围部件互连总线的虚拟usb接口读卡机

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant