CN105068965A - 基于I2C总线的NAND Flash存储方法及系统 - Google Patents

基于I2C总线的NAND Flash存储方法及系统 Download PDF

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Abstract

本发明提供一种基于I2C总线的NAND？Flash存储方法及系统，所述基于I2C总线的NAND？Flash数据存取方法包括：通过I2C总线接收来自CPU的存取指令；解析所述存取指令，获取指示内容；生成执行所述指示内容的控制信号；利用所述控制信号对所述NAND？Flash进行相关信息的存取。本发明利用I2C总线通过CPLD读写NAND？Flash，不仅充分利用了I2C接口的便利性和易用性，又充分发挥了NAND？Flash大存储容量的功能，解决了I2C？EEPROM容量小和NAND？Flash的接口较复杂的问题，同时也极大地控制了成本。

Description

基于I2C总线的NAND Flash存储方法及系统
技术领域
本发明属于存储通信技术领域，涉及一种存储方法，特别是涉及一种基于I2C总线的NANDFlash存储方法及系统。
背景技术
NANDFlash内存是flash内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。NANDFlash存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。
NANDFlash是现在市场上主要的非易失闪存技术之一。Inter公司在1988年首先开发出NORFlash技术，彻底改变了原先有EPROM和EEPROM一统天下的局面。1989年东芝公司发表了NANDFlash结构，强调降低每比特的成本，有更高的性能，并且像磁盘一样可以通过接口轻松升级。
NANDFlash的结构能提高极高的单元密度，可以达到高存储密度，可以做到Gbit级别，并且写入和擦除的速度也很快，同时也具有成本上的优势。应用NANDFlash的困难在于其Flash管理需要特殊的系统接口，且引脚数量较多，如图1所示的三星的一款4Gbit的NANDFlash，用于IO和控制/状态的引脚有15个。
I2C(Inter－IntegratedCircuit)总线是一种两线式串行总线，用于连接微控制器及其外围设备。由于其简单、灵活、硬件管脚资源少等优点，在器件与器件之间的通信中有着广泛的应用。
I2C总线中的器件被分为主机和从机。主机是初始化总线的数据传输并产生允许传输的时钟信号的器件。此时，任何被寻址的器件都被认为是从机。每个从机一般均有一个唯一的地址，主机可以通过该地址，配置和管理相应的从机。
在标准的I2C总线协议中，物理链路分别是一条串行数据线(SDA)和一条串行时钟线(SCL)。但是I2C的EEPROM的容量只有几十KByte甚至几KByte。
I2C总线是一种两线式串行总线，在微控制器与其外围电路的连接中有极其广泛的应用，但是EEPROM的容量太小，只有几十KByte甚至几KByte。如图2所示的艾特梅尔的一款I2CEEPROM，其存储容量也只有8KByte。
那么，在实际应用中，如何既能利用I2C接口的便利性和易用性，又能发挥NANDFlash大存储容量的功能，是本发明急需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于I2C总线的NANDFlash存储方法及系统，用于解决现有NANDFlash的系统接口复杂，以及I2CEEPROM存储容量太小的问题。
为实现上述目的及其他相关目的，本发明提供一种基于I2C总线的NANDFlash存储方法，所述基于I2C总线的NANDFlash数据存取方法包括：通过I2C总线接收来自CPU的存取指令；解析所述存取指令，获取指示内容；生成执行所述指示内容的控制信号；利用所述控制信号对所述NANDFlash进行相关信息的存取。
可选地，当所述指示内容为读取NANDFlash中的数据或状态时，所述生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平。
可选地，当所述指示内容为读取NANDFlash中的数据或状态时，所述利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态，并将读取的相应的数据或状态通过所述I2C总线传给所述CPU。
可选地，当所述指示内容为向NANDFlash中写入数据或命令时，所述生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
可选地，当所述指示内容为向NANDFlash中写入数据或命令时，所述利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
本发明还提供一种基于I2C总线的NANDFlash数据存取系统，所述基于I2C总线的NANDFlash数据存取系统包括：指令接收模块，通过I2C总线接收来自CPU的存取指令；指令解析模块，与所述指令接收模块相连，解析所述存取指令，获取指示内容；指令执行模块，与所述指令解析模块相连，生成执行所述指示内容的控制信号；信息存取模块，与所述指令执行模块相连，利用所述控制信号对所述NANDFlash进行相关信息的存取。
可选地，所述指令执行模块包括：读取控制单元，利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平；写入控制单元，利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
可选地，所述信息存取模块包括：读取单元，与所述读取控制单元相连，根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态；写入单元，与所述写入控制单元相连，根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
可选地，所述读取控制单元将读取的相应的数据或状态通过所述I2C总线传给所述CPU。
可选地，所述指令接收模块，指令解析模块，指令执行模块和信息存取模块由CPLD实现；所述CPULD的IO_98口与所述CPU的SCK引脚相连，所述CPULD的IO_97口与所述CPU的SDA引脚相连；所述CPULD的IO_71口至IO_50口分别与所述NANDFlash对应的IO口和控制状态引脚相连。
如上所述，本发明的基于I2C总线的NANDFlash存储方法及系统，具有以下有益效果：
本发明利用I2C总线通过CPLD读写NANDFlash，不仅充分利用了I2C接口的便利性和易用性，又充分发挥了NANDFlash大存储容量的功能，解决了I2CEEPROM容量小和NANDFlash的接口较复杂的问题，同时也极大地控制了成本。
附图说明
图1显示为三星的一款4Gbit的NANDFlash的芯片引脚结构示意图。
图2显示为艾特梅尔的一款I2CEEPROM的芯片引脚结构示意图。
图3显示为本发明实施例所述的基于I2C总线的NANDFlash存储方法的一种实现流程示意图。
图4显示为本发明实施例所述的基于I2C总线的NANDFlash存储方法的一种具体实现流程示意图。
图5显示为本发明实施例所述的基于I2C总线的NANDFlash存储系统的一种实现结构示意图。
图6显示为本发明实施例所述的基于I2C总线的NANDFlash存储系统的另一种实现结构示意图。
图7显示为本发明实施例所述的基于I2C总线的NANDFlash存储系统的一种实现结构框图。
图8显示为本发明实施例所述的基于I2C总线的NANDFlash存储系统的一种具体实现结构示意图。
元件标号说明
100基于I2C总线的NANDFlash数据存取系统
110指令接收模块
120指令解析模块
130指令执行模块
131读取控制单元
132写入控制单元
140信息存取模块
141读取单元
142写入单元
S11～S14步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图3，本发明提供一种基于I2C总线的NANDFlash数据存取方法，所述基于I2C总线的NANDFlash数据存取方法包括：
S11，通过I2C总线接收来自CPU的存取指令。本步骤通过I2C总线的SCL/SDA信号线接到CPU的IO口，接收CPU发出的指令。
S12，解析所述存取指令，获取指示内容。本步骤负责解析I2C总线送过来的读写命令(即存取指令)。
S13，生成执行所述指示内容的控制信号。本步骤负责产生NANDFlash的各种控制信号，并接收NANDFlash的状态信号。
进一步，参见图4所示，当所述指示内容为读取NANDFlash中的数据或状态时，步骤S13所述的生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平。
当所述指示内容为向NANDFlash中写入数据或命令时，所述生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
S14，利用所述控制信号对所述NANDFlash进行相关信息的存取。本发明所述的基于I2C总线的NANDFlash数据存取方法可以由CPLD实现，本步骤通过CPLD的IO口与NANDFlash的地址线、数据线、控制线、和状态线相接，进而实现对所述NANDFlash进行相关信息的存取。
如果CPU需要读取NANDFlash的数据或状态，则CPLD与NANDFlash相连的数据/控制/状态引脚会产生相应的逻辑电平，并满足NANDFlash的时序要求，从NANDFlash中读取相应的数据或状态，并通过I2C总线传给CPU。
如果CPU需要向NANDFlash中写入数据或命令，则CPLD与NANDFlash相连的数据/控制/状态引脚会产生相应的逻辑电平，并满足NANDFlash的时序要求，向NANDFlash中写入CPU送来的数据或命令。
进一步，参见图4所示，对应地，当所述指示内容为读取NANDFlash中的数据或状态时，步骤S14所述的利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态，并将读取的相应的数据或状态通过所述I2C总线传给所述CPU。
当所述指示内容为向NANDFlash中写入数据或命令时，步骤S14所述的利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
本发明所述的基于I2C总线的NANDFlash数据存取方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。
本发明还提供一种基于I2C总线的NANDFlash数据存取系统，所述基于I2C总线的NANDFlash数据存取系统可以实现本发明所述的基于I2C总线的NANDFlash数据存取方法，但本发明所述的基于I2C总线的NANDFlash数据存取方法的实现装置包括但不限于本实施例列举的基于I2C总线的NANDFlash数据存取系统的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。
参见图5所示，所述基于I2C总线的NANDFlash数据存取系统100包括：指令接收模块110，指令解析模块120，指令执行模块130，信息存取模块140。
所述指令接收模块110通过I2C总线接收来自CPU200的存取指令。所述指令接收模块通过I2C总线的SCL/SDA信号线接到CPU的IO口，接收CPU发出的指令。
所述指令解析模块120与所述指令接收模块110相连，解析所述存取指令，获取指示内容。所述指令解析模块120负责解析I2C总线送过来的读写命令(即存取指令)。
所述指令执行模块130与所述指令解析模块120相连，生成执行所述指示内容的控制信号。所述指令执行模块130负责产生NANDFlash的各种控制信号，并接收NANDFlash的状态信号。
进一步，参见图6所示，所述指令执行模块130包括：读取控制单元131，写入控制单元132。所述读取控制单元131利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平。所述读取控制单元将读取的相应的数据或状态通过所述I2C总线传给所述CPU。所述写入控制单元132利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
所述信息存取模块140与所述指令执行模块130相连，利用所述控制信号对所述NANDFlash300进行相关信息的存取。本发明所述的基于I2C总线的NANDFlash数据存取系统可以由CPLD实现，本系统通过CPLD的IO口与NANDFlash的地址线、数据线、控制线、和状态线相接，进而实现对所述NANDFlash进行相关信息的存取。
如果CPU需要读取NANDFlash的数据或状态，则CPLD与NANDFlash相连的数据/控制/状态引脚会产生相应的逻辑电平，并满足NANDFlash的时序要求，从NANDFlash中读取相应的数据或状态，并通过I2C总线传给CPU。
如果CPU需要向NANDFlash中写入数据或命令，则CPLD与NANDFlash相连的数据/控制/状态引脚会产生相应的逻辑电平，并满足NANDFlash的时序要求，向NANDFlash中写入CPU送来的数据或命令。
进一步，参见图6所示，所述信息存取模块140包括：读取单元141，写入单元142。所述读取单元141与所述读取控制单元131相连，根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态。所述写入单元142与所述写入控制单元132相连，根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
具体地，参见图7和8所示，所述指令接收模块110，指令解析模块120，指令执行模块130和信息存取模块140由CPLD实现；所述CPULD的IO_98口与所述CPU的SCK引脚相连，所述CPULD的IO_97口与所述CPU的SDA引脚相连；所述CPULD的IO_71口至IO_50口分别与所述NANDFlash对应的IO口和控制状态引脚相连。图8中，U10是CPLD，VCCIO和VCCINT共12个引脚接3.3V电源，GNDIO和GNDINT共12个引脚接地。GCLK3p是参考时钟的输入端，为CPLD提供同步时钟。IO_98和IO_97接4.7Kohm上拉电阻后分别接CPU的I2C对应引脚SCK和SDA。IO71-IO50分别接到NANDFlashU22对应的IO口和控制状态引脚上。
本发明采用I2C总线通过CPLD来访问NANDFlash，综合利用了NANDFlash的高存储密度和I2C总线结构简单的优点，不仅充分利用了I2C接口的便利性和易用性，又充分发挥了NANDFlash大存储容量的功能，解决了I2CEEPROM容量小和NANDFlash的接口较复杂的问题，同时也极大地控制了成本。
综上所述，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于I2C总线的NANDFlash数据存取方法，其特征在于，所述基于I2C总线的NANDFlash数据存取方法包括：
通过I2C总线接收来自CPU的存取指令；
解析所述存取指令，获取指示内容；
生成执行所述指示内容的控制信号；
利用所述控制信号对所述NANDFlash进行相关信息的存取。
2.根据权利要求1所述的基于I2C总线的NANDFlash数据存取方法，其特征在于：当所述指示内容为读取NANDFlash中的数据或状态时，所述生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平。
3.根据权利要求2所述的基于I2C总线的NANDFlash数据存取方法，其特征在于：当所述指示内容为读取NANDFlash中的数据或状态时，所述利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态，并将读取的相应的数据或状态通过所述I2C总线传给所述CPU。
4.根据权利要求1所述的基于I2C总线的NANDFlash数据存取方法，其特征在于：当所述指示内容为向NANDFlash中写入数据或命令时，所述生成执行所述指示内容的控制信号的实现过程包括：利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
5.根据权利要求4所述的基于I2C总线的NANDFlash数据存取方法，其特征在于：当所述指示内容为向NANDFlash中写入数据或命令时，所述利用所述控制信号对所述NANDFlash进行相关信息的存取的实现过程包括：根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
6.一种基于I2C总线的NANDFlash数据存取系统，其特征在于，所述基于I2C总线的NANDFlash数据存取系统包括：
指令接收模块，通过I2C总线接收来自CPU的存取指令；
指令解析模块，与所述指令接收模块相连，解析所述存取指令，获取指示内容；
指令执行模块，与所述指令解析模块相连，生成执行所述指示内容的控制信号；
信息存取模块，与所述指令执行模块相连，利用所述控制信号对所述NANDFlash进行相关信息的存取。
7.根据权利要求6所述的基于I2C总线的NANDFlash数据存取系统，其特征在于：所述指令执行模块包括：
读取控制单元，利用所述NANDFlash的数据/控制/状态引脚产生读取NANDFlash的逻辑电平；
写入控制单元，利用所述NANDFlash的数据/控制/状态引脚产生写入NANDFlash的逻辑电平。
8.根据权利要求7所述的基于I2C总线的NANDFlash数据存取系统，其特征在于，所述信息存取模块包括：
读取单元，与所述读取控制单元相连，根据所述NANDFlash的时序要求和所述读取NANDFlash的逻辑电平，从所述NANDFlash中读取相应的数据或状态；
写入单元，与所述写入控制单元相连，根据所述NANDFlash的时序要求和所述写入NANDFlash的逻辑电平，向所述NANDFlash中写入相应的数据或命令。
9.根据权利要求8所述的基于I2C总线的NANDFlash数据存取系统，其特征在于：所述读取控制单元将读取的相应的数据或状态通过所述I2C总线传给所述CPU。
10.根据权利要求6所述的基于I2C总线的NANDFlash数据存取系统，其特征在于：所述指令接收模块，指令解析模块，指令执行模块和信息存取模块由CPLD实现；所述CPULD的IO_98口与所述CPU的SCK引脚相连，所述CPULD的IO_97口与所述CPU的SDA引脚相连；所述CPULD的IO_71口至IO_50口分别与所述NANDFlash对应的IO口和控制状态引脚相连。
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