CN105335548B - 一种用于ice的mcu仿真方法 - Google Patents

Abstract

本发明公开了该方法通过CS‑SIM主模块和CS‑SIM从模块来实现，其中ICE的CPU以及CS‑SIM主模块集成在FPGA中，CS‑SIM从模块集成于目标芯片中；CS‑SIM主模块通过监控CPU的SFR总线，在CPU读写模拟相关寄存器的同时，将SFR信息通过CS‑SIM总线写入到目标芯片当中；目标芯片中通过CS‑SIM从模块接收SFR信息完成SFR配置，最终将模拟输出映射到IO口上，实现芯片内部数模接口到ICE数模接口的等效替换。

Description

一种用于ICE的MCU仿真方法

技术领域

本发明属于仿真器的技术领域，特别涉及集成模拟电路仿真功能的ICE在线仿真器。

背景技术

ICE在线仿真器(In-Circuit Emulator,ICE)是嵌入式系统领域使用得最多，也是功能最强大的调试器之一。ICE是一个用来设计其他计算机系统的计算机，它代替了目标机上物理的处理器或MCU，其表现与被代替的目标机处理器完全一样，但是他允许用户查看处理器内部的数据或代码并控制CPU的运行。一个在线仿真器通常由仿真探头和仿真器主板组成。传统的ICE技术有BONDOUT专用仿真芯片技术、HOOKS I/O复用的仿真技术等，但这些技术都无法实现OTP类型的MCU仿真，以及存在成本高、实时性差等各种问题。目前主流ICE大多是采用FPGA实现，这样对于MCU的数字部分，如CPU、串口、SPI等串口外设可以轻松的在FPGA重构。对CPU进行改造，并在FPGA上集成类似SWD、JTAG等调试协议的处理模块，即可以实现MCU的在线仿真。如专利1提出SOC仿真架构。

然而，目前MCU的集成度越来越高，如各类ADC、LCD驱动、LED驱动等模拟模块。这些模拟模块无法在FPGA上实现，这对于基于FPGA的ICE来说是非常棘手的问题。如何保证模拟仿真的实时性和准确性，如何保证尽可能的集成所有模拟电路仿真等，成为迫切要解决的技术问题。

发明内容

为解决上述问题，本发明的目的在于提供一种用于ICE的MCU仿真方法，该方法能够保证仿真实时性和准确性，还可以集成多个模拟电路仿真。

为实现上述目的，本发明的技术方案如下。

一种用于ICE的Chipsea Simulation(Chipsea Simulation)仿真方法，该方法通过Chipsea Simulation总线、Chipsea Simulation主模块和Chipsea Simulation从模块来实现，其中ICE的CPU以及Chipsea Simulation主模块集成在FPGA中，Chipsea Simulation从模块集成于目标芯片中；Chipsea Simulation主模块通过监控CPU的SFR总线，在CPU读写模拟相关寄存器的同时，将SFR信息通过Chipsea Simulation总线写入到目标芯片当中；目标芯片中通过ChipseaSimulation从模块接收SFR信息完成SFR配置，最终将模拟输出映射到IO口上，实现芯片内部数模接口到ICE数模接口的等效替换。它的本质是使用实际的目标芯片来实现ICE模拟电路的仿真。

所述Chipsea Simulation总线执行的是Chipsea Simulation总线协议，具体地说，所述Chipsea Simulation总线包含使能线SIM_ENB、时钟线SIM_CLK以及数据线SIM_DATA。每次发送数据时，要先将使能线拉低，然后将数据高位在左的方式移位输出。1次传输包含2个字节数据。其定义如下：

其中，RWF：读写控制位，1代表写，0代表读；ADDR：读写地址位，即ChipseaSimulation主模块需要发送和读取SFR的地址；DATA:读写数据位，即Chipsea Simulation主模块要读写的SFR数据。

通过发送2个字节组成的命令包，可以完成对芯片所有寄存器的读写操作。目标芯片端接收到1个命令包后，首先判断读写控制位。如果是写操作，则通过间接寻址的方式将SFR数据写到相应的地址中。如果是读操作，则通过间接寻址的方式将SFR数据从相应的地址中读出，然后串行输出到SIM_DATA。

优选地，数据传输采用一种主从同步模式，即Chipsea Simulation主模块和Chipsea Simulation从模块同步运行。主从同步模式下能保证模拟电路与CPU的同步，同时在CPU本身时钟频率不高的情况下实现较高的数据传输速率。

同时，采用3线串行协议。3线包含使能线、时钟线和数据线。串行协议能尽可能的减少PIN脚的占用。这使得本身引脚紧张的MCU也能实现兼容该模式，提高了ICE的扩展性。同时片选线也保证了1对多的模式能够实现。

所述Chipsea Simulation主模块在FPGA中实现，它通过监控CPU内核SFR总线来完成SFR的分发。Chipsea Simulation主模块和Chipsea Simulation从模块需要匹配，如果各目标器件的Chipsea Simulation从模块是兼容的，则只需要一个Chipsea Simulation主模块完成SFR的传输，否则需要多个ChipseaSimulation主模块分别对应其匹配的ChipseaSimulation从模块。

所述Chipsea Simulation主模块通过监控仿真CPU的SFR总线，实时的判断是否需要将该SFR同步写入到目标芯片当中。由于CPU运行速度较快，一般8位MCU时钟频率能达到32MHz。而Chipsea Simulation从模块如果采用硬件集成的方式，最高也只有1/4的时钟频率，还要实现并行到串行。因此，ChipseaSimulation主模块内部需要插入FIFO存储器(First Input First Output)，完成数据缓冲。

所述Chipsea Simulation主模块包含1个FSM状态机、1个FIFO存储器、1个并转串的sim_master模块。SFR总线接入FIFO存储器，FIFO存储器又与sim_master模块进行连接，FSM状态机则分别与FIFO存储器和sim_master模块进行通讯，当CPU在操作SFR时，ChipseaSimulation主模块将需要的SFR信息写入到FIFO存储器当中。如果FIFO非空，FSM状态机一直读取SFR信息并通过sim_master模块串行的移出。随后再读回进行比较确认写入正确。

所述Chipsea Simulation从模块在各个目标芯片中实现。它即可以是一块芯片集成的硬件外设模块，也可以是运行在目标芯片中的监控程序。不管哪种形式，都必须要满足Chipsea Simulation协议。

Chipsea Simulation从模块可以采取硬件或者软件的方式实现。硬件实现方式如下:Chipsea Simulation从模块包含1个FSM状态机处理ChipseaSimulation协议，然后SiPo模块在通过内核的SFR总线写入到相对应的外设当中。为了避免总线冲突，目标芯片必须要配置成仿真模式，使得内核CPU释放对SFR总线的控制权。

具体的控制流程如下：

101、目标芯片上电后即配置成仿真模式。仿真模式下，模拟电路的数模接口被映射到IO口。

102、检查SIM_ENB。先等待SIM_ENB为高，再等待SIM_ENB为低，以检查是否出现下降沿。否，则返回继续检查，是则进行下一步。

103、然后接收地址包。接收地址包实际上是连续读取8个SIM_DATA。每次读取都要先检测到SIM_CLK出现了上升沿，然后通过对该字节的最高位RWF进行判断，可以确定当前Chipsea Simulation主控方式要写SFR还是读SFR。

是，则进入104步骤，否则进入105步骤。

104、接收数据包。在接收数据包时，同样是连续读取8个数据。然后将数据写入SFR。

105、发送数据包。在读取SFR后，需要先发1个数据到SIM_DATA，然后检测SIM_CLK是否出现上升沿，直到数据发送完毕。

106、检查SIM_ENB。最后还要检查SIM_ENB出现了上升沿后，再回到检查SIM_ENB出现下降沿的状态，一直循环下去。

是出现上升沿则回到102步骤进行循环，否则重新检查SIM_ENB。

总之，本发明采用Chipsea Simulation主模块与从模块的结构形式，将从模块与目标芯片结合，且数模接口采用直接映射到IO的方式，所以仿真精度的问题只与SFR写入延迟相关，能够保证仿真实时性和准确性，还可以集成多个模拟电路仿真。

且本发明已经实现Sigma-DeltaADC、SARADC、LCD、LED等多种模拟电路的同时仿真。其中，SARADC的转换速率差异在10us以内，其他模块都能与实际结果一致。

附图说明

图1是本发明所实施的结构示意图。

图2是本发明所实施的Chipsea Simulation主模块的结构示意图。

图3是本发明所实施的Chipsea Simulation总线协议波形图。

图4本发明所实施的Chipsea Simulation从模块的结构示意图。

图5是本发明所实施的软件控制流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参照图1所示，为本发明所实施的结构框图，本发明提出一种用于ICE的ChipseaSimulation仿真方法，其是通过Chipsea Simulation总线、ChipseaSimulation主模块以及Chipsea Simulation从模块来实现的。它的本质是使用实际的目标芯片来实现ICE模拟电路的仿真。如图1所示，ICE的CPU以及ChipseaSimulation主模块集成在FPGA中，ChipseaSimulation从模块集成于目标芯片中。Chipsea Simulation主模块通过监控CPU的SFR总线，在CPU读写模拟相关寄存器的同时，将SFR信息通过Chipsea Simulation总线写入到目标芯片当中。目标芯片中通过Chipsea Simulation从模块接收SFR信息完成SFR配置，最终将模拟输出映射到IO口上，实现芯片内部数模接口到ICE数模接口的等效替换。

一、Chipsea Simulation总线协议。

如图3所示，Chipsea Simulation总线包含使能线SIM_ENB、时钟线SIM_CLK以及数据线SIM_DATA。每次发送数据时，要先将使能线拉低，然后将数据高位在左的方式移位输出。1次传输包含2个字节数据。其定义如下：

其中，RWF：读写控制位。1代表写，0代表读。

ADDR：读写地址位，即Chipsea Simulation主模块需要发送和读取SFR的地址。

DATA:读写数据位，即Chipsea Simulation主模块要读写的SFR数据。

通过发送2个字节组成的命令包，可以完成对芯片所有寄存器的读写操作。芯片端接收到1个命令包后，首先判断读写控制位。如果是写操作，则通过间接寻址的方式将SFR数据写到相应的地址中。如果是读操作，则通过间接寻址的方式将SFR数据从相应的地址中读出，然后串行输出到SIM_DATA。

数据传输采用一种主从同步模式，即Chipsea Simulation主模块和ChipseaSimulation从模块同步运行。主从同步模式下能保证模拟电路与CPU的同步，同时在CPU本身时钟频率不高的情况下实现较高的数据传输速率。

同时，采用3线串行协议。3线包含使能线、时钟线和数据线。串行协议能尽可能的减少PIN脚的占用。这使得本身引脚紧张的MCU也能实现兼容该模式，提高了ICE的扩展性。同时片选线也保证了1对多的模式能够实现。

二、Chipsea Simulation主模块

Chipsea Simulation主模块在FPGA中实现。其结构如图2所示。它通过监控CPU内核SFR总线来完成SFR的分发。Chipsea Simulation主模块和ChipseaSimulation从模块需要匹配，如果各目标器件的Chipsea Simulation从模块是兼容的，则只需要一个ChipseaSimulation主模块完成SFR的传输，否则需要多个Chipsea Simulation主模块分别对应其匹配的Chipsea Simulation从模块。

Chipsea Simulation主模块通过监控仿真CPU的SFR总线，实时的判断是否需要将该SFR同步写入到目标芯片当中。由于CPU运行速度较快，一般8位MCU时钟频率能达到32MHz。而Chipsea Simulation从模块如果采用硬件集成的方式，最高也只有1/4的时钟频率，还要实现并行到串行。因此，ChipseaSimulation主模块内部需要插入FIFO存储器(First Input First Output)，完成数据缓冲。

如图2所示，Chipsea Simulation主模块包含1个FSM状态机、1个FIFO存储器、1个并转串的sim_master模块。SFR总线接入FIFO存储器，FIFO存储器又与sim_master模块进行连接，FSM状态机则分别与FIFO存储器和sim_master模块进行通讯，当CPU在操作SFR时，Chipsea Simulation主模块将需要的SFR信息写入到FIFO存储器当中。如果FIFO非空，FSM状态机一直读取SFR信息并通过sim_master模块串行的移出。随后再读回进行比较确认写入正确。

如果Chipsea Simulation从模块存在不兼容的Chipsea Simulation接口，如速率不一致等，FPGA内部则需要设计多个Chipsea Simulation主模块，以匹配ChipseaSimulation从模块。

三、Chipsea Simulation从模块。

Chipsea Simulation从模块在各个目标芯片中实现。它即可以是一块芯片集成的硬件外设模块，也可以是运行在目标芯片中的监控程序。不管哪种形式，都必须要满足Chipsea Simulation协议。

Chipsea Simulation从模块可以采取硬件或者软件的方式实现。硬件实现可以传输速率更高，更加稳定。软件实现则更加灵活，可在程序中增加额外的功能。硬件实现方式如图4所示。Chipsea Simulation从模块包含1个FSM状态机处理Chipsea Simulation和一个SiPo模块，其中FSM状态机处理ChipseaSimulation协议，然后将数据输出给SiPo模块，SiPo模块再通过内核的SFR总线写入到相对应的外设当中。为了避免总线冲突，目标芯片必须要配置成仿真模式，使得内核CPU释放对SFR总线的控制权。

具体的控制流程如图5所示：

101、目标芯片上电后即配置成仿真模式。仿真模式下，模拟电路的数模接口被映射到IO口。

102、检查SIM_ENB。先等待SIM_ENB为高，再等待SIM_ENB为低，以检查是否出现下降沿。否，则返回继续检查，是则进行下一步。

103、然后接收地址包。接收地址包实际上是连续读取8个SIM_DATA。每次读取都要先检测到SIM_CLK出现了上升沿，然后通过对该字节的最高位RWF进行判断，可以确定当前Chipsea Simulation主控方式要写SFR还是读SFR。

是，则进入104步骤，否则进入105步骤。

104、接收数据包。在接收数据包时，同样是连续读取8个数据。然后将数据写入SFR。

105、发送数据包。在读取SFR后，需要先发1个数据到SIM_DATA，然后检测SIM_CLK是否出现上升沿，直到数据发送完毕。

106、检查SIM_ENB。最后还要检查SIM_ENB出现了上升沿后，再回到检查SIM_ENB出现下降沿的状态，一直循环下去。

是出现上升沿则回到102步骤进行循环，否则重新检查SIM_ENB。

总之，本发明采用Chipsea Simulation主模块与从模块的结构形式，将从模块与目标芯片结合，且数模接口采用直接映射到IO的方式，所以仿真精度的问题只与SFR写入延迟相关，能够保证仿真实时性和准确性。且本发明已经实现Sigma-DeltaADC、SARADC、LCD、LED等多种模拟电路的同时仿真。其中，SARADC的转换速率差异在10us以内，其他模块都能与实际结果一致。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种用于ICE的MCU仿真方法，其特征在于该方法通过Chipsea Simulation总线、Chipsea Simulation主模块和Chipsea Simulation从模块来实现，其中ICE的CPU以及Chipsea Simulation主模块集成在FPGA中，Chipsea Simulation从模块集成于目标芯片中；Chipsea Simulation主模块通过监控CPU的SFR总线，在CPU读写模拟相关寄存器的同时，将SFR信息通过Chipsea Simulation总线写入到目标芯片当中；目标芯片中通过Chipsea Simulation从模块接收SFR信息完成SFR配置，最终将模拟输出映射到IO口上，实现芯片内部数模接口到ICE数模接口的等效替换。

2.如权利要求1所述的用于ICE的MCU仿真方法，其特征在于所述Chipsea Simulation总线执行的是Chipsea Simulation总线协议，具体地说，所述Chipsea Simulation总线包含使能线SIM_ENB、时钟线SIM_CLK以及数据线SIM_DATA；每次发送数据时，要先将使能线拉低，然后将数据高位在左的方式移位输出；1次传输包含2个字节数据，其定义如下：

其中，RWF：读写控制位，1代表写，0代表读；ADDR：读写地址位，即Chipsea Simulation主模块需要发送和读取SFR的地址；DATA:读写数据位，即Chipsea Simulation主模块要读写的SFR数据。

3.如权利要求2所述的用于ICE的MCU仿真方法，其特征在于目标芯片端接收到1个命令包后，首先判断读写控制位；如果是写操作，则通过间接寻址的方式将SFR数据写到相应的地址中；如果是读操作，则通过间接寻址的方式将SFR数据从相应的地址中读出，然后串行输出到SIM_DATA。

4.如权利要求2所述的用于ICE的MCU仿真方法，其特征在于Chipsea Simulation主模块和Chipsea Simulation从模块同步运行，采用3线串行协议；3线包含使能线、时钟线和数据线。

5.如权利要求4所述的用于ICE的MCU仿真方法，其特征在于所述Chipsea Simulation主模块在FPGA中实现，它通过监控CPU内核SFR总线来完成SFR的分发；Chipsea Simulation主模块和Chipsea Simulation从模块需要匹配。

6.如权利要求5所述的用于ICE的MCU仿真方法，其特征在于所述Chipsea Simulation主模块包含1个FSM状态机、1个FIFO存储器、1个并转串的sim_master模块；SFR总线接入FIFO存储器，FIFO存储器又与sim_master模块进行连接，FSM状态机则分别与FIFO存储器和sim_master模块进行通讯，当CPU在操作SFR时，Chipsea Simulation主模块将需要的SFR信息写入到FIFO存储器当中；如果FIFO非空，FSM状态机一直读取SFR信息并通过sim_master模块串行的移出，随后再读回进行比较确认写入正确。

7.如权利要求2所述的用于ICE的MCU仿真方法，其特征在于Chipsea Simulation从模块包含1个FSM状态机处理Chipsea Simulation协议，然后SiPo模块在通过内核的SFR总线写入到相对应的外设当中。

8.如权利要求2所述的用于ICE的MCU仿真方法，其特征在于具体的控制流程如下：

101、目标芯片上电后即配置成仿真模式，仿真模式下，模拟电路的数模接口被映射到IO口；

102、检查SIM_ENB，先等待SIM_ENB为高，再等待SIM_ENB为低，以检查是否出现下降沿；否，则返回继续检查，是则进行下一步；

103、然后接收地址包，接收地址包实际上是连续读取8个SIM_DATA；每次读取都要先检测到SIM_CLK出现了上升沿，然后通过对该字节的最高位RWF进行判断，可以确定当前Chipsea Simulation主控方式要写SFR还是读SFR；

是，则进入104步骤，否则进入105步骤；

104、接收数据包，在接收数据包时，同样是连续读取8个数据，然后将数据写入SFR；

105、发送数据包，在读取SFR后，需要先发1个数据到SIM_DATA，然后检测SIM_CLK是否出现上升沿，直到数据发送完毕；

106、检查SIM_ENB，最后还要检查SIM_ENB出现了上升沿后，再回到检查SIM_ENB出现下降沿的状态；

是出现上升沿则回到102步骤进行循环，否则重新检查SIM_ENB。