CN107885517A - 嵌入式系统处理器程序加载电路 - Google Patents

Abstract

本发明公开的一种嵌入式系统处理器程序加载电路，旨在提供一种通用性强，能够兼顾本地储存器加载和远程网络加载的处理器加载电路，本发明通过下述技术方案予以实现；处理器系统PS分别连接DDR和LM，PS通过交互接口PSPLIF连接PSPLIF总线读写器；PSPLIF总线读写器接收到PS的访问信号后，将数据写入双口RAM，通过控制处理器复位信号发生器产生处理器复位信号；嵌入式系统处理器配置成并行主动加载模式，虚拟并行NORFLASH读取接口将双口RAM映射成NORFLASH的一个扇区，处理器复位信号发生器接收到PSPLIF总线复位信号发生启动信号，控制处理器的硬件复位管脚复位处理器，启动处理器并行主动加载流程。

Description

嵌入式系统处理器程序加载电路

技术领域

本发明涉及一种嵌入式系统处理器程序加载的电路及程序加载方法。

背景技术

1.嵌入式系统是将先进的计算机技术、半导体技术和电子技术与各个行业的具体应用相结合的产物，是以应用为中心、以计算机技术为基础、软硬件可裁减、适应应用系统、对功能、可靠性、成本、体积、功耗等有严格要求的专用计算机系统。嵌入式处理系统主要包括处理器、存储设备、模拟电路及电源电路、通信接口及外设电路。处理器是嵌入式系统的核心部件，它通常把通用计算机中许多由主板完成的功能集成在芯片内部。处理器的作用非常多，能够对现有数据进行计算分析，然后建立起相应的程序，达到分析数据的目的。对于嵌入式系统也是一样，在开发的时候必须依靠众多的处理器配合工作，才能完成一整套的系统开发。常用的嵌入式系统处理器包括现场可编程门阵列FPGA(FieldProgramGateArray)、数字信号处理器DSP(DigitalSignalProcessor)、通用处理器GPP(GeneralPurposeProcessor)。FPGA器件具有丰富IO(输入输出)管脚,可方便连接各种外部设备；具备任务并行执行性,以及有软核、能进行二次开发等特点。DSP具有高效数据处理能力和方便灵活的调试开发环境等特点。GPP能够有效支持这些非数字信号处理类的控制密集型应用。

处理器强大的性能需要通过运行在其中程序发挥出来。处理器程序加载分为主动加载和被动加载。主动加载是处理器上电复位后自主从指定端口读取程序数据并执行的加载模式。根据端口是并行总线和串行总线，主动加载又可分为并行主动加载和串行主动加载。并行主动加载是处理器上电复位后自主从并行端口读取程序数据并执行的加载模式，串行主动加载是处理器上电复位后自主从串行端口读取程序数据并执行的加载模式。被动加载是处理器上电复位后处于挂起状态，加载控制器通过处理器的被动加载端口向处理器输出程序数据并启动处理器执行程序的模式。各种加载模式各有优劣。并行主动加载模式加载速度最快，但是处理器和存储器之间的连线较多。串行主动加载电路简单，但是加载速度较慢。被动加载比较灵活，但是需要专门的处理器充当加载控制器，并且不同处理器被动加载端口往往差别巨大，实现复杂度较高。随着技术的发展，不同类型的嵌入式系统处理器都具备多种加载模式，当前所有的嵌入式系统处理器都具有并行FLASH主动加载接口，用于处理器硬件复位后自主从并行FLASH中加载程序。

现有的嵌入式系统处理器程序加载方案都是基于具体处理器单独设计，在不同处理器之间不具备通用性。同时，现有的嵌入式系统处理器程序加载方案都没兼顾本地储存器加载和远程网络加载。

发明内容

本发明的目的是针对现有技术存在的不足之处，提供一种通用性强，灵活性高，能够兼顾本地储存器加载和远程网络加载的处理器程序加载电路及程序加载方法，能在嵌入式系统不同种类处理器之间通用。

为达到以上目的，本发明提供的嵌入式系统处理器程序加载电路，包括本地非易失性存储器LM、双倍速率同步动态随机存储器DDR和模块支持单元MSU，MSU包括可编程逻辑PL和处理器系统PS，PL包含PS与PL之间交互接口PSPLIF总线读写器、双口RAM、虚拟并行NORFLASH读取接口控制器和处理器复位信号发生器；其特征在于：模块支持单元MSU中，处理器系统PS通过自带的DDR控制器接口和本地非易失性存储器访问接口LMIF分别连接DDR和LM，PS通过交互接口PSPLIF连接PSPLIF总线读写器；虚拟并行NORFLASH读取接口控制器通过并行NORFLASH与处理器的并行主动加载接口连接；处理器复位信号发生器通过输出离散线与处理器的硬件复位管脚连接；PSPLIF总线读写器接收到PS的访问信号后，将数据写入双口RAM，或者接收到PS的访问信号后，通过控制处理器复位信号发生器产生处理器复位信号；虚拟并行NORFLASH读取接口控制器配置成并行主动加载模式的处理器硬件复位后，通过并行主动加载接口读取程序，虚拟并行NORFLASH读取接口将双口RAM映射成NORFLASH的一个扇区，通过虚拟并行NORFLASH读取接口控制器直接访问双口RAM，处理器复位信号发生器接收到PSPLIF总线复位信号发生启动信号，通过输出离散线控制处理器的硬件复位管脚复位处理器，启动处理器并行主动加载流程。

一种加载嵌入式系统处理器程序的方法，包括以下步骤：

A、采用MSU虚拟并行NORFLASH接口实现处理的并行主动加载，PS通过以太网口接收处理器加载配置信息，如果超时未接收到处理器加载配置信息，将读取本地默认的处理器加载配置信息并解析；如果超时前接收到处理器加载配置信息，PS解析处理器加载配置信息。

B、然后，PS判断是否是本地加载，如果是从本地加载，PS从本地非易失性存储器LM中读取对应的程序文件到DDR中，否则，PS通过以太网口接收对应的程序文件并存储到DDR中。

C、PS校验对应程序文件的完整性，如果不完整，PS通过以太网口上报对应处理器加载失败并结束加载流程；如果完整，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM并控制处理器复位信号发生器产生处理器硬件复位信号并继续后续加载流程。

D、PS判断程序文件数据块是否全部搬移完成，上报对应处理器加载结果，否则确认双口RAM非满，在双口RAM非满时，将对应的程序文件数据块从DDR搬到对应通道的双口RAM，直到程序文件所有数据块全部搬完。

本发明相比于现有技术具有如下有益效果：

通用性强。本发明在模块支持单元MSU中，处理器系统PS通过自带的DDR控制器接口和本地非易失性存储器访问接口LMIF分别连接DDR和LM，PS通过交互接口PSPLIF连接PSPLIF总线读写器；虚拟并行NORFLASH读取接口控制器通过并行NORFLASH与处理器的并行主动加载接口连接；采用MSU虚拟并行NORFLASH接口实现处理器的并行主动加载，可以在嵌入式系统不同处理器之间通用。

灵活性高。本发明采用MSU虚拟并行NORFLASH接口实现处理器的并行主动加载，同时可以虚拟1～n个并行NORFLASH接口实现1～n个处理器的并行主动加载，可扩展性好，灵活性高，单位成本较低。

能够兼顾本地储存器加载和远程网络加载。本发明采用处理器加载配置信息判断程序文件是从本地非易失性存储器LM读取还是通过以太网口从远程读取，兼顾本地储存器加载和远程网络加载，特别有利于集中式加载控制。

附图说明

下面结合附图进一步说明本发明的技术方案，但本发明所保护的内容不局限于以下所述。

图1为本发明的嵌入式系统处理器程序加载电路示意图。

图2为本发明的嵌入式系统处理器程序加载流程图。

具体实施方式

参阅图1。在以下描述的实施例中，嵌入式系统处理器程序加载电路，包括本地非易失性存储器LM、双倍速率同步动态随机存储器DDR和模块支持单元MSU，MSU包括可编程逻辑PL和处理器系统PS，PL包含PS与PL之间交互接口PSPLIF总线读写器、双口RAM、虚拟并行NORFLASH读取接口控制器和处理器复位信号发生器。模块支持单元MSU中，处理器系统PS通过自带的DDR控制器接口和本地非易失性存储器访问接口LMIF分别连接DDR和LM，所述PS通过交互接口PSPLIF连接PSPLIF总线读写器；虚拟并行NORFLASH读取接口控制器通过并行NORFLASH与处理器的并行主动加载接口连接；处理器复位信号发生器通过输出离散线与处理器的硬件复位管脚连接；PSPLIF总线读写器接收到PS的访问信号后，将数据写入双口RAM，或者接收到PS的访问信号后，通过控制处理器复位信号发生器产生处理器复位信号；虚拟并行NORFLASH读取接口控制器配置成并行主动加载模式的处理器硬件复位后，通过并行主动加载接口读取程序时，虚拟并行NORFLASH读取接口将双口RAM映射成NORFLASH的一个扇区，通过虚拟并行NORFLASH读取接口控制器直接访问双口RAM，处理器复位信号发生器接收到PSPLIF总线复位信号发生启动信号，通过输出离散线控制处理器的硬件复位管脚复位处理器，启动处理器并行主动加载流程。

PS通过控制线、数据线、地址线连接PSPLIF总线读写器；本地非易失性存储器访问接口LMIF和PS与PL之间交互接口PSPLIF连接DDR、LM和PL。

PL通过并行总线和离散线与FPGA、DSP、PowerPC和ARM嵌入式系统处理器的并行主动加载接口和复位管脚连接，PS通过以太网对外交互信息。

FPGA、DSP、PowerPC和ARM嵌入式系统处理器通过并行总线和离散线与虚拟并行NORFLASH读取接口控制器和处理器复位信号发生器连接。

双口RAM包括对应虚拟并行NORFLASH读取接口控制器1、虚拟并行NORFLASH读取接口控制器2、虚拟并行NORFLASH读取接口控制器3…虚拟并行NORFLASH读取接口控制器n的双口RAM1、双口RAM2双口RAM3…双口RAMn。处理器复位信号发生器包括处理器复位信号发生器1、处理器复位信号发生器2、处理器复位信号发生器3…处理器复位信号发生器n。虚拟并行NORFLASH读取接口控制器1、虚拟并行NORFLASH读取接口控制器2、虚拟并行NORFLASH读取接口控制器3…虚拟并行NORFLASH读取接口控制器n和处理器复位信号发生器1、处理器复位信号发生器2、处理器复位信号发生器3…处理器复位信号发生器n依次连接FPGA、DSP、PowerPC和ARM。

参阅图2。嵌入式系统处理器程序加载方法，包括以下步骤：

A、采用MSU虚拟并行NORFLASH接口实现处理的并行主动加载，PS通过以太网口接收处理器加载配置信息；如果接收处理器加载配置信息超时，PS读取本地默认的处理器加载信息；PS解析处理器加载配置信息。

B、然后，判断是否是本地加载，如果为本地加载，PS从LM读取对应程序文件到DDR；否则，PS从以太网口接收程序文件并存储到DDR。

C、PS校验DDR中程序文件完整性。如果程序文件完整，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM，控制处理器复位信号发生器产生处理器硬件复位信号；否则，PS通过以太网口上报对应处理器程序加载失败的加载结果并结束加载流程。

D、PS判断程序文件数据块是否全部搬移完成，如果程序文件数据块未全部搬移完成，PS判断双口RAM是否非满，如果对应双口RAM非满，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM，否则，PS一直等待对应双口RAM非满；如果程序文件数据块全部搬移完成，PS通过以太网口上报对应处理器程序加载成功的加载结果。

下面通过1个实施例详细说明本发明提供的电路和方法。

实施例1：嵌入式处理器为1块XILINX公司FPGA和TI公司DSP。虚拟并行NORFLASH读取接口控制器1和处理器复位信号发生器1分别通过并行总线和一根离散线与FPGA通过BPI接口和PROG管脚连接，虚拟并行NORFLASH读取接口控制器2和处理器复位信号发生器2分别通过并行总线和一根离散线与DSP通过EMIF接口和HRST管脚连接，双口RAM1和双口RAM2分别映射到虚拟并行NORFLASH读取接口控制器1和虚拟并行NORFLASH读取接口控制器2。MSU选择XILINX公司ZYNQ系列SOC，PS和PL分别对应ZYNQ的PL和PS。PS通过内部总线AXI与PL连接。

FPGA程序加载：PS通过以太网口接收FPGA加载配置信息，如果接收FPGA加载配置信息超时，PS读取本地默认的FPGA加载信息；PS解析FPGA加载配置信息，如果为本地加载，PS从LM读取对应程序文件到DDR；否则，PS从以太网口接收程序文件并存储到DDR。PS校验DDR中程序文件完整性，如果程序文件完整，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM1；否则，PS通过以太网口上报FPGA加载结果。PS控制处理器复位信号发生器1产生FPGA硬件复位信号，启动FPGA主动加载流程，FPGA将通过BPI接口从虚拟并行NORFLASH读取接口控制器1读取程序数据。PS在双口RAM1非满时将持续将程序文件数据块从DDR搬到双口RAM1，直到程序文件所有数据块全部搬完，并通过以太网口上报对应处理器加载结果。

DSP程序加载：PS通过以太网口接收DSP加载配置信息，如果接收DSP加载配置信息超时，PS读取本地默认的DSP加载信息；PS解析DSP加载配置信息，如果为本地加载，PS从LM读取对应程序文件到DDR；否则，PS从以太网口接收程序文件并存储到DDR。PS校验DDR中程序文件完整性，如果程序文件完整，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM2；否则，PS通过以太网口上报FPGA加载结果。PS控制处理器复位信号发生器2产生DSP硬件复位信号，启动DSP主动加载流程，DSP将通过EMIF接口从虚拟并行NORFLASH读取接口控制器2读取程序数据。PS在双口RAM2非满时将持续将程序文件数据块从DDR搬到双口RAM2，直到程序文件所有数据块全部搬完，并通过以太网口上报对应处理器加载结果。

本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (10)

1.一种嵌入式系统处理器程序加载电路，包括本地非易失性存储器LM、双倍速率同步动态随机存储器DDR和模块支持单元MSU，MSU包括可编程逻辑PL和处理器系统PS，PL包含PS与PL之间交互接口PSPLIF总线读写器、双口RAM、虚拟并行NORFLASH读取接口控制器和处理器复位信号发生器；其特征在于：模块支持单元MSU中，处理器系统PS通过自带的DDR控制器接口和本地非易失性存储器访问接口LMIF分别连接DDR和LM，所述PS通过交互接口PSPLIF连接PSPLIF总线读写器；虚拟并行NORFLASH读取接口控制器通过并行NORFLASH与处理器的并行主动加载接口连接；处理器复位信号发生器通过输出离散线与处理器的硬件复位管脚连接；PSPLIF总线读写器接收到PS的访问信号后，将数据写入双口RAM，或者接收到PS的访问信号后，通过控制处理器复位信号发生器产生处理器复位信号；虚拟并行NORFLASH读取接口控制器配置成并行主动加载模式的处理器硬件复位后，通过并行主动加载接口读取程序，虚拟并行NORFLASH读取接口将双口RAM映射成NORFLASH的一个扇区，通过虚拟并行NORFLASH读取接口控制器直接访问双口RAM，处理器复位信号发生器接收到PSPLIF总线复位信号发生启动信号，通过输出离散线控制处理器的硬件复位管脚复位处理器，启动处理器并行主动加载流程。

2.如权利要求1所述的嵌入式系统处理器程序加载电路，其特征在于：PS通过控制线、数据线、地址线连接PSPLIF总线读写器；地非易失性存储器访问接口LMIF和PS与PL之间交互接口PSPLIF连接LM和PL。

3.如权利要求1所述的嵌入式系统处理器程序加载电路，其特征在于：PL通过并行总线和离散线与FPGA、DSP、PowerPC和ARM嵌入式系统处理器的并行主动加载接口和复位管脚连接，PS通过以太网对外交互信息。

4.如权利要求1所述的嵌入式系统处理器程序加载电路，其特征在于：FPGA、DSP、PowerPC和ARM嵌入式系统处理器通过并行总线和离散线与虚拟并行NORFLASH读取接口控制器和处理器复位信号发生器连接。

5.如权利要求1所述的嵌入式系统处理器程序加载电路，其特征在于：双口RAM包括对应虚拟并行NORFLASH读取接口控制器1、虚拟并行NORFLASH读取接口控制器2、虚拟并行NORFLASH读取接口控制器3…虚拟并行NORFLASH读取接口控制器n的双口RAM1、双口RAM2双口RAM3…双口RAMn；处理器复位信号发生器包括处理器复位信号发生器1、处理器复位信号发生器2、处理器复位信号发生器3…处理器复位信号发生器n。

6.如权利要求1所述的嵌入式系统处理器程序加载电路，其特征在于：虚拟并行NORFLASH读取接口控制器1、虚拟并行NORFLASH读取接口控制器2、虚拟并行NORFLASH读取接口控制器3…虚拟并行NORFLASH读取接口控制器n和处理器复位信号发生器1、处理器复位信号发生器2、处理器复位信号发生器3…处理器复位信号发生器n依次连接FPGA、DSP、PowerPC和ARM。

7.一种使用权利要求1所述处理器程序加载电路加载嵌入式系统处理器程序的方法，其特征在于包括以下步骤：

采用MSU虚拟并行NORFLASH接口实现处理的并行主动加载，PS通过以太网口接收处理器加载配置信息，如果超时未接收到处理器加载配置信息，将读取本地默认的处理器加载配置信息并解析；如果超时前接收到处理器加载配置信息，PS解析处理器加载配置信息；然后，PS判断是否是本地加载，如果是从本地加载，PS从本地非易失性存储器LM中读取对应的程序文件到DDR中，否则，PS通过以太网口接收对应的程序文件并存储到DDR中；PS校验对应程序文件的完整性，如果不完整，PS通过以太网口上报对应处理器加载失败并结束加载流程；如果完整，PS将对应的程序文件数据块从DDR搬移到对应通道的双口RAM并控制处理器复位信号发生器产生处理器硬件复位信号并继续后续加载流程；PS判断程序文件数据块是否全部搬移完成，上报对应处理器加载结果，否则确认双口RAM非满，在双口RAM非满时，将对应的程序文件数据块从DDR搬到对应通道的双口RAM，直到程序文件所有数据块全部搬完。

8.如权利要求7所述的加载嵌入式系统处理器程序的方法，其特征在于：PS控制处理器复位信号发生器产生处理器硬件复位信号，处理器复位后将从虚拟并行NORFLASH读取接口控制器读取程序数据。

9.如权利要求8所述的加载嵌入式系统处理器程序的方法，其特征在于：默认的处理器加载配置信息储存在本地，如果PS超时未接收到以太网口的处理器加载配置信息，将读取本地默认的处理器加载配置信息并解析；如果超时前接收到处理器加载配置信息，PS解析处理器加载配置信息。

10.如权利要求9所述的加载嵌入式系统处理器程序的方法，其特征在于：PS通过处理器加载配置信息判断是否是本地加载，如果是从本地加载，PS从本地非易失性存储器LM中读取对应的程序文件到DDR中，否则，PS通过以太网口接收对应的程序文件并存储到DDR中。