CN107423476B - 基于多fpga的有源配电网实时仿真器并行通讯方法 - Google Patents

Abstract

一种基于多FPGA的有源配电网实时仿真器并行通讯方法，包括：1)将各子系统信息下载到对应FPGA中；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各FPGA开始交互仿真接口数据，同时开始并完成仿真计算；5)各FPGA将接收到仿真接口数据写入数据存储器中；6)对实时仿真器进行仿真结束校验；7)判断物理时间是否达到仿真时间t，如达到则进入下一步，否则实时仿真器待机至t后，进入下一步；8)判断仿真时间t是否达到设定的仿真终了时刻，如达到则仿真结束，否则返回步骤3)。本发明采用并行通讯的方法，有效的提高了基于多FPGA的有源配电网实时仿真器的仿真速度，为实现基于多FPGA的大规模有源配电网实时仿真奠定了基础。

Description

基于多FPGA的有源配电网实时仿真器并行通讯方法

技术领域

本发明涉及一种有源配电网实时仿真器通讯方法。特别是涉及一种基于多FPGA的有源配电网实时仿真器并行通讯方法。

背景技术

随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了广泛而深刻的变化。有源配电网的上述特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。

有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等软硬件装置与系统的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中完成，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。

有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择。并行处理器现场可编程门阵列(FieldProgrammable Gate Array，FPGA)为高性能有源配电网实时仿真器的开发提供了一种新的思路。

FPGA是一款具有固有并行性质的可编程逻辑器件，可实现大量线程的并行处理，通过采用流水线的操作方式，极大地提高了数字信号的处理速度。同时，FPGA的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互，使多FPGA联合实时仿真成为可能。

针对含大量电力电子以及非线性元件的有源配电网，要实现仿真步长在几个到十几个微秒之间的实时仿真，采用多个FPGA并行处理的方式提高底层硬件的计算能力，可以满足详细建模的有源配电网实时仿真的需求。考虑到多个FPGA之间需要交互大量数据，数据通讯时间较长，将会影响多FPGA有源配电网实时仿真器的仿真速度，因此需要设计一种合适的数据通讯方式，以降低数据通讯时间对仿真器仿真速度的影响。

发明内容

本发明所要解决的技术问题是，提供一种能够提高实时仿真器仿真速度的基于多FPGA的有源配电网实时仿真器并行通讯方法。

本发明所采用的技术方案是：一种基于多FPGA的有源配电网实时仿真器并行通讯方法，包括，如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，其中，N>1，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中，根据子系统之间的连接关系及数据接口，设置第i个FPGA发送到与所述第i个FPGA直接相连的第j个FPGA的仿真接口数据的个数为M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口数据的传输延迟时间为L个时钟周期；

2)初始化实时仿真器，并设置仿真时刻t＝0，启动仿真；

3)仿真时间向前推进一个步长，t＝t+Δt；

4)对每一个FPGA都进行如下操作：开始发送FPGA在上一时步计算得到的M_i,j个仿真接口数据到与所述FPGA直接相连的FPGA中；同时所述FPGA开始等待接收与该FPGA直接相连的FPGA发送的仿真接口数据；同时开始从所述FPGA的并行通讯数据存储器中读出所需的仿真接口数据，在仿真接口数据读取完成后开始步骤3)所述步长的仿真计算；

5)每一个FPGA将接收到的与该FPGA直接相连的FPGA发送的仿真接口数据写入并行通讯数据存储器中；

6)对实时仿真器进行仿真结束校验，如果仿真结束，则进入下一步，否则等待直至所有FPGA仿真结束后进入下一步；

7)判断物理时间是否达到仿真时间t，如达到仿真时间t则进入下一步，否则实时仿真器待机至仿真时间t后，进入下一步；

8)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

步骤4)中所述的并行通讯数据存储器，是由随机存取存储器RAM_i构成，随机存取存储器RAM_i的读使能信号ena_rd_i在每一仿真时步仿真开始时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的读地址addr_rd_i为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i在每一仿真时步开始接收仿真接口数据时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的写地址addr_wr_i设置为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i比随机存取存储器RAM_i的读使能信号ena_rd_i延迟L个时钟周期。

步骤6)中所述的仿真结束校验，是各FPGA仿真计算结束时分别生成计算结束信号end_calc_sig_i，各FPGA仿真接口数据写入并行通讯数据存储器结束后，分别生成通讯结束信号end_comm_sig_i，计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平有效，当所有FPGA的计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平时，仿真结束校验完成，否则等待直至仿真结束校验完成。

本发明的基于多FPGA的有源配电网实时仿真器并行通讯方法，充分考虑FPGA自身硬件特性和有源配电网的结构特点，采用并行通讯的方法，有效的提高了基于多FPGA的有源配电网实时仿真器的仿真速度，为实现基于多FPGA的大规模有源配电网实时仿真奠定了基础。

附图说明

图1是本发明基于多FPGA的有源配电网实时仿真器并行通讯方法的流程图；

图2是基于多FPGA的有源配电网实时仿真平台示意图；

图3是含三个光伏单元的有源配电网测试算例图；

图4是单极光伏发电单元详细结构图；

图5是光伏单元1并网点C相电压V_pv1,c仿真结果图；

图6是光伏单元2并网点C相电压V_pv2,c仿真结果图；

图7是光伏单元3并网点A相电流I_pv3,a仿真结果图。

具体实施方式

下面结合实施例和附图对本发明的基于多FPGA的有源配电网实时仿真器并行通讯方法做出详细说明。

如图1所示，本发明的基于多FPGA的有源配电网实时仿真器并行通讯方法，包括，如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，其中，N>1，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中，根据子系统之间的连接关系及数据接口，设置第i个FPGA发送到与所述第i个FPGA直接相连的第j个FPGA的仿真接口数据的个数为M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口数据的传输延迟时间为L个时钟周期；

2)初始化实时仿真器，并设置仿真时刻t＝0，启动仿真；

3)仿真时间向前推进一个步长，t＝t+Δt；

4)对每一个FPGA都进行如下操作：开始发送FPGA在上一时步计算得到的M_i,j个仿真接口数据到与所述FPGA直接相连的FPGA中；同时所述FPGA开始等待接收与该FPGA直接相连的FPGA发送的仿真接口数据；同时开始从所述FPGA的并行通讯数据存储器中读出所需的仿真接口数据，在仿真接口数据读取完成后开始步骤3)所述步长的仿真计算；

所述的并行通讯数据存储器，是由随机存取存储器RAM_i构成，随机存取存储器RAM_i的读使能信号ena_rd_i在每一仿真时步仿真开始时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的读地址addr_rd_i为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i在每一仿真时步开始接收仿真接口数据时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的写地址addr_wr_i设置为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i比随机存取存储器RAM_i的读使能信号ena_rd_i延迟L个时钟周期。

5)每一个FPGA将接收到的与该FPGA直接相连的FPGA发送的仿真接口数据写入并行通讯数据存储器中；

6)对实时仿真器进行仿真结束校验，如果仿真结束，则进入下一步，否则等待直至所有FPGA仿真结束后进入下一步；

所述的仿真结束校验，是各FPGA仿真计算结束时分别生成计算结束信号end_calc_sig_i，各FPGA仿真接口数据写入并行通讯数据存储器结束后，分别生成通讯结束信号end_comm_sig_i，计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平有效，当所有FPGA的计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平时，仿真结束校验完成，否则等待直至仿真结束校验完成。

7)判断物理时间是否达到仿真时间t，如达到仿真时间t则进入下一步，否则实时仿真器待机至仿真时间t后，进入下一步；

8)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

下面给出具体实例：

本发明的实施例中基于多FPGA的实时仿真器采用四块Altera公司的Stratix V系列FPGA5SGSMD5K2F40C2N及其配套官方开发板完成含光伏的有源配电网实时仿真。仿真平台如图2所示，各FPGA开发板之间采用光纤实现信号传输，FPGA1同时与其余三块FPGA通讯，FPGA2、FPGA3、FPGA4之间无数据交互。整个实时仿真器通过125MHz的时钟驱动，各FPGA之间单通道数据传输速率为2500Mbps。

测试算例为含三个光伏单元的有源配电网，如图3所示，在节点12、8、9处分别接入一个单级式光伏发电单元，每个光伏单元的详细结构如图4所示。光伏单元中光伏电池采用单二极管等效电路模拟，逆变器采用V_dc-Q控制，温度设置为298K，光伏电压参考值设为700V，无功功率参考值设为0var。仿真场景设置为1.8s时光伏单元1并网点发生C相接地短路故障，0.2s后故障切除。

整个算例在多FPGA实时仿真器上进行仿真，其中网络部分占用FPGA1，三个光伏发电单元分别占用FPGA2、FPGA3和FPGA4，光伏单元与配电网之间采用线路的贝瑞隆模型进行网络分割。FPGA1的仿真计算时间为2.256μs，通讯时间为0.680μs，FPGA2、FPGA3和FPGA4的仿真计算时间均为1.792μs，通讯时间为0.488μs，整个仿真器仿真步长设置为3μs。基于多FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图5～图7所示，图5是光伏单元1并网点C相电压V_pv1,c的仿真结果，图6是光伏单元2并网点C相电压V_pv2,c的仿真结果，图7是光伏单元3并网点A相电流I_pv3,a的仿真结果，PSCAD/EMTDC的仿真步长为3μs。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本发明的基于多FPGA的有源配电网实时仿真器并行通讯方法的正确性。

Claims (1)

1.一种基于多FPGA的有源配电网实时仿真器并行通讯方法，其特征在于，包括，如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，其中，N>1，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中，根据子系统之间的连接关系及数据接口，设置第i个FPGA发送到与所述第i个FPGA直接相连的第j个FPGA的仿真接口数据的个数为M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口数据的传输延迟时间为L个时钟周期；

2)初始化实时仿真器，并设置仿真时刻t＝0，启动仿真；

3)仿真时间向前推进一个步长，t＝t+Δt；

4)对每一个FPGA都进行如下操作：开始发送FPGA在上一时步计算得到的M_i,j个仿真接口数据到与所述FPGA直接相连的FPGA中；同时所述FPGA开始等待接收与该FPGA直接相连的FPGA发送的仿真接口数据；同时开始从所述FPGA的并行通讯数据存储器中读出所需的仿真接口数据，在仿真接口数据读取完成后开始步骤3)所述步长的仿真计算；

所述的并行通讯数据存储器，是由随机存取存储器RAM_i构成，随机存取存储器RAM_i的读使能信号ena_rd_i在每一仿真时步仿真开始时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的读地址addr_rd_i为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i在每一仿真时步开始接收仿真接口数据时刻为高电平，并持续

个时钟周期，随机存取存储器RAM_i的写地址addr_wr_i设置为连续整数

随机存取存储器RAM_i的写使能信号ena_wr_i比随机存取存储器RAM_i的读使能信号ena_rd_i延迟L个时钟周期；

5)每一个FPGA将接收到的与该FPGA直接相连的FPGA发送的仿真接口数据写入并行通讯数据存储器中；

6)对实时仿真器进行仿真结束校验，如果仿真结束，则进入下一步，否则等待直至所有FPGA仿真结束后进入下一步；

所述的仿真结束校验，是各FPGA仿真计算结束时分别生成计算结束信号end_calc_sig_i，各FPGA仿真接口数据写入并行通讯数据存储器结束后，分别生成通讯结束信号end_comm_sig_i，计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平有效，当所有FPGA的计算结束信号end_calc_sig_i与通讯结束信号end_comm_sig_i均为高电平时，仿真结束校验完成，否则等待直至仿真结束校验完成；

7)判断物理时间是否达到仿真时间t，如达到仿真时间t则进入下一步，否则实时仿真器待机至仿真时间t后，进入下一步；

8)判断仿真时间t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

Images