CN106909732B - 一种基于多fpga的有源配电网实时仿真器同步机制设计方法 - Google Patents

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Abstract

一种基于多FPGA的有源配电网实时仿真器同步机制设计方法：在有源配电网实时仿真器上位机中，将待仿真的有源配电系统分为若干子系统，将子系统相关信息下载到对应FPGA中；在FPGA中选择一个主FPGA，其余为从FPGA；设置仿真时刻并启动仿真；仿真时间向前推进一个步长；在主FPGA中生成一个脉冲信号并延迟N个时钟周期，第一计数器计数值加1；从FPGA将控制信号从数据流中提取出来，形成脉冲信号，同时从FPGA将接收到的控制字返回主FPGA，主FPGA接收并校核从FPGA发送的控制字正确，第二计数器计数值加1；主FPGA与从FPGA在自身仿真开始信号的驱动下，完成步长的仿真计算；对主FPGA与从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果。本发明保证仿真器中各FPGA在仿真时长内的同步运行。

Description

一种基于多FPGA的有源配电网实时仿真器同步机制设计方法
技术领域
本发明涉及一种实时仿真器的同步机制设计方法。特别是涉及一种基于多FPGA的有源配电网实时仿真器同步机制设计方法。
背景技术
随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了较大的变化。有源配电网的新特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。
有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中进行，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。
有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值稳定性。
FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。
多块FPGA联合仿真时，需要考虑各FPGA同步运行的问题。各FPGA的仿真步长由计数器计数得到，由于每个FPGA的晶振不同，时钟之间有极细微偏差，该偏差会导致各个FPGA的仿真步长的差异，随着仿真时间的推进，差异越来越大，最终导致FPGA之间失去同步，数据传输混乱，极大地影响仿真结果的正确性与仿真器的可靠性。
发明内容
本发明所要解决的技术问题是，提供一种能够保证各个FPGA同步运行，从而为多FPGA联合实时仿真奠定基础的基于多FPGA的有源配电网实时仿真器同步机制设计方法。
本发明所采用的技术方案是：一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，包括如下步骤：
1)在由1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为若干子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，在1个以上的FPGA中选择一个与其余FPGA均直接连接的FPGA作为主FPGA，其余FPGA作为从FPGA，主FPGA中设置两个计数器并置0，分别为第一计数器与第二计数器；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)在主FPGA中生成一个脉冲信号，同时生成并发送一个同步信号到每一个从FPGA中，所述的同步信号包括三个16位自定义同步信号控制字和1位控制信号，所述同步信号的传输时间为N个时钟周期，将生成的脉冲信号延迟N个时钟周期后，作为主FPGA的仿真开始信号，第一计数器计数值加1；
6)各从FPGA接收到三个16位自定义同步信号控制字和1位控制信号后，将1位控制信号从数据流中提取出来，形成脉冲信号，作为各从FPGA的仿真开始信号，同时各从FPGA将接收到的三个16位自定义同步信号控制字返回主FPGA，主FPGA接收并校核各从FPGA发送的三个16位自定义同步信号控制字正确后，第二计数器计数值加1，不正确，第二计数器计数值保持不变；
7)主FPGA与各从FPGA在自身仿真开始信号的驱动下，完成步骤4)所述步长的仿真计算；
8)对主FPGA与各从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果，如果二者不相等，则仿真器报错并停止仿真，如果两个计数器计数结果相等，进一步判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
9)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
步骤8)中所述的仿真同步校验，是通过对比第一计数器与第二计数器的计数结果，判断主FPGA与各从FPGA仿真是否同步，如果两个计数器计数结果相等，则主FPGA与各从FPGA仿真同步，如果两个计数器计数结果不相等，主FPGA与各从FPGA仿真不同步。
本发明的一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，根据FPGA的连接结构，将多FPGA系统配置为“主-从”结构，主FPGA发送同步信号，从FPGA接收同步信号。从FPGA将同步信号反馈到主FPGA，进行同步校验，有效保证仿真器中各FPGA在仿真时长内的同步运行。
附图说明
图1是本发明基于多FPGA的有源配电网实时仿真器同步机制设计方法的整体流程图；
图2是基于多FPGA的有源配电网实时仿真平台；
图3是含三个光伏单元的有源配电网结构；
图4是光伏单元详细结构；
图5是光伏1并网点C相电压仿真结果；
图6是光伏1并网点A相电流仿真结果；
图7是光伏1输出有功功率仿真结果；
图8是光伏1输出无功功率仿真结果。
具体实施方式
下面结合实施例和附图对本发明的一种基于多FPGA的有源配电网实时仿真器同步机制设计方法做出详细说明。
如图1所示，本发明的一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，包括如下步骤：
1)在由1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为若干子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，在1个以上的FPGA中选择一个与其余FPGA均直接连接的FPGA作为主FPGA，其余FPGA作为从FPGA，主FPGA中设置两个计数器并置0，分别为第一计数器与第二计数器；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)在主FPGA中生成一个脉冲信号，同时生成并发送一个同步信号到每一个从FPGA中，所述的同步信号包括三个16位自定义同步信号控制字和1位控制信号，所述同步信号的传输时间为N个时钟周期，将生成的脉冲信号延迟N个时钟周期后，作为主FPGA的仿真开始信号，第一计数器计数值加1；
6)各从FPGA接收到三个16位自定义同步信号控制字和1位控制信号后，将1位控制信号从数据流中提取出来，形成脉冲信号，作为各从FPGA的仿真开始信号，同时各从FPGA将接收到的三个16位自定义同步信号控制字返回主FPGA，主FPGA接收并校核各从FPGA发送的三个16位自定义同步信号控制字正确后，第二计数器计数值加1，不正确，第二计数器计数值保持不变；
7)主FPGA与各从FPGA在自身仿真开始信号的驱动下，完成步骤4)所述步长的仿真计算；
8)对主FPGA与各从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果，如果二者不相等，则仿真器报错并停止仿真，如果两个计数器计数结果相等，进一步判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
所述的仿真同步校验，是通过对比第一计数器与第二计数器的计数结果，判断主FPGA与各从FPGA仿真是否同步，如果两个计数器计数结果相等，则主FPGA与各从FPGA仿真同步，如果两个计数器计数结果不相等，主FPGA与各从FPGA仿真不同步。
9)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
下面给出具体实例：
本发明实施例中基于多FPGA的实时仿真器采用四块Altera公司的Stratix V系列FPGA 5SGSMD5K2F40C2N及其配套官方开发板完成含分布式电源光伏的有源配电网实时仿真。仿真平台如图2所示，FPGA1同时与其余三块FPGA通讯，FPGA2、FPGA3、FPGA4之间无数据交互。FPGA1作为主FPGA生成同步信号，并发送到其他从FPGA，三个16位自定义同步信号控制字设置为“CDEF CDEF CDEF”。各开发板之间采用光纤实现通讯。整个实时仿真器通过125MHz的时钟驱动，FPGA之间单通道数据传输速率为2500Mbps，同步信号传输时间为0.3μs。
测试算例为含三个光伏发电单元的有源配电网，如图3所示，在配电网节点8、9、12处分别接入三个结构相同的单级式光伏发电单元，详细结构如图4所示。光伏单元中光伏电池采用单二极管等效电路模拟，逆变器采用Vdc-Q控制，温度设置为298K，光照强度为800W/m2，光伏电压参考值设为350V，无功功率参考值设为0Var。仿真场景设置为1.2s时光伏1并网点发生C相接地短路故障，0.2s后故障切除，2.1s时光照强度从800W/m2增加到1000W/m2。
整个算例在多FPGA实时仿真器上进行仿真，其中配电网占用FPGA1，三个光伏发电单元分别占用FPGA2、FPGA3和FPGA4，光伏单元与配电网之间采用线路的贝瑞隆模型进行网络分割。仿真步长设置为3μs。
基于多FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图5～图8所示，仿真时长为3s，仿真步长均为3μs。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本专利提出的基于多FPGA的有源配电网实时仿真器同步机制的正确性。

Claims (2)

1.一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，其特征在于，包括如下步骤：
1)在由1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为若干子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，在1个以上的FPGA中选择一个与其余FPGA均直接连接的FPGA作为主FPGA，其余FPGA作为从FPGA，主FPGA中设置两个计数器并置0，分别为第一计数器与第二计数器；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)在主FPGA中生成一个脉冲信号，同时生成并发送一个同步信号到每一个从FPGA中，所述的同步信号包括三个16位自定义同步信号控制字和1位控制信号，所述同步信号的传输时间为N个时钟周期，将生成的脉冲信号延迟N个时钟周期后，作为主FPGA的仿真开始信号，第一计数器计数值加1；
6)各从FPGA接收到三个16位自定义同步信号控制字和1位控制信号后，将1位控制信号从数据流中提取出来，形成脉冲信号，作为各从FPGA的仿真开始信号，同时各从FPGA将接收到的三个16位自定义同步信号控制字返回主FPGA，主FPGA接收并校核各从FPGA发送的三个16位自定义同步信号控制字正确后，第二计数器计数值加1，不正确，第二计数器计数值保持不变；
7)主FPGA与各从FPGA在自身仿真开始信号的驱动下，完成步骤4)所述步长的仿真计算；
8)对主FPGA与各从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果，如果二者不相等，则仿真器报错并停止仿真，如果两个计数器计数结果相等，进一步判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
9)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
2.根据权利要求1所述的一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，其特征在于，步骤8)中所述的仿真同步校验，是通过对比第一计数器与第二计数器的计数结果，判断主FPGA与各从FPGA仿真是否同步，如果两个计数器计数结果相等，则主FPGA与各从FPGA仿真同步，如果两个计数器计数结果不相等，主FPGA与各从FPGA仿真不同步。
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