CN101783665B

CN101783665B - 一种可编程步进延时时基和采样系统

Info

Publication number: CN101783665B
Application number: CN 200910214528
Authority: CN
Inventors: 梅领亮; 曹勇; 徐地华; 秦开宇; 连丰庆; 陈伯平; 雷英俊; 吴自伟
Original assignee: University of Electronic Science and Technology of China; Guangdong Zhengye Technology Co Ltd
Current assignee: University of Electronic Science and Technology of China; Guangdong Zhengye Technology Co Ltd
Priority date: 2009-12-31
Filing date: 2009-12-31
Publication date: 2012-11-21
Anticipated expiration: 2029-12-31
Also published as: CN101783665A

Abstract

本发明涉及电气设备技术领域，尤其涉及一种可编程步进延时时基和采样系统，其包括有时钟模块、CPU/FPGA控制模块、粗延迟和细延迟模块，它以预定触发频率在预定触发时刻为采样系统产生三路同步采样触发信号，第一路送给CPU/FPGA控制模块形成AD采样控制信号，第二路送往脉冲源形成脉冲源触发信号，第三路送往粗延迟模块和细延迟模块，经过预定时间延迟之后送往取样头，形成精确可编程步进延时选通的取样头触发信号，能够与重复的触发脉冲信号准确同步，产生宽范围、精确步进延时的采样信号，可以对长周期、短占空比的信号进行精确定时采样，具有实施简单、调试方便、不易受到噪声、温度影响等优点。

Description

一种可编程步进延时时基和采样系统

技术领域：

本发明涉及电气设备技术领域，尤其涉及一种可编程步进延时时基和采样系统，主要应用于对高速周期信号等效采样的设备中，如时域反射计(Time Domain Reflectometer，TDR)、数字采样示波器、探地雷达、电缆故障测试仪等。

背景技术：

随着数字化技术的发展，对数据采集技术的要求越来越高，被处理的模拟信号也在向高频、宽带方面发展，但由于受现有元器件的性能和成本的限制，普通的A/D转换器很难对高频信号实行实时采集，而取而代之的是等效采样技术。在测量仪器中，常用的等效采样的方法主要有两种：顺序等效采样和随机等效采样。

顺序等效采样根据被测信号周期性重复的特点，在被测信号不同相位时刻高速开启取样头取样，获取被测信号不同相位的幅度值，再根据相位将幅度连续排列，从而真实地重构出原始信号。具体做法是在每个重复的触发事件之后延迟一段很短的时间(记为Δt)，产生高速选通脉冲信号，打开取样头获取采样值。同时任何定时抖动或触发点的变化都将导致采样点的相位误差，相位误差的存在使得在重组信号时导致重建波形失真。因此如何在触发事件之后与之准确同步，并精确的按照预定的延迟时间Δt产生高速选通脉冲信号，控制取样头开启是顺序等效采样的关键技术。这就是顺序等效采样系统中的精密步进延时时基电路。

在很多情况下，被采样的信号周期较长、占空比小，而所关注的脉冲信号持续时间很短，一些典型的例子如时域反射计、脉冲体制雷达、激光测距雷达等，其脉冲信号持续时间小于100纳秒，而重复周期长达数十毫秒。所以精密步进延时时基电路还要有足够长的时间采集范围，可以对长周期短占空比的信号进行精确定时采样。

取样头触发信号和脉冲源的触发信号是同步的，因此一般是同时产生的，为了采集到脉冲源阶跃前的信号，取样头触发信号必须超前于脉冲源的触发信号。传统方法是在脉冲源触发信号前增加额外的延迟电路以及电平转换电路，但是这种方法会产生额外的抖动误差，而抖动会直接影响等效采样的水平时基的稳定性，所以需要提供一种降低抖动的信号延迟方法。

传统的步进延时电路有斜波比较方式和DDS(Direct DigitalSynthesizer，直接数字式频率合成器)方式以及可编程延迟芯片方式等。

斜波比较法是将一个快斜波信号与一个阶梯波信号通过比较器来得到步进脉冲，该方式实质是将电压差转换为时间差。可以通过改变斜波斜率或阶梯波阶梯电压调节步进时间值Δt，前者调节快斜波充电电容容量改变，后者通过调整放大器增益来改变。无论哪种途径要精确、快速调整Δt，都很困难。用全模拟电路构成步进延时脉冲电路结构复杂，调试非常麻烦，且容易受到噪声、温度等影响。DDS技术是一种把一系列数字形式信号通过DAC转换成模拟形式信号的合成技术。目前使用最广泛的一种DDS方式是利用高速存储器做查询表，然后通过高速DAC产生已经用数字形式存入的正弦波。但是DDS的一个明显的缺点是相位噪声大、频谱杂散分量较高，步进延时电路输出用于打开高速取样头，DDS的缺点容易造成较大取样误差。

有些等效采样电路也采用了单片或者多片可编程延迟芯片的方式，但是没有将粗延迟和细延迟结合起来，因此信号采集范围有限；也没考虑到与重复的触发脉冲信号准确同步；为了让取样头触发信号超前于脉冲源的触发信号，需要增加额外的延迟电路，效果不好。

发明内容：

本发明的目的就是针对现有技术存在的不足而提供一种结合粗延迟和细延迟产生可编程无间断的精确延时采样信号、可以对长周期短占空比的信号进行精确定时采样的可编程步进延时时基和采样系统。

为了实现上述目的，本发明采用的技术方案是：

一种可编程步进延时时基和采样系统，它包括有时钟模块、CPU/FPGA控制模块(Field-Programmable Gate Array，现场可编程门阵列)、粗延迟模块、细延迟模块；CPU/FPGA控制模块的输出端分别信号连接时钟模块、粗延迟模块、细延迟模块的输入端；时钟模块的输出端分别信号连接粗延迟模块、细延迟模块、脉冲源，在预定触发频率和预定触发时刻产生采样时基信号；粗延迟模块的输出端信号连接细延迟模块的输入端，细延迟模块的输出端连接取样头；

本发明时钟模块以预定触发频率在预定触发时刻为可编程步进延时时基和采样系统产生三路同步的采样触发信号，第一路送给CPU/FPGA控制模块形成AD采样控制信号，第二路送往脉冲源形成脉冲源触发信号，第三路送往粗延迟模块和细延迟模块，结合粗延迟模块和细延迟模块，经过预定时间延迟之后送往取样头，形成精确的可编程步进延时选通的取样头触发信号，其中：

时钟模块可以以预定频率产生周期性采样触发信号，也可以接受外部采样触发信号；

当粗延迟模块收到采样触发信号之后，粗延迟模块在预先设定的第N个时钟周期产生粗延迟结束信号，产生收到触发信号之后第1个到第N个时钟周期间的粗延迟时间；

利用内插原理，在产生粗延迟结束信号之后启动细延迟模块，细延迟模块以10皮秒的步进分辨率，产生小于1个时钟周期的细延迟时间；

在所述的粗延迟和细延迟时间结束后，为取样头产生选通触发信号。

具体地说，所述时钟模块包含有一频率为20MHz、周期为50ns时钟源，用一个8位计数器和2分频器对时钟源进行分频，产生占空比为50％，频率为100kHz的采样触发信号，该采样触发信号分成三路：第一路送给CPU/FPGA控制模块作为AD采样控制信号；第二路送往D触发器，并用20MHz的时钟信号进行锁存后，送往脉冲源作为脉冲源触发信号；第三路经另一D触发器，用20MHz的反向信号进行锁存，送往粗延迟模块和细延迟模块，作为可编程延迟的使能信号，经过预定时间延迟之后送往取样头作为取样头触发信号。

所述CPU/FPGA控制模块包括有CPU和FPGA控制逻辑电路，CPU通过预置信号将可编程时间数据写入FPGA，FPGA将该数据拆分成粗延迟预置值N和细延迟预置值M，分别写入粗延迟模块和细延迟模块。

所述粗延迟时间和细延迟时间是可编程的，并通过CPU/FPGA控制模块控制延迟时间值。

所述采样触发信号频率是可编程的。

所述粗延迟模块包括一个可编程计数器，可编程计数器收到采样触发信号之后对所述的时钟模块进行计数，在预先设定的第N个时钟边沿产生粗延迟结束信号，产生收到采样触发信号之后第1个到第N个时钟周期间的粗延迟时间，粗延迟时间步进分辨率为50ns。

所述细延迟模块在收到粗延迟结束信号之后启动，在预先设定的细时间间隔之后产生细延迟结束信号，进而产生细延迟时间，结合粗延迟时间和细延迟时间产生可编程、无间断的精确延时采样取样头触发信号，取样头触发信号的延迟小于50ns，步进分辨率为10ps。

所述细延迟模块由5片基于延时开关阵列方式的高速可编程延时芯片级联而成，每片延时芯片延迟不小于10ns，5片延时芯片级联最长可延迟50ns。

所述细延迟时间最长延迟时间和采样时钟模块的周期一致，细延迟时间满一个采样时钟周期50ns之后，向粗延迟时间进位，即下一个触发时钟到来之后粗延迟时间在N+1个时钟周期之后产生粗延迟结束信号，而细延迟时间从0ps开始延迟。

本发明有益效果在于：

本发明产生三路同步采样触发信号，即AD采样控制信号、脉冲源触发信号、取样头触发信号，结合粗延迟模块和细延迟模块，经过预定时间延迟之后送往取样头，形成精确可编程步进延时选通的取样头触发信号，本发明的时基利用电路自身结构特点，不需外部延迟电路，就可以让取样头选通触发信号超前于脉冲源的触发信号一定时间，从而可以采集到脉冲源阶跃前的波形，本发明的系统具有以下优点：

1、能够进行与重复的触发脉冲信号准确同步；

2、利用自身电路结构特点，不借助外部延迟电路，就能让取样头触发信号超前于脉冲源的触发信号，可以降低抖动、减少额外的误差；

3、能够在预定触发频率和预定触发时刻，产生采样时基信号，其中触发频率和触发时刻都是可编程的，粗延迟和细延迟时间都是可编程的；

4、粗延迟对50ns时钟计数，能够产生任意50ns倍数的时间延迟；细延迟采用内插原理，能够在50ns内产生任意10ps倍数的时间延迟；

5、可以对长周期短占空比的信号进行精确定时采样，具有延时精确、延时范围长、实施简单、调试方便、不易受到噪声、温度等影响等优点。

附图说明：

图1是本发明的电路方框图；

图2是本发明的电路原理图；

图3是本发明细延迟模块的电路原理图；

图4a是本发明延时小于50ns的时序图；

图4b是本发明延时大于50ns的时序图。

具体实施方式：

下面结合附图对本发明作进一步的说明，见图1所示，本发明包括有CPU/FPGA控制模块101、时钟模块100、粗延迟模块102、细延迟模块103，CPU/FPGA控制模块101的信号输出端分别通过信号线连接时钟模块100、粗延迟模块102、细延迟模块103的信号输入端，时钟模块100的信号输出端分别通过信号线连接粗延迟模块102、细延迟模块103、脉冲源，粗延迟模块102的信号输出端通过信号线连接细延迟模块103，细延迟模块103的信号输出端连接取样头，CPU/FPGA控制模块101的数据输出端分别通过数据线连接粗延迟模块102、细延迟模块103的数据输入端。

本发明的逻辑控制模块CPU/FPGA控制模块101由可编程逻辑门阵列FPGA产生，时钟模块100接受CPU/FPGA控制模块101发送的时钟触发信号(Triger)，产生本发明所需的时钟信号和脉冲源触发信号(PluseTrig)、细延迟模块103的细延迟触发信号(DelayTrig)。粗延迟模块102实质上是由CPU/FPGA控制模块101内置的减法计数器产生，在CPU/FPGA控制模块101的控制下，通过预置延时数据(DelayData)进行定时延时，延时结束后产生细延迟模块103触发信号进行细延时，再送至取样作为其触发信号。

见图2所示，为了提高系统精度，降低时钟抖动所带来的误差，时钟模块100采用安森美(Onsemi)公司的高速ECL(EmitterCoupleLogic，射极耦合逻辑)芯片来搭建本系统的时钟电路。ECL电路的最大特点是其基本门电路工作在非饱和状态，因此ECL又称为非饱和性逻辑。也正因为如此，ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数量级甚至更少。当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。

时钟模块100包括有依次顺序信号连接的时钟源201、电平转换模块202、时钟分配模块203、计数器204、二分频器205、时钟分配模块206，时钟模块100还包括有两个D触发器207、208，两个D触发器207、208均与两个时钟分配模块203、206信号连接。时钟模块100内的高稳时钟源201频率为20MHz，由它产生的高稳方波信号通过电平转换模块202电平转换后，进入时钟分配模块203进行时钟驱动和分配，一路时钟信号送往一个8位计数器204，通过数据端P[7:0]，对20MHz的时钟进行分频，分频的范围为0～256，然后再通过二分频器205，产生占空比为50％、频率范围为4kHz～10MHz的可编程方波信号。本发明为了产生100kHz的方波信号，用计数器204进行100分频，产生频率为200kHz的进位信号，通过二分频器205，产生占空比为50％的100kHz的方波信号(CLKDIVOUT)。再送往时钟分配模块206进行时钟驱动、分配。该信号分成3路，1路送给CPU/FPGA控制模块101作为AD采样控制信号，即对取样头和AD采样的同步信号；取一路100kHz的时钟信号一路送往带复位端的D触发器207，并用20MHz的时钟信号进行锁存后，通过SMA(Sub-Miniature-A，天线接头)连接器送往脉冲源作为其触发信号；另一路100kHz信号经带复位端的D触发器208，用20MHz的反向信号进行锁存，这样做的目的是巧妙利用电路自身结构，不需外部延迟电路，就可以让取样头触发信号比脉冲源的触发信号超前25ns，由于5片延迟芯片的固定延迟有11ns，实际上取样头触发信号比脉冲源的触发信号超前约14ns。这样就可以采集到脉冲源阶跃前的信号，这对于TDR测量设备是很重要的。

用HDL语言或原理图的方式在CPU/FPGA控制模块101内产生一个带复位(RESET)、预置(PE)、计数使能(CE)等功能的减法计数器作为粗延迟模块102。计数器的模可根据需要延时的长度而定，模越大，可延时的范围就越广。粗延迟模块102的粗延时计数器的计数时钟为时钟模块100提供的20MHz的方波信号，其周期为50ns，由此可知，每计数一个时钟便向前延时50ns，而延迟的长度由延时数据线决定，其分为2个部分，N为粗延时计数器的计数数据，M为细延时的延时数据。延时数据线通过延时信号(DelayPE)线进行预置，其计数使能为方波信号，即时钟模块100提供的100kHz信号。

见图3所示，细延迟模块103由5片延迟芯片级联而成。粗延迟模块102计数完成后产生粗延迟结束信号(/RoughOver)信号，一路送往细延迟模块103的输出使能端/EN，一路送往时钟模块100中的D触发器208的复位端，用于触发其工作产生细延迟模块103的输入信号。细延迟模块103是整个步进延时系统的核心部分，决定了可延时的最小时间间隔，其抖动也直接影响了等效采样的水平时基的稳定性。为了克服传统步进延时的缺点和问题，提高开发效率，降低开发难度，本发明中的细延迟模块103采用5片安森美公司的MC100EP195芯片级联来实现。

MC100EP195是基于延时开关阵列方式的ECL高速可编程延时芯片(PDC)，其内部由多路开关级联而成，每个多路开关具有不同的门延时(GateDelay)时间，输入控制字通过控制多路开关输入信号通路来选择输入信号经过通路，既而控制信号延时时间。因此多个开关级联就构成了一个可编程的延时电路。

本发明设计了一种“粗延时+细延时”的步进延时方案。由图2可知，粗延迟模块102的计数时钟为20MHz，周期为50ns，而一片MC100EP195的最大可延时范围为10.24ns，因此需要5片ECL高速可编程延时芯片级联产生50ns细延迟模块103，即可实现在时间轴上的无间断的连续延时。

每片MC100EP195都提供有D[10]、CASCADE、CASCADE、SETMAX与SETMIN用以进行级联。多片级联时SETMIN、SETMAX、CASCADE、/CASCADE之间相互连接。同时提供数据锁存控制信号(LEN)和输出使能信号(/EN)。

见图4a、4b所示：其中图4a为延时小于50ns的时序图，图4b为延时大于50ns的时序图。结合图1～3，整个步进延时系统的工作过程为：时钟模块100接受CPU/FPGA控制模块101的时钟触发信号，并预置计数器204的分频数据，当开始信号(Start)来后，时钟模块100输出20MHz时钟。由于20MHz时钟经分频，且经多级芯片延时，因此输出方波信号(100kHz)比20MHz时钟落后几个ns的时间，当用D触发器207锁存后，产生脉冲源触发信号。而D触发器207可通过其复位端用脉冲源复位信号(PulseRst)进行控制。“粗延时+细延时”的步进延时结构如图4a、4b所示。根据延时长度，分为两种情况：延时小于50ns和延时大于50ns。如图4a所示，延时小于50ns的时候，粗延时计数器数据端P[7:0]＝N＝0细延时数据端D[13:0]＝M。此时，粗延迟模块102不工作，当系统复位后，粗延迟结束信号一直为低电平。因此时钟模块100中的D触发器208复位无效，100kHz信号在20MHz反向时钟锁存后，输出细延迟触发信号送至细延迟模块103的ECL高速可编程延时芯片的输入端，根据细延迟模块103的数据线D[13:0]的值M进行延迟，加上5片ECL高速可编程延时芯片固定延迟得到输出采样信号(SampTrig)，经SMA连接器送至取样头作为其触发信号。

然后，改变细延迟模块103的数据预置值，便可向前延迟一定的时间。假设数据输入端D[13:0]＝0111,1101100011，则延迟的时间Δt为：

Δt＝5*t_Delay+t_PDCs

＝5*2200+1*10240+1*10240+1*10240+(1101100011)*10

＝50390ps

其中：t_Delay为每片ECL高速可编程延时芯片的固定延迟时间。t_PDCs为5片ECL高速可编程延时芯片总的延迟时间。

当延时时间大于50ns时，根据延时的时间，CPU/FPGA控制模块101对粗延时计数器和细延迟模块103的数据端进行数据预置此时P[7:0]＝N，D[13:0]＝M。由于方波信号作为粗延时计数器的计数使能端，如图4b所示，且以20MHz的反向信号作为计数时钟，如图2所示，对比图4a和图4b可知，不管是延时时间是否大于50ns，延时的起点都是一样的。

当计数器计数到N-1时，输出粗延迟结束信号，分别送往细延迟模块103的输出使能端和时钟模块100中D触发器208的复位端。由于D触发器208中的复位为高电平，而锁存时钟为20MHz的反向信号，且此时的触发器的数据输入端D为高电平，所以D触发器208将在下一个时钟的下降沿处输出一个低变高的信号细延迟触发信号，其距离起点延时N*50ns。如图4b所示。此后细延迟触发信号作为细延迟模块103的输入信号进行延时，其过程与延时时间小于50ns的情况一样。

假设，延时数据中的M＝00000010，N＝0111,1101100011，即粗延迟模块102延时数据P[7:0]＝00000010，细延迟模块103的延时数据D[13:0]＝0111,1101100011。由上述可知，“粗延时+细延时”的总延时时间Δt为：

Δt＝t_Rough+t_Fine

＝(00000010*50)ns+50390ps

＝150390ps

其中：t_Rough为粗延迟模块102的延迟时间，t_Fine为细延迟模块103的延迟时间。

当然，以上所述仅是本发明的较佳实施例，故凡依本发明专利申请范围所述的构造、特征及原理所做的等效变化或修饰，均包括于本发明专利申请范围内。

Claims

1.一种可编程步进延时时基和采样系统，其特征在于：它包括有时钟模块、CPU/FPGA控制模块、粗延迟模块、细延迟模块，其特征在于：时钟模块以预定触发频率在预定触发时刻为可编程步进延时时基和采样系统产生三路同步的采样触发信号，第一路送给CPU/FPGA控制模块形成AD采样控制信号，第二路送往脉冲源形成脉冲源触发信号，第三路送往粗延迟模块和细延迟模块，结合粗延迟模块和细延迟模块，经过预定时间延迟之后送往取样头，形成精确的可编程步进延时选通的取样头触发信号，其中：

2.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述时钟模块包含有一频率为20MHz、周期为50ns时钟源，用一个8位计数器和2分频器对时钟源进行分频，产生占空比为50％，频率为100kHz的采样触发信号，该采样触发信号分成三路：第一路送给CPU/FPGA控制模块作为AD采样控制信号；第二路送往D触发器，并用20MHz的时钟信号进行锁存后，送往脉冲源作为脉冲源触发信号；第三路经另一D触发器，用20MHz的反向信号进行锁存，送往粗延迟模块和细延迟模块，作为可编程延迟的使能信号，经过预定时间延迟之后送往取样头作为取样头触发信号。

3.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述CPU/FPGA控制模块包括有CPU和FPGA控制逻辑电路，CPU通过预置信号将可编程时间数据写入FPGA，FPGA将该数据拆分成粗延迟预置值N和细延迟预置值M，分别写入粗延迟模块和细延迟模块。

4.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述粗延迟时间和细延迟时间是可编程的，并通过CPU/FPGA控制模块控制延迟时间值。

5.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述采样触发信号频率是可编程的。

6.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述粗延迟模块包括一个可编程计数器，可编程计数器收到采样触发信号之后对所述的时钟模块进行计数，在预先设定的第N个时钟边沿产生粗延迟结束信号，产生收到采样触发信号之后第1个到第N个时钟周期间的粗延迟时间，粗延迟时间步进分辨率为50ns。

7.根据权利要求1所述的一种可编程步进延时时基和采样系统，其特征在于：所述细延迟模块在收到粗延迟结束信号之后启动，在预先设定的细时间间隔之后产生细延迟结束信号，进而产生细延迟时间，结合粗延迟时间和细延迟时间产生可编程、无间断的精确延时采样取样头触发信号，取样头触发信号的延迟小于50ns，步进分辨率为10ps。

8.根据权利要求6所述的一种可编程步进延时时基和采样系统，其特征在于：所述细延迟模块由5片基于延时开关阵列方式的高速可编程延时芯片级联而成，每片延时芯片延迟不小于10ns，5片延时芯片级联最长可延迟50ns。

9.根据权利要求1-8任意一项所述的一种可编程步进延时时基和采样系统，其特征在于：所述细延迟时间最长延迟时间和采样时钟模块的周期一致，细延迟时间满一个采样时钟周期50ns之后，向粗延迟时间进位，即下一个触发时钟到来之后粗延迟时间在N+1个时钟周期之后产生粗延迟结束信号，而细延迟时间从0ps开始延迟。