CN108021741A - 基于多fpga有源配电网多速率实时仿真器同步机制设计方法 - Google Patents

基于多fpga有源配电网多速率实时仿真器同步机制设计方法 Download PDF

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Abstract

一种基于多FPGA有源配电网多速率实时仿真器同步机制设计方法：在有源配电网实时仿真器的上位机中，将待仿真的有源配电系统分为若干子系统，将各子系统相关信息下载到对应FPGA中；在FPGA中选择一个主FPGA，其余为从FPGA；设置仿真时刻并启动仿真；仿真时间向前推进一个步长；主FPGA以同步信号最小间隔为间隔生成连续脉冲信号并延迟n个时钟周期，经脉冲检测后形成主FPGA仿真开始信号；从FPGA接收到脉冲信号后进行脉冲检测，形成从FPGA仿真开始信号；主FPGA与从FPGA在自身仿真开始信号驱动下完成仿真计算；本发明能够保证各个FPGA以多速率同步运行，为多FPGA联合实时仿真奠定基础。

Description

基于多FPGA有源配电网多速率实时仿真器同步机制设计方法
技术领域
本发明涉及一种多速率实时仿真器同步机制设计方法。特别是涉及一种基于多FPGA有源配电网多速率实时仿真器同步机制设计方法。
背景技术
随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了较大的变化。有源配电网的新特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。
有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中进行，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。
有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值稳定性。
FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。
根据有源配电网结构特征，通过系统分割、并行求解以降低解算规模，将分割后各子系统的求解任务分配到多片FPGA上，是提升计算速度、保证仿真实时性的有效手段。考虑到分割后的各子系统可能具有不同时间尺度的动态特性，如果整个系统采用相同的仿真步长，则步长大小的选择会受到快子系统时间常数的限制，难以保证仿真的实时性。另一方面，各子系统的求解规模以及解算难易程度不同，实际解算时间往往不同，如果设置统一的仿真步长，则各FPGA会相互等待至所有FPGA完成解算任务，造成时间冗余，增加仿真时间。因此针对不同子系统，采用与之相适应的仿真步长，可有效节省整个系统的仿真时间，满足实时仿真需求。
在多FPGA实时仿真系统中，各FPGA以独立时钟晶振驱动运行，由于每个FPGA的晶振不同，时钟之间有极细微偏差，该偏差会导致各个FPGA的仿真步长的差异，随着仿真时间的推进，差异越来越大，最终导致FPGA之间失去同步，数据传输混乱，极大地影响仿真结果的正确性与仿真器的可靠性。因此，本发明提出了一种基于多FPGA有源配电网多速率实时仿真器同步机制。
发明内容
本发明所要解决的技术问题是，提供一种能够保证各个FPGA以多速率同步运行，为多FPGA联合实时仿真奠定基础的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法。
本发明所采用的技术方案是：一种基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，包括如下步骤：
1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N>1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，每个子系统对应一个FPGA，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，选择一个与其余FPGA均连接的FPGA作为主FPGA，其余FPGA作为从FPGA，根据各子系统在FPGA中的实际求解时间，设定同步信号最小间隔为Δtmin，所有FPGA实时仿真步长的最小公倍数为仿真器仿真步长Δt，主FPGA的实时仿真步长为T0，主FPGA的实时仿真步长T0是最小间隔Δtmin的P0倍，仿真器仿真步长Δt是主FPGA的实时仿真步长T0的Q0倍，第i个从FPGA的实时仿真步长为Ti，第i个从FPGA的实时仿真步长Ti是同步信号最小间隔Δtmin的Pi倍，仿真器仿真步长Δt是第i个从FPGA的实时仿真步长Ti的Qi倍，其中i＝1,2,…,N-1；
3)在主FPGA中设置一个计数器counter0并置0，在第i个从FPGA中设置一个计数器counteri并置0，设定仿真终止时间；
4)设置初始仿真时间t＝0，启动仿真；
5)仿真时间向前推进一个步长，t＝t+Δt；
6)在主FPGA中，以同步信号最小间隔Δtmin为间隔，生成P0×Q0个连续脉冲信号，在所有脉冲信号开始时刻生成并发送由三个16位自定义同步信号控制字和1位控制信号构成主FPGA的同步信号到各从FPGA中，所述三个16位自定义同步信号控制字和1位控制信号的传输时间为n个时钟周期，将脉冲信号延迟n个时钟周期后作为主FPGA的同步信号；
7)各从FPGA接收到主FPGA的同步信号后，将所述的1位控制信号读取出来，形成脉冲信号，作为各从FPGA的同步信号；
8)对主FPGA的同步信号进行脉冲检测，形成主FPGA的仿真开始脉冲信号；
9)对FPGA的同步信号进行脉冲检测，形成从FPGA的仿真开始脉冲信号；
10)主FPGA在自身仿真开始脉冲信号的驱动下，完成Q0步仿真计算，从FPGA在自身仿真开始脉冲信号的驱动下，完成Qi步仿真计算；
11)判断实际仿真时间是否达到步骤5)中所述的仿真时间t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
12)判断实际仿真时间是否达到设定的仿真终止时间，如达到设定的仿真终止时间，则仿真结束，否则返回步骤5)。
步骤8)中所述的脉冲检测，是在主FPGA中检测到同步信号的上跳沿时，计数器counter0计数值加1，当计数器counter0计数值等于P0时，主FPGA生成仿真开始脉冲信号，计数器counter0计数值置0。
步骤9)中所述的脉冲检测，是第i个从FPGA中检测到同步信号的上跳沿时，计数器counteri计数值加1，当计数器counteri计数值等于Pi时，第i个从FPGA生成仿真开始脉冲信号，计数器counteri计数值置0。
本发明的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，根据FPGA的连接结构，将多FPGA系统配置为“主-从”结构，主FPGA发送同步信号，从FPGA接收同步信号。主从FPGA分别对同步信号进行脉冲检测，获得各自的仿真开始脉冲信号，在该脉冲信号驱动下，多FPGA实时仿真器多速率同步运行。本发明保证各个FPGA以多速率同步运行，为多FPGA联合实时仿真奠定基础。
附图说明
图1是本发明基于多FPGA有源配电网多速率实时仿真器同步机制设计方法的流程图；
图2是基于多FPGA的有源配电网实时仿真平台；
图3是含三个光伏系统的有源配电网结构；
图4是图3中光伏系统详细结构；
图5是图3中光伏系统1并网点A相电压仿真结果；
图6是图3中光伏系统1并网点A相电流仿真结果；
图7是图3中光伏系统1输出有功功率仿真结果；
图8是图3中光伏系统1输出无功功率仿真结果。
具体实施方式
下面结合实施例和附图对本发明的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法做出详细说明。
如图1所示，本发明的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，包括如下步骤：
1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N>1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，每个子系统对应一个FPGA，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，选择一个与其余FPGA均连接的FPGA作为主FPGA，其余FPGA作为从FPGA，根据各子系统在FPGA中的实际求解时间，设定同步信号最小间隔为Δtmin，所有FPGA实时仿真步长的最小公倍数为仿真器仿真步长Δt，主FPGA的实时仿真步长为T0，主FPGA的实时仿真步长T0是最小间隔Δtmin的P0倍，仿真器仿真步长Δt是主FPGA的实时仿真步长T0的Q0倍，第i个从FPGA的实时仿真步长为Ti，第i个从FPGA的实时仿真步长Ti是同步信号最小间隔Δtmin的Pi倍，仿真器仿真步长Δt是第i个从FPGA的实时仿真步长Ti的Qi倍，其中i＝1,2,…,N-1；
3)在主FPGA中设置一个计数器counter0并置0，在第i个从FPGA中设置一个计数器counteri并置0，设定仿真终止时间；
4)设置初始仿真时间t＝0，启动仿真；
5)仿真时间向前推进一个步长，t＝t+Δt；
6)在主FPGA中，以同步信号最小间隔Δtmin为间隔，生成P0×Q0个连续脉冲信号，在所有脉冲信号开始时刻生成并发送由三个16位自定义同步信号控制字和1位控制信号构成主FPGA的同步信号到各从FPGA中，所述三个16位自定义同步信号控制字和1位控制信号的传输时间为n个时钟周期，将脉冲信号延迟n个时钟周期后作为主FPGA的同步信号；
7)各从FPGA接收到主FPGA的同步信号后，将所述的1位控制信号读取出来，形成脉冲信号，作为各从FPGA的同步信号；
8)对主FPGA的同步信号进行脉冲检测，形成主FPGA的仿真开始脉冲信号，所述的脉冲检测，是在主FPGA中检测到同步信号的上跳沿时，计数器counter0计数值加1，当计数器counter0计数值等于P0时，主FPGA生成仿真开始脉冲信号，计数器counter0计数值置0；
9)对FPGA的同步信号进行脉冲检测，形成从FPGA的仿真开始脉冲信号，所述的脉冲检测，是第i个从FPGA中检测到同步信号的上跳沿时，计数器counteri计数值加1，当计数器counteri计数值等于Pi时，第i个从FPGA生成仿真开始脉冲信号，计数器counteri计数值置0；
10)主FPGA在自身仿真开始脉冲信号的驱动下，完成Q0步仿真计算，从FPGA在自身仿真开始脉冲信号的驱动下，完成Qi步仿真计算；
11)判断实际仿真时间是否达到步骤5)中所述的仿真时间t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
12)判断实际仿真时间是否达到设定的仿真终止时间，如达到设定的仿真终止时间，则仿真结束，否则返回步骤5)。
下面给出具体实例：
本发明实施例中基于多FPGA的实时仿真器采用四块Altera公司的Stratix V系列FPGA5SGSMD5K2F40C2N及其配套官方开发板完成含光伏发电系统的有源配电网实时仿真。仿真平台如图2所示，FPGA1同时与其余三块FPGA通讯，FPGA2、FPGA3、FPGA4之间无数据交互。FPGA1作为主FPGA生成同步信号，并发送到其他从FPGA，三个16位控制字设置为“CDEFCDEFCDEF”。各开发板之间采用光纤实现通讯。整个实时仿真器通过125MHz的时钟驱动，FPGA之间单通道数据传输速率为2500Mbps，同步信号间隔为2μs，传输时间为0.3μs。
测试算例为含三个光伏系统的IEEE 33节点系统，如图3所示，在IEEE 33节点系统的节点18、22、33处分别接入三个结构相同的单级式光伏发电单元，详细结构如图4所示。光伏系统中光伏电池采用单二极管等效电路模拟，逆变器采用Vdc-Q控制，温度设置为298K，光照强度为800W/m2，光伏电压参考值设为350V，无功功率参考值设为0Var。仿真场景设置为2s时光伏3并网点发生C相接地短路故障，0.2s后故障切除，2.4s时光照强度从500W/m2增加到1000W/m2。
整个算例在多FPGA实时仿真器上进行仿真，其中IEEE 33节点系统占用FPGA1，三个光伏发电单元分别占用FPGA2、FPGA3和FPGA4，光伏系统与IEEE 33节点系统之间采用线路的贝瑞隆模型进行网络分割。光伏发电单元仿真步长设置为4μs，IEEE 33节点系统的仿真步长设置为8μs。
基于多FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图5～图8所示，仿真时长为3s，PSCAD/EMTDC采用单一仿真步长4μs。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本专利提出的基于多FPGA有源配电网多速率实时仿真器同步机制的正确性。

Claims (3)

1.基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，包括如下步骤：
1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N＞1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，每个子系统对应一个FPGA，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中；
2)根据仿真器中各FPGA之间的连接关系，选择一个与其余FPGA均连接的FPGA作为主FPGA，其余FPGA作为从FPGA，根据各子系统在FPGA中的实际求解时间，设定同步信号最小间隔为Δtmin，所有FPGA实时仿真步长的最小公倍数为仿真器仿真步长Δt，主FPGA的实时仿真步长为T0，主FPGA的实时仿真步长T0是最小间隔Δtmin的P0倍，仿真器仿真步长Δt是主FPGA的实时仿真步长T0的Q0倍，第i个从FPGA的实时仿真步长为Ti，第i个从FPGA的实时仿真步长Ti是同步信号最小间隔Δtmin的Pi倍，仿真器仿真步长Δt是第i个从FPGA的实时仿真步长Ti的Qi倍，其中i＝1，2，...，N-1；
3)在主FPGA中设置一个计数器counter0并置0，在第i个从FPGA中设置一个计数器counteri并置0，设定仿真终止时间；
4)设置初始仿真时间t＝0，启动仿真；
5)仿真时间向前推进一个步长，t＝t+Δt；
6)在主FPGA中，以同步信号最小间隔Δtmmin为间隔，生成P0×Q0个连续脉冲信号，在所有脉冲信号开始时刻生成并发送由三个16位自定义同步信号控制字和1位控制信号构成主FPGA的同步信号到各从FPGA中，所述三个16位自定义同步信号控制字和1位控制信号的传输时间为n个时钟周期，将脉冲信号延迟n个时钟周期后作为主FPGA的同步信号；
7)各从FPGA接收到主FPGA的同步信号后，将所述的1位控制信号读取出来，形成脉冲信号，作为各从FPGA的同步信号；
8)对主FPGA的同步信号进行脉冲检测，形成主FPGA的仿真开始脉冲信号；
9)对FPGA的同步信号进行脉冲检测，形成从FPGA的仿真开始脉冲信号；
10)主FPGA在自身仿真开始脉冲信号的驱动下，完成Q0步仿真计算，从FPGA在自身仿真开始脉冲信号的驱动下，完成Qi步仿真计算；
11)判断实际仿真时间是否达到步骤5)中所述的仿真时间t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
12)判断实际仿真时间是否达到设定的仿真终止时间，如达到设定的仿真终止时间，则仿真结束，否则返回步骤5)。
2.根据权利要求1所述的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，步骤8)中所述的脉冲检测，是在主FPGA中检测到同步信号的上跳沿时，计数器counter0计数值加1，当计数器counter0计数值等于P0时，主FPGA生成仿真开始脉冲信号，计数器counter0计数值置0。
3.根据权利要求1所述的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，步骤9)中所述的脉冲检测，是第i个从FPGA中检测到同步信号的上跳沿时，计数器counteri计数值加1，当计数器counteri计数值等于Pi时，第i个从FPGA生成仿真开始脉冲信号，计数器counteri计数值置0。
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