CN205081769U - 多路延迟可调脉冲同步电路 - Google Patents
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Abstract
本实用新型公开了多路延迟可调脉冲同步电路，其包括FPGA模块及分别与FPGA模块连接的晶体振荡器、RS485接口和若干输出光电耦合器；FPGA模块包括若干条并联在一起的传输路径；传输路径包括至少一个传输节点，当传输节点至少为两个时，所有传输节点串联在一起；传输节点包括两个单刀双掷开关和一个D触发器；两个单刀双掷开关连接在一起，其中一个单刀双掷开关与D触发器的输入端连接，另一个单刀双掷开关与D触发器输出端连接。该多路延迟可调脉冲同步电路可以对多路调制信号传输路径延迟时间的独立调节，以补偿各路之间信号输出包络波形不同步偏差。
Description
技术领域
本实用新型涉及信号同步电路，具体涉及多路延迟可调脉冲同步电路。
背景技术
在多路脉冲行波管功率合成时，只有在每一路输出包络波形严格同步的情况下才能保证合成信号的包络波形与脉冲调制波形保持一致。在理想情况下，调制源信号到每一路行波管输出之间的延迟都应该固定且相等，但由于器件与材料的一致性存在差异，该延迟是不一致的，据统计该差异在几个ns到几十个ns不等。在实际应用时，将用到最小200ns的脉冲，此时行波管输出延迟差异几十个ns，所占比例过大，合成信号输出的包络波形将出现比较明显的畸变。
实用新型内容
针对现有技术中的上述不足，本实用新型提供的多路延迟可调脉冲同步电路可以对多路调制信号传输路径延迟时间的独立调节，以补偿各路之间信号输出包络波形不同步偏差。
为了达到上述发明目的，本实用新型采用的技术方案为：
提供一种多路延迟可调脉冲同步电路，其包括FPGA模块及分别与FPGA模块连接的晶体振荡器、RS485接口和若干输出光电耦合器；FPGA模块包括若干条并联在一起的传输路径；传输路径包括至少一个传输节点，当传输节点至少为两个时，所有传输节点串联在一起；
传输节点包括两个单刀双掷开关和一个D触发器；两个单刀双掷开关连接在一起，其中一个单刀双掷开关与D触发器的输入端连接，另一个单刀双掷开关与D触发器输出端连接。
本实用新型的有益效果为：对多路调制信号进行同步调制时，只需要单独调整需要延迟信号的传输路径上的至少一个传输节点，即断开传输节点的两个单刀双掷开关之间线路，导通与D触发器输入端连接的单刀双掷开关和导通与D触发器输出端连接的单刀双掷开关，使需要延迟的信号延迟至少一个固定时间，以补偿各路之间信号输出包络波形不同步偏差，从而保证了合成信号的包络波形与脉冲调制波形保持一致。
附图说明
图1为多路延迟可调脉冲同步电路的原理框图。
图2为FPGA模块的电路图。
图3为传输路径无延时的具体电路图。
图4为传输路径插入一个时钟延时的具体电路图。
图5为两个脉冲合成时未加入时钟延时合成后的波形图。
图6为两个脉冲合成时加入时钟延时合成后的波形图。
具体实施方式
下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。
如图1所示，该多路延迟可调脉冲同步电路包括FPGA模块及分别与FPGA模块连接的晶体振荡器、RS485接口和若干输出光电耦合器。如图2所示，其中的FPGA模块包括若干条并联在一起的传输路径；该传输路径包括至少一个传输节点，当传输节点至少为两个时，所有传输节点串联在一起。
如图3所示，传输节点包括两个单刀双掷开关和一个D触发器；两个单刀双掷开关连接在一起，其中一个单刀双掷开关与D触发器的输入端连接，另一个单刀双掷开关与D触发器输出端连接。
如图4所示，对多路调制信号进行同步调制时，只需要单独调整需要延迟信号的传输路径，根据需要加入一个或多个时钟延时；当加入一个时钟延时时，则只需要调整传输路径上的一个传输节点，传输节点的两个单刀双掷开关之间断开，导通与D触发器输入端连接的单刀双掷开关和导通与D触发器输出端连接的单刀双掷开关，使需要延迟的信号延迟一个固定时间；当需要加入多个时钟延时时，则只需要调整传输路径上的多个传输节点。
在本实用新型的一个实施例中，优选传输路径由至少两个传输节点串联而成，使用时，前一个传输节点中与D触发器输出端连接的单刀双掷开关与后一个传输节点中与D触发器输入端连接的单刀双掷开关连接。
FPGA模块由8条并联在一起的传输路径组成，传输路径的条数与输出光电耦合器的个数相等。
下面以加入延迟时钟和不加入时钟对本实用新型的同步电路进行说明：
对两个脉冲（1号、2号脉冲行波管功放的输出脉冲功率包络波形）进行合成，当其中2号脉冲行波管输出脉冲功率包络波形比1号延迟时间Tdelay，若不加入时钟延时时，两路脉冲合成的脉冲功率包络波形如图5所示，可见在脉冲包络不重合的区域，合成信号电平减半，包络波形呈凸起状。
为了使1号与2号脉冲行波管功放的输出脉冲功率包络波形在时间上同步，在1号脉冲行波管功放的输出脉冲功率包络波形加入延迟Tdelay的时间，通过在1号脉冲行波管功放的调制信号传输路径中插入Tdelay/Tclk（Tclk为传输节点的固定延时时间）个传输节点实现，当Tclk远小于调制脉宽时，可认为两路输出脉冲功率包络波形完全重合，那么合成信号包络波形的脉宽与调制信号的脉宽保持一致，合成后的波形如图6所示。
Claims (3)
1.多路延迟可调脉冲同步电路，其特征在于：包括FPGA模块及分别与所述FPGA模块连接的晶体振荡器、RS485接口和若干输出光电耦合器；所述FPGA模块包括若干条并联在一起的传输路径；所述传输路径包括至少一个传输节点，当传输节点至少为两个时，所有传输节点串联在一起；
所述传输节点包括两个单刀双掷开关和一个D触发器；两个所述单刀双掷开关连接在一起，其中一个单刀双掷开关与D触发器的输入端连接，另一个单刀双掷开关与D触发器输出端连接。
2.根据权利要求1所述的多路延迟可调脉冲同步电路，其特征在于：所述传输路径由至少两个传输节点串联而成，前一个传输节点中与D触发器输出端连接的单刀双掷开关与后一个传输节点中与D触发器输入端连接的单刀双掷开关连接。
3.根据权利要求1或2所述的多路延迟可调脉冲同步电路，其特征在于：所述FPGA模块由8条并联在一起的传输路径组成，所述传输路径的条数与所述输出光电耦合器的个数相等。
Priority Applications (1)
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| CN201520823678.XU CN205081769U (zh) | 2015-10-23 | 2015-10-23 | 多路延迟可调脉冲同步电路 |
Applications Claiming Priority (1)
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| CN201520823678.XU CN205081769U (zh) | 2015-10-23 | 2015-10-23 | 多路延迟可调脉冲同步电路 |
Publications (1)
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| CN205081769U true CN205081769U (zh) | 2016-03-09 |
Family
ID=55434141
Family Applications (1)
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| CN201520823678.XU Active CN205081769U (zh) | 2015-10-23 | 2015-10-23 | 多路延迟可调脉冲同步电路 |
Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106909732A (zh) * | 2017-02-22 | 2017-06-30 | 天津大学 | 一种基于多fpga的有源配电网实时仿真器同步机制设计方法 |
| CN107765101A (zh) * | 2017-11-10 | 2018-03-06 | 中国科学院西安光学精密机械研究所 | 一种多路高压脉冲监测装置 |
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2015
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