CN102694538B - 组合数据电平移位器和去偏移器 - Google Patents

Abstract

本公开内容的各种实施例可以描述用于从集成电路的发送区域向该集成电路的接收区域发送数据的电路。该电路可以将数据电平移位到适当的电压电平，并且可以具有对于时钟偏移的良好的容差。也可以公开或要求保护包括具有该电路的集成电路或者具有该集成电路的系统的其他实施例。

Description

组合数据电平移位器和去偏移器

技术领域

本公开内容总体上涉及集成电路，尤其涉及集成电路中的数据传输。

背景技术

除非在本文中以其他方式指出，否则该部分中描述的内容不是本申请中的权利要求的现有技术，并且不被承认因包括在该部分中而成为现有技术。

传统计算机系统的各种部件可以被集成到单个集成电路(IC)中。IC可以包括各自专用于特定功能的若干个区域，诸如存储控制器(MC)区域和双倍数据速率(DDR)输入/输出(I/O)区域。数据可以经由例如基于触发器的FIFO或移位寄存器而从MC区域发送到DDR I/O区域。这两个区域可以在相同的时钟频率下操作。然而，出于各种原因，这两个区域的时钟可能源自不同的时钟源，例如不同的锁相环(PLL)时钟源。在某些情况下，这两个区域之间的时钟偏移可能大于每个时钟周期的50％。为了调节时钟偏移，基于触发器的FIFO可能需要额外的建立和保持时间容差来以连贯的方式在这两个区域之间传输数据。增加的建立和保持时序要求可能导致数据传输路径中的额外延迟，这可能是不期望的，尤其是在这两个区域之间的数据传输是时延关键的情况下更是如此。

另外，IC的这两个区域可以在不同的电压电平下操作。这样，数据在进入接收区域之后可能需要进行电平移位。使用分离的电路块对数据进行电平移位可能进一步增加延迟。

附图说明

将通过附图中所示的示例性说明的方式而不是限制性的方式来描述本公开内容的实施例，在附图中类似的参考标记表示类似的元件，并且其中：

图1是示出了根据本公开内容的各种实施例的用于集成电路的两个区域之间的数据传输的电路的框图；

图2是示出了根据本公开内容的各种实施例的在电路中传播的信号的各种波形的时序图；

图3是示出了根据本公开内容的各种实施例的用于集成电路的发送区域的整形时钟发生器的框图；

图4是示出了根据本公开内容的各种实施例的用于集成电路的接收区域的整形时钟发生器的框图；

图5是示出了根据本公开内容的各种实施例的用于集成电路的两个区域之间的数据传输的电路的操作的一部分的流程图；

图6是示出了根据本公开内容的实施例的适合于用于实施所描述的方法和/或装置的各种方面的示例性计算机系统的框图。

具体实施方式

在下面的详细描述中，参考形成其一部分的附图，并且其中通过可以实施本公开内容的示例性实施例的方式进行示出。应当理解，在不背离本公开内容的范围的情况下，可以采用其它的实施例并且可以做出结构或逻辑上的改变。因此，下面的详细描述并不是以限制性的方式进行的，并且根据本公开内容的实施例的范围是由所附权利要求及其等价形式限定的。

可以以有助于理解本公开内容的实施例的方式将各种操作描述为多个有序的离散操作；但是，描述的顺序不应被解释为暗示这些操作是依赖于顺序的。

出于描述的目的，“A/B”形式或“A和/或B”形式的短语表示(A)、(B)或(A和B)。出于描述的目的，“A、B和C中的至少一个”形式的短语表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。出于描述的目的，“(A)B”形式的短语表示(B)或(AB)，即A是可选元素。

该描述可以使用短语“在一个实施例中”或者“在实施例中”，这些短语可以各自指代一个或多个相同或不同的实施例。此外，针对本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。

该描述可以使用诸如“晶体管”、“反相器”、“触发器”和“锁存器”等的各种术语来表示在各种实施例中使用的各种部件。应当理解，这些部件可以以各种方式来实现和/或用具有类似功能的部件来替换。例如，可以基于一个或多个触发器的部件来实现“锁存器”，反之亦然。类似地，“反相器”可以基于多个晶体管。另外，这些部件可以被集成到单个专用集成电路(ASIC)、现场可编程门阵列(FPGA)等中。因此，贯穿本公开内容所使用的术语只是出于说明的目的，不应当被解释为限制。

本公开内容的各种实施例可以描述用于从集成电路的发送区域向该集成电路的接收区域发送数据的电路。该电路可以将数据电平移位到适当的电压电平，并且可以具有对于时钟偏移的良好的容差。

图1是示出了根据本公开内容的各种实施例的用于集成电路的两个区域之间的数据传输的电路100的框图。对于所述实施例，集成电路(IC)可以包括发送区域110和接收区域150。这两个区域可以由人为的边界线来区分开，如图1中的虚线101所示。边界101的左侧可以是发送区域110。发送区域110可以例如是IC的存储控制器(MC)区域。边界101的右侧可以是接收区域150。接收区域150可以例如是IC的双倍数据速率输入/输出(DDR I/O)区域。电路100还可以用于IC的其他区域间的数据传输。

在本公开内容的各种实施例中，发送区域110可以与提供时钟信号111的时钟源(未示出)相关联，并且接收区域150可以与提供时钟信号155的另一时钟源(未示出)相关联。时钟信号111和时钟信号155可以具有相同的频率。然而，时钟信号111和时钟信号155相对于彼此可能在时间和/或相位上是有偏移的。

在本公开内容的各种实施例中，发送区域110和接收区域150可以在不同的电压电平下操作。例如，发送区域110的部件通常可以在第一电压电平下操作，而接收区域150的部件通常可以在第二电压电平下操作，其中第二电压电平可以高于或低于第一电压电平。然而，某些例外情况也可以适用，如将在本公开内容的后续部分中更详细讨论的那样。

在本公开内容的各种实施例中，电路100可以将数据信号130从发送区域110传播到接收区域150。在发送区域处，电路100可以包括锁存器122和123，以及可选地包括触发器121。触发器121可以被配置成在触发器121的Q端处接收时钟信号111。触发器121可以相对于时钟信号111同步数据信号130，并产生数据信号131。之后可以将数据信号131提供给锁存器122和123。在本公开内容的一些实施例中，触发器121可以由锁存器或类似部件替换。在本公开内容的一些其他实施例中，数据信号130可以通信地与锁存器122和123直接耦合，而不必经过触发器121。

在本公开内容的各种实施例中，锁存器122可以被配置成接收时钟信号112，并被配置成输出数据信号132。时钟信号112可以基于时钟信号111。特别地，时钟信号112可以是跟踪时钟信号111的偶时钟周期的时钟信号。例如，如果时钟信号111在时刻0、1、2、3、4、5、6…处脉冲变高，则时钟信号112可以首先在时刻0处或在时刻0处之后不久脉冲变高，并且可以不再脉冲变高直到时刻2、4、6等或在时刻2、4、6等之后不久为止。因此，锁存器122可以在时钟信号111的每一个偶时钟周期处捕获数据信号131。在这些偶时钟周期之间，数据信号132可以保持在该数据电平，直到时钟信号111的下一偶时钟周期开始为止。换言之，时钟信号112可以是时钟信号111的针对全部偶时钟周期的快照，并且数据信号132可以是数据信号131的在时钟信号111的偶时钟周期期间的快照。

类似地，锁存器123可以被配置成接收时钟信号113，并且被配置成输出数据信号133。时钟信号113可以基于时钟信号111的奇时钟周期，并且可以在时钟信号111在时刻1、3、5等处脉冲变高时或之后不久脉冲变高。数据信号133可以是数据信号131的在时钟信号111的奇时钟周期期间的快照。

在本公开内容的一些实施例中，如上述的示例所指示的，锁存器122和123都可以是高透明锁存器，这意味着锁存器122和123的输出可以分别跟随时钟信号112和时钟信号113的上升沿。在其他实施例中，也可以使用低透明锁存器、高透明和低透明锁存器的组合或一些其他类型的锁存器，只要相应地调节时钟信号112和113即可。

在本公开内容的各种实施例中，在接收区域150处，电路100可以包括存储器单元170、第一电路单元160、第二电路单元180和可选的锁存器173。存储器单元170和电路单元160和180在图1中被示为虚线框。

在本公开内容的各种实施例中，存储器单元170可以耦合到电路单元160和180。存储器单元170可以包括输入节点156和输出节点153。存储器单元170可以包括被配置成存储信号的、类似于静态或动态随机存取存储器(RAM)单元或一些其他类型的存储器单元的部件。在一些实施例中，例如，如所示的，存储器单元170可以包括循环地耦合以形成反相器反馈环路的两个反相器，其中反相器反馈环路的功能可以与静态RAM(SRAM)单元类似。

在本公开内容的各种实施例中，电路单元160可以包括晶体管161、162、163和164。如所示的，在各种实施例中，晶体管161-164可以是N型晶体管。晶体管161的源极端可以耦合到晶体管162的漏极端，并且晶体管163的源极端可以耦合到晶体管164的漏极端。晶体管161的漏极端可以耦合到存储器单元170的输入节点156，并且晶体管163的漏极端可以耦合到存储器单元170的输出节点153。晶体管162和164的源极端可以耦合到V_SS或地。在本公开内容的其他实施例中，晶体管161-164还可以是P型晶体管，并且晶体管161-164的各个端可以如本领域普通技术人员所理解的那样被相应地布置。

在本公开内容的各种实施例中，晶体管161可以被配置成经由它的栅极端来接收时钟信号152。类似于发送区域的时钟信号112，时钟信号152可以是相对于时钟信号155的偶时钟周期而被同步的时钟信号。在某些实施例中，如所示的，根据时钟信号155脉冲是变高还是变低，晶体管161可以被配置成接收反相的时钟信号152。

在本公开内容的各种实施例中，晶体管162可以被配置成在它的栅极端处接收数据信号132。根据时钟信号152，当晶体管161的栅极端处的电压电平为高时，晶体管161可以导通，从而将晶体管162与存储器单元170的输入节点156电耦合在一起。如果数据信号132为高(例如，数据信号132是“1”)，则晶体管162可以导通，从而将存储器单元170的输入节点156处的电压电平拉低并且在输出节点153处产生高电平(例如，输出节点153也为“1”)。

晶体管163可以被配置成经由它的栅极端接收时钟信号152。晶体管164可以被配置成经由反相器169在它的栅极端处接收数据信号132的反相版本。根据时钟信号152，当晶体管163的栅极端处的电压电平为高时，晶体管163可以导通，从而将晶体管164与存储器单元170的输出节点153电耦合在一起。如果数据信号132为低(例如，数据信号132是“0”)，则由于反相器169，晶体管162可以导通，从而将存储器单元170的输出节点153处的电压电平拉低并且在输出节点153处产生低电平(例如，输出节点153也为“0”)。

当晶体管161和163的栅极端处的电压电平为低时，晶体管161和163可以断开，从而将晶体管162和164与存储器单元170断开连接，并且将数据信号132与存储器单元170的输出相隔离。因此，根据时钟信号152，晶体管161-164可以协作地使存储器单元170在输出节点153处产生为数据信号132的延迟版本的输出信号。另外，节点153处的输出信号可以被电平移位到接收区域150的电压电平。

在本公开内容的各种实施例中，第二电路单元180可以被配置成接收数据信号133。类似于电路单元160，电路单元180可以包括晶体管165-168并且可以像电路单元160中的晶体管161-164一样被类似地配置。然而，晶体管165和168可以被配置成接收基于时钟信号155的奇时钟周期的时钟信号151。根据时钟信号151，类似于晶体管161-164，晶体管165-168可以协作地使存储器单元170在输出节点153处产生作为数据信号133的延迟版本的输出信号。因此，输出节点153处的信号可以在时钟信号155的偶时钟周期期间基于数据信号132，并且在时钟信号155的奇时钟周期期间基于数据信号133。当信号155的偶时钟周期和奇时钟周期在输出节点153处被复用时，节点153处的输出信号可以是来自发送区域的数据信号130的被延迟并被电平移位的版本。

在本公开内容的各种实施例中，如所示的，锁存器173可以耦合到复用的输出节点153，并且被配置成接收时钟信号155。锁存器173还可以稳定输出信号并产生数据信号154。在被电平移位和时钟去偏移之后，数据信号154随后可以在接收区域150的其余部分中传播。在其他实施例中，锁存器173可以不是必须的。

虽然接收区域150侧上的大部分部件可以在接收区域150的电压电平下操作，但是在本公开内容的各种实施例中，晶体管162、164、166和168可以在它们的栅极端处接收处于发送区域110的电压电平下的信号。在各种实施例中，可以基于发送区域110与接收区域150的电压电平之间的差来配置晶体管162、164、166和168。另外，虽然晶体管161-168被示为N型晶体管，但是晶体管161-168可以是P型晶体管或者N型和P型晶体管的混合。晶体管161-168可以具有相同的大小或可以不具有相同的大小。

图2是示出了根据本公开内容的各种实施例的在电路100中传播的信号的各种波形的时序图。示出了时钟信号111、112、152、113和151、以及数据信号132、133、以及数据信号154、以及存储器单元170的在输出节点153处的输出信号的波形。在本公开内容的各种实施例中，时钟信号112、113、152和151可以脉冲变高或变低。例如，如图2中所示，时钟信号112和113可以脉冲变高，而时钟信号152和151可以脉冲变低。

在本公开内容的各种实施例中，如所示的，在发送区域110与接收区域150之间不存在时钟偏移的理想状况下，发送区域的时钟信号111和接收区域的时钟信号155可以是相同的。另外，时钟信号152的脉冲可以跟随时钟信号112的脉冲，并且时钟信号151的脉冲可以跟随时钟信号113的脉冲。因此，时钟信号112、152、113和151可以彼此交错。例如，在第一时钟周期中，时钟信号113和151可以保持平坦，而时钟信号112可以在该时钟周期的前半部分期间脉冲变高或变低，并且时钟信号152可以在该时钟周期的后半部分期间脉冲变高或变低。在第二时钟周期中，时钟信号112和152可以保持平坦，而时钟信号113可以在该时钟周期的前半部分脉冲变高或变低，并且时钟信号151可以在该时钟周期的后半部分脉冲变高或变低。

在本公开内容的各种实施例中，当在发送区域110与接收区域150之间存在时钟偏移时，电路100可以显示较大的保持和建立偏移容差。为了说明保持偏移容差，时钟信号112可以比其相应的时钟信号152更早地滑动。输出节点153处的数据信号仍然可以处于正确的值，只要时钟信号112不比时钟信号152早多于一个时钟周期即可。类似地，输出节点153处的数据信号仍然可以处于正确的值，只要时钟信号113不比时钟信号151早多于一个时钟周期即可。为了说明建立偏移容差，时钟信号112和113可以分别比时钟信号152、151更晚地滑动。假设触发器121被设置得接近接收区域，输出节点153处的数据信号仍然可以处于正确的值，只要时钟信号112或113不比时钟信号152或151晚多于半个时钟周期即可。因此，电路100可以具有接近整个时钟周期的保持偏移容差以及接近半个时钟周期的建立偏移容差。在各种实施例中，建立偏移容差可以与时钟周期和数据传播延迟相关。因此，建立偏移容差可以大于或小于半个时钟周期。

图3是示出了根据本公开内容的各种实施例的用于集成电路的发送区域110的整形时钟发生器300的框图。整形时钟发生器300可以产生与图2中所示的时钟信号111、112和113相类似的时钟信号。在本公开内容的各种实施例中，可以使用其他的时钟发生器，只要产生恰当的时钟波形即可。

图4是示出了根据本公开内容的各种实施例的用于集成电路的接收区域150的整形时钟发生器400的框图。整形时钟发生器400可以产生与图2中所示的时钟信号151、152和155相类似的时钟信号。在本公开内容的各种实施例中，可以使用其他的时钟发生器，只要产生恰当的时钟波形即可。

图5是示出了根据本公开内容的各种实施例的用于集成电路的两个区域之间的数据传输的电路100的操作的一部分的流程图。在框510中，第一整形时钟发生器可以生成用于发送区域110的偶时钟信号和奇时钟信号112和113，并且第二整形时钟发生器可以生成用于接收区域150的偶时钟信号和奇时钟信号152和151。在框520中，如之前描述的，锁存器122和133可以基于数据信号131或130生成与偶时钟信号112相对应的数据信号132和与奇时钟信号113相对应的数据信号133。在框530中，电路单元160可以基于偶时钟信号152而与存储器单元170交互，以基于数据信号132产生第一输出信号。电路单元180可以基于奇时钟信号151而与存储器单元170交互，以基于数据信号133产生第二输出信号。第一和第二输出信号被电路100电平移位、在节点153处被复用，随后可以在接收区域150中传播。

图6示出了根据本公开内容的实施例的适合于用于实施之前描述的方法和装置的各种方面的示例性计算机系统。如所示的，计算机系统600可以包括电源单元601、多个处理器或处理器内核602、系统存储器604、大容量存储设备606和通信接口610。出于包括权利要求书在内的本申请的目的，术语“处理器”和“处理器内核”可以被认为是同义词，除非上下文以其他方式进行了明确的要求。

在本公开内容的各种实施例中，处理器602中的至少一个可以包括专用于特定功能的各种区域，诸如图1中所示的MC区域和DDR I/O区域。处理器还可以包括之前描述的电路100，以有助于这些区域之间的数据传输。

另外，计算系统600可以包括一个或多个有形的、非临时性的计算机可读大容量存储设备606(诸如磁盘、硬盘驱动器、光盘只读存储器(CDROM)等)、输入/输出设备608(诸如键盘、光标控制等)。在各种实施例中，I/O设备608可以包括一个或多个相机618。这些元件可以经由表示一个或多个总线的系统总线612彼此耦合以及耦合到之前列举的元件。在多总线的情况中，它们可以通过一个或多个总线桥(未示出)桥接。数据可以通过系统总线612从I/O设备608(例如从相机618)传递到处理器602。

系统存储器604和大容量存储设备606可以用于存储实现一个或多个操作系统、固件模块或驱动程序、应用等(本文总的表示为622)的编程指令的工作副本和永久副本。可以在工厂中或在现场中通过例如分发介质(未示出)(诸如光盘(CD))或通过通信接口610(来自分发服务器(未示出))而将编程指令的永久副本放置在永久存储设备606中。也就是说，具有代理程序的实现的一个或多个分发介质可以用于分发代理并对各种计算设备进行编程。

这些元件601-622中的其余组成是公知的，因此将不再做进一步描述。

虽然本文已经示出和描述了具体的实施例，但是本领域普通技术人员将意识到，在不背离本公开内容的实施例的范围的情况下，各种替换和/或等价实现可以替代所示出和所描述的具体实施例。本申请意在覆盖本文所讨论的实施例的任意适应性修改或变化。因此，很清楚的是，本公开内容的实施例仅由权利要求及其等价形式限定。

Claims (20)

1.一种集成电路，包括：

布置在所述集成电路上的电路单元，其中所述电路单元被配置成：

从所述集成电路的发送区域接收数据信号的至少一部分，所述数据信号与第一时钟信号相关联，

接收与所述集成电路的接收区域相关联的第二时钟信号的至少一部分，所述第二时钟信号具有与所述第一时钟信号相同的频率，以及

基于所述数据信号的所接收的部分和所述第二时钟信号的所接收的部分生成输出信号的至少一部分。

2.根据权利要求1所述的集成电路，还包括：

耦合到所述电路单元的存储器单元，其中，所述存储器单元包括循环地耦合在环路中的两个反相器。

3.根据权利要求1所述的集成电路，其中，所述第二时钟信号与所述第一时钟信号交错。

4.根据权利要求1所述的集成电路，其中，所述电路单元还被配置成将所述数据信号的所接收的部分从与所述发送区域相关联的第一电压电平电平移位到与所述接收区域相关联的第二电压电平。

5.根据权利要求4所述的集成电路，其中，所述电路单元包括第一、第二、第三和第四晶体管，并且其中：

所述第一晶体管串联地耦合到所述第二晶体管；

所述第三晶体管串联地耦合到所述第四晶体管；

所述第一晶体管和所述第三晶体管被配置成分别接收所述数据信号的所述至少一部分；以及

所述第二晶体管和所述第四晶体管被配置成分别接收所述第二时钟信号的所述至少一部分。

6.根据权利要求1所述的集成电路，其中，所述与第一时钟信号相关联的数据信号的至少一部分包括所述数据信号的与所述第一时钟信号的偶计数脉冲相关联的一部分，并且其中，所述第二时钟信号的至少一部分包括所述第二时钟信号的偶计数脉冲。

7.根据权利要求6所述的集成电路，还包括：耦合到所述电路单元的另一电路单元，所述另一电路单元包括第五、第六、第七和第八晶体管，其中：

所述第五晶体管串联地耦合到所述第六晶体管；

所述第七晶体管串联地耦合到所述第八晶体管；

所述第五晶体管和所述第七晶体管分别被配置成接收所述数据信号的与所述第一时钟信号的奇计数脉冲相关联的一部分；以及

所述第六晶体管和所述第八晶体管分别被配置成接收所述第二时钟信号的与所述第二时钟信号的奇计数脉冲相关联的一部分。

8.根据权利要求5所述的集成电路，其中，所述第一晶体管和所述第三晶体管被配置成分别接收所述数据信号的所述至少一部分还包括：所述第一晶体管被配置成接收所述数据信号的所述至少一部分，以及所述第三晶体管被配置成经由反相器接收所述数据信号的所述至少一部分。

9.根据权利要求1所述的集成电路，还包括：耦合到所述电路单元的输出节点以改善被发送的数据信号的稳定性的锁存器。

10.一种用于集成电路中的数据传输的方法，包括：

从所述集成电路的发送区域接收与第一时钟信号相关联的数据信号的第一部分和第二部分；

接收与所述集成电路的接收区域相关联的第二时钟信号的第一部分和第二部分，其中，所述第二时钟信号具有与所述第一时钟信号相同的频率；

基于所述数据信号的第一部分和所述第二时钟信号的第一部分生成输出信号的第一部分；以及

基于所述数据信号的第二部分和所述第二时钟信号的第二部分生成所述输出信号的第二部分。

11.根据权利要求10所述的方法，还包括：

将所述输出信号的第一部分和第二部分复用成所述输出信号，其中，所述数据信号与第一电压电平相关联，并且所述输出信号与不同于所述第一电压电平的第二电压电平相关联。

12.根据权利要求10所述的方法，还包括：

生成所述第一时钟信号的第一部分和第二部分，其中，所述第一时钟信号的第一部分和第二部分分别与所述第一时钟信号的偶计数时钟周期和奇计数时钟周期相对应；

基于所述第一时钟信号的第一部分生成所述数据信号的第一部分；以及

基于所述第一时钟信号的第二部分生成所述数据信号的第二部分。

13.根据权利要求10所述的方法，还包括：

基于所述第二时钟信号的偶计数时钟周期生成所述第二时钟信号的第一部分；以及

基于所述第二时钟信号的奇计数时钟周期生成所述第二时钟信号的第二部分。

14.根据权利要求13所述的方法，其中，所述第二时钟信号的第一部分与所述第一时钟信号的第一部分交错；并且其中，所述第二时钟信号的第二部分与所述第一时钟信号的第二部分交错。

15.根据权利要求10所述的方法，其中，所述生成输出信号的第一部分和第二部分还包括：在存储器单元的输出节点处生成所述输出信号的第一部分和第二部分。

16.一种计算机系统，包括：

系统存储器；以及

通信地耦合到所述系统存储器的处理器，所述处理器包括：

电路单元，被配置成：

从所述处理器的发送区域接收与第一时钟信号相关联的数据信号的至少一部分，

接收与所述处理器的接收区域相关联的第二时钟信号的至少一部分，所述第二时钟信号具有与所述第一时钟信号相同的频率，以及

基于所述数据信号的所接收的部分和所述第二时钟信号的所接收的部分生成输出信号的至少一部分。

17.根据权利要求16所述的计算机系统，其中，所述电路单元包括第一、第二、第三和第四晶体管，并且其中：

所述第一晶体管串联地耦合到所述第二晶体管；

所述第三晶体管串联地耦合到所述第四晶体管；

所述第一晶体管和所述第三晶体管被配置成分别接收所述数据信号的所述至少一部分；以及

所述第二晶体管和所述第四晶体管被配置成分别接收所述第二时钟信号的所述至少一部分。

18.根据权利要求16所述的计算机系统，其中，所述与第一时钟信号相关联的数据信号的至少一部分包括所述数据信号的与所述第一时钟信号的偶计数脉冲相关联的一部分，并且其中，所述第二时钟信号的至少一部分包括所述第二时钟信号的偶计数脉冲。

19.根据权利要求16所述的计算机系统，其中，所述处理器还包括耦合到所述电路单元的存储器单元，其中，所述存储器单元包括循环地耦合在环路中的两个反相器。

20.根据权利要求18所述的计算机系统，还包括：耦合到反相器反馈环路的另一电路单元，所述另一电路单元包括第五、第六、第七和第八晶体管，其中：

所述第五晶体管串联地耦合到所述第六晶体管；

所述第七晶体管串联地耦合到所述第八晶体管；

所述第五晶体管和所述第七晶体管分别被配置成接收所述数据信号的与所述第一时钟信号的奇计数脉冲相关联的一部分；以及

所述第六晶体管和所述第八晶体管分别被配置成接收所述第二时钟信号的与所述第二时钟信号的奇计数脉冲相关联的一部分。