JP5157461B2 - 分周回路及び分周方法 - Google Patents

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本発明は、分周回路及び分周方法に関し、特に複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法に関する。
クロック信号ｆ0をもとにして、分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６等の複数の分周信号を得る回路としては、図１１に示すように複数段接続した構成が一般的である。
図１１は、本発明に関連する分周器のブロック図の一例である。
同図に示す分周器は、１／２分周器１０１、１／２分周器１０２、１／２分周器１０３、１／２分周器１０４で構成されている。１／２分周器１０１は、クロック信号ｆ0を分周してｆ0／２を出力する。１／２分周器１０２は、分周信号ｆ0／２を分周してｆ0／４を出力する。１／２分周器１０３は、分周信号ｆ0／４を分周してｆ0／８を出力する。１／２分周器１０４は、分周信号ｆ0／８を分周してｆ0／１６を出力する。
しかしながら、これらの各１／２分周器１０１〜１０４は、分周器自身が遅延を有することに加え、駆動する負荷がそれぞれ異なるためクロック信号ｆ0に対して各々異なる量の遅延が発生する。また、動作周波数や負荷の論理状態によっても遅延量は変化する。これらの遅延量は、クロック信号ｆ0や分周信号ｆ0／２〜ｆ0／１６を用いて論理回路を構成する場合に問題となる。
このような問題を解決するため、遅延型フリップフロップを用いて複数段の１／２分周器により得られた分周信号を、クロック信号に同期させる方法が考えられる。
図１２は、クロック信号に同期した分周信号を得るための一般的な分周器の構成例を示す図である。
図１２に示す分周器は、１／２分周器１０１〜１０４、遅延型フリップフロップ１１１〜１１４、及び遅延回路１１０で構成されている。
図１２に示す構成では、周波数のクロック信号ｆ0から、４段の１／２分周器１０１〜１０４により得られた分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６の各々を遅延型フリップフロップ１１１〜１１４の端子Ｄに入力し、クロック信号に同期して出力することで、クロック信号に同期した分周信号を得ている。また、図１２に示す構成では、クロック信号の出力に遅延型フリップフロップ１１１〜１１４のゲート遅延分を調整するための遅延回路１１０が挿入されている。
また、図１３は、クロック信号に同期した分周信号を得るための分周器の他の構成例である。
図１３に示す分周器は、１／２分周器１０１〜１０４、遅延型フリップフロップ１１１〜１１４、及び遅延回路１１０で構成されている。
図１３には、特許文献１に開示された構成が示されている。図１３の構成では、各分周器１０１〜１０４から出力される分周信号は遅延型フリップフロップ１１１〜１１４に入力され、クロック信号に同期して出力される。各遅延型フリップフロップ１１１〜１１４の出力はクロック信号に同期した分周信号として取り出されると同時に、次段の分周器の入力信号となる。また、図１３の構成でも、クロック信号の出力に遅延型フリップフロップのゲート遅延分を調整するための遅延回路１１０が挿入されている。
特許文献１に関連する発明が特許文献２，３に記載されている。
特許文献２のＰＬＬ装置は、「位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、主分周器の出力を分周比Ｎ２で分周する副分周器と、副分周器の出力を複数の帰還信号に分配する分配回路と、各基準信号と各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、主分周器および副分周器を、可変分周器又はカウンタから構成する事を特徴とするＰＬＬ装置。」で構成されており、以下のように動作する。
位相が異なる複数の基準信号と各帰還信号を比較する事により、基準信号の１周期の間に位相比較を複数回行なうので、ロックアップ時間が早くなる。
特許文献３の同期式半導体メモリ装置に記入されるデータを受信する回路において、外部ストローブ信号に基づいてＳ（ｎ）個の内部ストローブを発生するためのフリップフロップ及び多数個の論理ゲートを具備するストローブ発生回路と、Ｓ（ｎ）番目内部ストローブによってクロックされるラッチを具備する少なくとも一つのセットと前記一つのセットから出力される出力信号を受信するためのラッチを具備する他のセットとを含むｎビットデータを受信する多数個のラッチと、他のセットのラッチの出力信号を受信し、外部クロックのクロッキング制御下で同期式半導体メモリ装置のメモリセルでｎビットデータをドライビングするデータ記入ドライバとを具備し、Ｓ（ｎ）個の内部ストローブの各々は外部ストローブ信号に応答して順次発生するラッチ−トリガリング−遷移を有し、他のセットのラッチは外部クロック信号より長い周期を有する内部クロック信号によってクロックされ、以下のように動作する。
データ入力回路及びデータ入力方法は、ｔＤＱＳＳのタイミングマージンを増加させるのでシステム設計が容易である。
特開２０００−２２４０２６号公報 特開２００１−０５３６０２号公報 特開２００２−３５２５８３号公報
図１２に示した構成において、比較的高速なクロック信号を用いるような場合、寄生成分による波形なまりや分周器入出力の遅延に起因して図１４に示すように各分周信号に遅延が生じ、分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６のクロック信号ｆ0に対する遅延がクロック信号の1周期より大きくなる場合がある。
図１４は、図１２に示した分周回路のタイムチャートの一例である。
このような場合、各遅延型フリップフロップの出力信号のクロックエッジに対する同期位置がずれてしまうため、分周信号同士の位相がそろわず、全ての分周信号同士のエッジを同一のクロックエッジにそろえることができない。このような問題を回避するには各１／２分周器の出力に適宜バッファを挿入するなどして、フリップフロップに分周信号が入力されるまでに、各信号の遅延を調整する方法が考えられるが、遅延量が大きくなるほど挿入されるバッファの数も増え、かつ消費電力が増大してしまうといった課題が挙げられる。さらに、各バッファの遅延量は回路のばらつきの影響を受けやすいため、遅延量を精度よく調整するのが困難となる。
また図１３に示した構成の場合、図１５に示すように、フリップフロップでクロックに同期された分周信号は順次1クロックずつ位相が遅れていくため、結果として全分周信号同士のエッジを同一のクロックエッジに同期させることができない。
さらに、特許文献２に記載の発明は、多数の遅延回路を用いているので、前述したばらつきの影響の問題があり、特許文献３に記載の発明は、多数のラッチ回路を用いているものの、遅延を調整することについては考慮されていない。
そこで、本発明の目的は、複数段の１／２分周器により分周された各信号において、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能な分周回路及び分周方法を提供することにある。
第１の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のデータ保持回路の各入力端子に接続されたＮ段のデータ保持回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号が入力され、Ｍ段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。
第２の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目までとし（Ｍ’はＭより大きく、Ｎより小さい自然数）、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号が入力され、第Ｍ’段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。
第３の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、記分周器群と第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群を有することを特徴とする。
第４の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第（Ｌ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号が入力され、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する第３の同期回路群と、を有することを特徴とする。
第５の回路の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号が入力され、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、分周器群と第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群であって、前記第Ｋの同期回路群を第Ｋ段目の同期回路群とし、第Ｋ段目の同期回路群が、Ｎ段のデータ保持回路からなり、第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第（Ｋ＋１）の同期回路群に入力され、第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第ＪK 段目のデータ保持回路の出力信号が入力され、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する第３から第Ｋの同期回路群とを有し、第Ｋ段目の同期回路群が最終段目の場合は、第Ｋ段目の同期回路群の出力は第１の同期回路群に入力されることを特徴とする。
第１の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子に前記クロック信号を入力し、前記クロック信号に同期した信号を前記第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号を入力し、Ｍ段目のデータ保持回路の出力に同期した信号を前記第１の同期回路群に出力することを特徴とする。
第２の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目 までとし（Ｍ’はＭより大きく、Ｎより小さい自然数）、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号を入力し、第Ｍ’段目のデータ保持回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。
第２の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
第３の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第３の同期回路群は、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号を入力し、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
第４の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３、…、第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子に第ＪK 段目のデータ保持回路の出力信号を入力し、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
第５の方法の発明は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第ＪK段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1段目から第Ｎ段目までのデータ保持回路のクロック入力端子に第ＪK 段目のデータ保持回路の出力信号を入力し、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
本発明によれば、分周器群と第１の同期回路群との間に、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力するための同期回路群を設けたので、クロック信号を元に、複数段の１／２分周器を用いて複数の分周信号を得る分周回路において、分周信号間の位相差がクロックの１周期よりも大きくなった場合、各分周信号のエッジを全てクロック信号の同一のエッジに同期して出力することが可能な分周回路及び分周方法を提供することが可能となる。
本発明に係る分周回路の一実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、分周器群からの各分周信号を入力とし、その出力が第１の同期回路群のデータ保持回路の各入力端子に接続されたＮ段のデータ保持回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号が入力され、Ｍ段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。
上記構成によれば、第Ｍ＋１段目の分周器の遅延がクロック信号の１周期を超える場合、第２の同期回路群の第Ｍ段目までのデータ保持回路の出力信号はクロック信号に同期するため、その出力の立ち上がりエッジは、全て、クロック信号の、同一の立ち上がりエッジに所定時間だけ遅れて一致する。更に、第Ｍ＋１段目から第Ｎ段目までのデータ保持回路の出力信号は第Ｍ段目のデータ保持回路の出力信号に同期するため、その出力信号の立ち上がりエッジは、全て、第Ｍ段目のデータ保持回路の出力信号の、同一のエッジに、所定時間だけ遅れて一致する。
このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
本発明に係る分周回路の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、同期回路群において、第Ｍ段目のデータ保持回路の出力を接続するデータ保持回路を、第Ｍ’段目（ただし、Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号を入力する構成としてもよい。
上記構成によれば、更に第Ｍ’＋１段目の分周回路の遅延がクロック信号のＭ’周期を超えるような場合でも、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周回路を出力することが可能となる。
本発明に係る分周回路の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号が入力され、第Ｍ’段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする。
上記構成によれば、第２の同期回路群の第Ｍ段目のデータ保持回路の出力信号は、第（Ｍ−１）段目のデータ保持回路の出力信号の立ち上がりエッジのみで変化し、立下りエッジでは変化しない。そのため、第Ｍ段目のデータ保持回路の出力の立ち上がりエッジは、第（Ｍ−１）段目の立ち上がりエッジに、所定時間の遅延を持って一致する。すなわち、第１段目から第Ｎ段目のデータ保持回路の出力信号同士は、順次、所定時間だけ遅延した状態で同期することとなる。
このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
さらに、上記実施の形態は、第２の同期回路群の第Ｍ段目のデータ保持回路はクロック信号の２M-1 倍の周期でしか動作しないため、第１の実施の形態よりも消費電力を低減することが可能となる。
本発明に係る分周回路の他の実施の形態は、第２の同期回路群からの信号を入力とし、出力が第１の同期回路群に接続された、Ｎ段のデータ保持回路からなる第３の同期回路群を有し、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第Ｌ＋１段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号が入力され、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する同期回路群を有する。
上記構成によれば、第２の同期回路群の出力信号間の遅延が、第（Ｌ＋１）段目のデータ保持回路出力において、クロック信号の１周期を越えるような場合でも、第３の同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
なお、分周回路の第３の同期回路群において、第Ｌ段目のデータ保持回路の出力を接続するデータ保持回路を、第Ｌ’段目（Ｌ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｌ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｌ’段目のデータ保持回路の出力信号を入力する構成としてもよいことは明らかである。
本発明に係る分周回路の他の実施の形態は、第３の同期回路群からの信号を入力とし、出力が第１の同期回路群に接続された、Ｎ段のデータ保持回路からなる第４から第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群を有する。第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第１の同期回路群に入力される。さらに、第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のラッチ回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第ＪK 段目のデータ保持回路の出力信号が入力され、第ＪK 段目のラッチ回路の出力に同期して入力端子に入力された信号を出力する同期回路群を有する。
すなわち、上記実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、分周器群と第１の同期回路群との間に設けられ、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号が入力され、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、第３段目のラッチ回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第１の同期回路群に入力され、第Ｋの同期回路群の第１段目から第ＪK段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第ＪK 段目のデータ保持回路の出力信号が入力され、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する第４から第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群とを有することを特徴とする。
上記構成によれば、第（Ｋ−１）段目の同期回路群の出力信号間の遅延が、クロック信号の１周期を越えるような場合でも、第Ｋの同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
本発明に係る分周回路の他の実施の形態は、上記構成に加え、１／２分周器が、出力の反転信号を入力にフィードバックした遅延型フリップフロップで構成されることを特徴とする。
本発明に係る分周回路の他の実施の形態は、上記構成に加え、１／２分周器が、入力信号に基づき出力が反転するトグル型フリップフロップで構成されることを特徴とする。
本発明に係る分周回路の他の実施の形態は、上記構成に加え、データ保持回路が、遅延型フリップフロップ回路で構成されることを特徴とする。
本発明に係る分周方法の一実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にクロック信号を入力し、クロック信号に同期した信号を第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号を入力し、Ｍ段目のデータ保持回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。
上記構成によれば、第Ｍ＋１段目の分周器の遅延がクロック信号の１周期を超える場合、第２の同期回路群の第Ｍ段目までのラッチ回路の出力信号はクロック信号に同期するため、その出力の立ち上がりエッジは、全て、クロック信号の、同一の立ち上がりエッジに所定時間だけ遅れて一致する。更に、第Ｍ＋１段目から第Ｎ段目までのデータ保持回路の出力信号は第Ｍ段目のデータ保持回路の出力信号に同期するため、その出力信号の立ち上がりエッジは、全て、第Ｍ段目のラッチ回路の出力信号の、同一のエッジに、所定時間だけ遅れて一致する。
このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目（Ｍ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号を入力し、第Ｍ’段目のデータ保持回路の出力に同期した信号を第１の同期回路群に出力することを特徴とする。
上記構成によれば、更に第Ｍ’＋１段目の分周回路の遅延がクロック信号のＭ’周期を超えるような場合でも、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周回路を出力することが可能となる。
このようにして得られた第２の同期回路群の出力信号は、第１の同期回路群にて、クロック信号に対して所定時間だけ遅延して同期し、分周信号同士の位相が同期する。クロック信号は遅延回路により所定時間だけ遅延して出力されるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
さらに、上記実施の形態は、第２の同期回路群の第Ｍ段目のデータ保持回路はクロック信号の２M-1 倍の周期でしか動作しないため、第１の実施の形態よりも消費電力を低減することが可能となる。
本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
上記構成によれば、第２の同期回路群の第Ｍ段目のデータ保持回路の出力信号は、第（Ｍ−１）段目のデータ保持回路の出力信号の立ち上がりエッジのみで変化し、立下りエッジでは変化しない。そのため、第Ｍ段目のデータ保持回路の出力の立ち上がりエッジは、第（Ｍ−１）段目の立ち上がりエッジに、所定時間の遅延を持って一致する。すなわち、第１段目から第Ｎ段目のデータ保持回路の出力信号同士は、順次、所定時間だけ遅延した状態で同期することとなる。
本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第３の同期回路群は、第２の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号を入力し、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。
上記構成によれば、第２の同期回路群の出力信号間の遅延が、第（Ｌ＋１）段目のデータ保持回路出力において、クロック信号の１周期を越えるような場合でも、第３の同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
なお、分周回路の第３の同期回路群において、第Ｌ段目のラッチ回路の出力を接続するデータ保持回路を、第Ｌ’段目（Ｌ’はＭより大きく、Ｎより小さい自然数）までとし、第（Ｌ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｌ’段目のデータ保持回路の出力信号を入力する構成としてもよいことは明らかである。
本発明に係る分周方法の他の実施の形態は、Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路でクロック信号を所定時間だけ遅延させて出力する分周方法であって、分周器群と第１の同期回路群との間に設けられた第２、第３、…、第Ｋ（Ｋは４以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、第４から第Ｋの同期回路群は、第３の同期回路群からの出力信号を入力とし、出力信号が第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を第１の同期回路群に入力し、第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子に第ＪK 段目のデータ保持回路の出力信号を入力し、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を第１の同期回路群に出力することを特徴とする。

上記構成によれば、第（Ｋ−１）段目の同期回路群の出力信号間の遅延が、クロック信号の１周期を越えるような場合でも、第Ｋの同期回路群では、第１の実施の形態における第２の同期回路群と同様の動作が行われるため、全ての分周信号同士が同期し、かつクロック信号の同一のエッジに同期した分周信号を出力することが可能となる。
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
次に、本発明の実施例１について図面を参照して詳細に説明する。
図１は、本発明に係る分周回方法を適用した分周回路の実施例１の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｍ＝２として説明する。
図１を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及び遅延型フリップフロップ回路（以下、Ｄフリップフロップと称す。）１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０とを備える。
１／２分周器１ａ〜1ｄは、出力を入力にフィードバックしたＤフリップフロップで構成してもよく、入力信号に基づき出力が反転するトグル型フリップフロップ（以下、Ｔフリップフロップとする。）で構成してもよい。
クロック信号ｆ0をもとに、分周器群１で得られた分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６は、第２の同期回路群２０の、各々Ｄフリップフロップ２１〜２４の入力Ｄに入力される。Ｄフリップフロップ２１、２２のクロック入力Ｃにはクロック信号ｆ0が入力され、出力Ｑからはクロック信号に同期した分周信号ｆ2／２、ｆ2／４が出力される。Ｄフリップフロップ２３、２４のクロック入力ＣにはＤフリップフロップ２２の分周信号ｆ2／４が入力され、その出力された分周信号ｆ2／８、ｆ2／１６はｆ2／４に同期したものとなる。
第２の同期回路群２０より得られた分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、それぞれ第１の同期回路群１０のＤフリップフロップ１１〜１４の入力Ｄに入力される。Ｄフリップフロップ１１〜１４のクロック入力Ｃには、クロック信号ｆ0が入力されているため、第１の同期回路群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
遅延回路２では、クロック信号ｆ0をフリップフロップ群１０のＤフリップフロップのゲート遅延分だけ遅延させた信号ｆを出力する。
次に、以上のように図１に示した分周回路の動作について、図２を用いて説明する。
図２は、図１に示した分周回路のタイムチャートの一例である。
１／２分周器１ａ〜１ｄで分周された分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６は、負荷や寄生性分の影響により、クロック信号ｆ0に対し、それぞれ時間ｄ1、ｄ2、ｄ3、ｄ4だけ遅れて出力される。ここでは、時間ｄ1、ｄ2はクロック信号の１周期ＴＣより小さい遅延であり、時間ｄ3、ｄ4はクロック信号の１周期ＴＣに対してＴＣ以上２ＴＣ未満の遅延となっている。
第２の同期回路群２０の第１段目および第２段目のＤフリップフロップ２１、２２では、入力Ｄに入力されたクロック信号の１周期ＴＣを超えない時間ｄ1、ｄ2を持つ分周信号ｆ0／２、ｆ0／４が、クロック信号ｆ0に同期して、時間ｄだけ遅れた上で出力される。このとき、Ｄフリップフロップ２１、２２から出力される分周信号ｆ2／２、ｆ2／４は、クロック信号ｆ0の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、分周信号ｆ2／２、ｆ2／４の立ち上がりエッジは、常にクロック信号ｆ0の立ち上がりエッジと時間ｄとの位相差を持って一致する。
第３段目および第４段目のＤフリップフロップ２３、２４では、各出力ｆ2／８、ｆ2／１６は、クロック入力Ｃに入力された分周信号ｆ2／４に同期して、時間ｄだけ遅れて出力される。このとき、Ｄフリップフロップ２３、２４から出力された分周信号ｆ2／８、ｆ2／１６は、Ｄフリップフロップ２２から出力された分周信号ｆ2／４の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、分周信号ｆ2／８、ｆ2／１６の立ち上がりエッジは、常に分周信号ｆ2／４の立ち上がりエッジと時間ｄとの位相差を持って一致する。
以上により、第２の同期回路群２０の各Ｄフリップフロップから出力された分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、Ｄフリップフロップのゲート遅延２段分の遅れ２ｄの位相差の範囲内で、クロック信号ｆ0の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。
第１の同期回路群１０の各Ｄフリップフロップ１１〜１４は、全てクロック信号に同期した分周信号を出力するため、Ｄフリップフロップ１１〜１４のゲート遅延差を持って入力される分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は全てクロック信号に同期して出力される。また、遅延回路２の出力はクロック信号ｆ0を、Ｄフリップフロップ１１〜１４のゲート遅延時間ｄ分だけ遅延したものであるため、出力信号として、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
ただし、クロック信号ｆ0からｆ2／１６までの位相差２ｄがクロック信号ｆ0の１周期ＴＣよりも小さい必要がある。
次に、本発明の実施例２について図面を参照して説明する
図３は、本発明に係る分周方法を適用した分周回路の実施例２の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｍ＝２、Ｍ’＝３として説明する。
図３を参照すると、本実施例の分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１のフリップフロップ群１０と、Ｄフリップフロップ２１〜２４からなる第２のフリップフロップ群２０とを備え、図３に示した分周回路と図１に示した分周回路とはほぼ同一の構成となっている。
図３に示した分周回路と図１に示した分周回路との相違点としては、第２のフリップフロップ群２０において、Ｄフリップフロップ２４のクロック入力Ｃに、Ｄフリップフロップ２３の出力信号ｆ2／８が入力される点が挙げられる。
次に、以上のように構成された分周回路の動作について、図４を用いて説明する。
フリップフロップ群２０の４段目Ｄフリップフロップ２４では、入力Ｄに入力されたｆ0／１６が、Ｄフリップフロップ２２で、クロック信号ｆ0に時間２ｄだけ遅延して同期した分周信号ｆ2／８に同期する。このとき、Ｄフリップフロップ２４の出力ｆ2／１６は、分周信号ｆ2／８の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、信号ｆ2／１６の立ち上がりエッジは、常に信号ｆ2／８の立ち上がりエッジとは時間ｄの位相差を持って一致する。
以上により、フリップフロップ群２０の各Ｄフリップフロップの出力信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、ゲート遅延３段分の遅れ３ｄの位相差の範囲内で、クロック信号ｆ0の同一のエッジに同期した状態で、フリップフロップ群１０に入力される。
このような構成を用いることで、クロック信号ｆ0からｆ2／１６までの位相差３ｄがクロック信号ｆ0の１周期ＴＣよりも小さい場合、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
また、本構成により、Ｄフリップフロップ２４は、図１に示した分周回路のクロック信号ｆ0に対して２倍の周期で動作するため、低消費電力化が可能となる。
次に、本発明の実施例３について図面を参照して詳細に説明する。
図５は、本発明に係る分周方法を適用した分周回路の実施例３の構成を示すブロック図である。なお、ここでは、Ｎ＝４の場合で説明する。
図５を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０’’とを備え、図１に示した分周回路とほぼ同一の構成となっている。
図５に示した分周回路と図１に示した分周回路との相違点として、第２の同期回路群２０’’において、Ｄフリップフロップ２２〜２４のクロック入力Ｃに、それぞれＤフリップフロップ２１〜２３から出力された分周信号ｆ2／２、ｆ2／４、ｆ2／８が入力され、それぞれ１段前のＤフリップフロップの出力に同期した分周信号を得る構成となっている。
次に、図５に示した分周回路の動作について、図６を用いて説明する。
図６は、図５に示した分周回路のタイムチャートの一例である。
第２の同期回路群２０’’の第２段目のＤフリップフロップ２２では、入力Ｄに入力されたｆ0／４が、Ｄフリップフロップ２１で、クロック信号ｆ0に時間ｄだけ遅延して同期した分周信号ｆ2／２に同期する。このとき、Ｄフリップフロップ２２の出力ｆ2／４は、分周信号ｆ2／２の立ち上がりエッジでのみ変化し、立下りエッジでは変化しない。したがって、信号ｆ2／４の立ち上がりエッジは、常に信号ｆ2／２の立ち上がりエッジと時間ｄの位相差を持って一致する。また、信号ｆ1／２はクロック信号ｆ0に同期した信号であるため、ｆ2／４、ｆ2／２、クロック信号ｆ0の立ち上がりエッジは、それぞれＤフリップフロップのゲート遅延分の時間ｄだけ位相差を持って、常に同期する。
同様にＤフリップフロップ２３、２４でも、出力された分周信号ｆ2／８、ｆ2／１６の立ち上がりエッジは、各々ｆ2／４、ｆ2／８の立ち上がりエッジに、時間ｄだけ位相差を持って一致する。
以上により、第２の同期回路群２０’’の各Ｄフリップフロップから出力された分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、ゲート遅延４段分の遅れ４ｄの位相差の範囲内で、クロック信号ｆ0の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。
このような構成を用いることで、分周器群１から出力される分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６の遅延時間ｄ1、ｄ2、ｄ3、ｄ4が大きく、Ｎ段目（Ｎは２以上の自然数）の遅延時間ｄＮがｄＮ＞（Ｎ−１）ＴＣとなるような場合でも、ｄＮ＜２Ｎ−１ＴＣであれば、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
また、本構成により第２の同期回路群２０’’のＤフリップフロップ２２、２４は、図１に示した分周回路のそれに対して２倍の周期で動作するため、低消費電力化が可能となる。ただし、クロック信号ｆ0からｆ2／１６までの位相差４ｄがクロック信号ｆ0の１周期ＴＣよりも小さい必要がある。
次に、本発明の実施例４について図面を参照して詳細に説明する。
図７は、本発明に係る分周方法を適用した分周回路の実施例４の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｌ＝３の場合で説明する。
図７を参照すると、本分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１の同期回路群１０と、Ｄフリップフロップ２１〜２４からなる第２の同期回路群２０’’と、Ｄフリップフロップ３１〜３４からなる第３の同期回路群３０とを備える構成となっている。
第３の同期回路群３０は、第２の同期回路群２０’’の出力を入力とし、その出力は第１の同期回路群１０に入力される。また、第３の同期回路群３０の各Ｄフリップフロップの接続は、図１に示した分周回路における、第２の同期回路群と同様の構成となっている。すなわち、第２の同期回路群２０’’より得られた分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６が各Ｄフリップフロップ３１〜３４の入力Ｄに入力され、Ｄフリップフロップ３１、３２のクロック入力Ｃにはクロック信号ｆ0が入力され、出力Ｑからはクロック信号に同期した分周信号ｆ3／２、ｆ3／４が出力される。Ｄフリップフロップ３３、３４のクロック入力ＣにはＤフリップフロップ３２から出力された分周信号ｆ3／４が入力され、その出力された分周信号ｆ3／８、ｆ3／１６はｆ3／４に同期したものとなる。
第３の同期回路群３０より得られた分周信号ｆ3／２、ｆ3／４、ｆ3／８、ｆ3／１６は、それぞれフリップフロップ群１０の、クロック入力Ｃにクロック信号ｆ0が入力されたＤフリップフロップ１１〜１４の入力Ｄに入力される。これにより、フリップフロップ群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
次に、図７に示した分周回路の動作について、図８を用いて説明する。
図８は、図７に示した分周回路のタイムチャートの一例である。
第２の同期回路群２０’’においては、実施例３に示した分周回路と同様の動作となり、分周信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、ゲート遅延４段分の遅延時間４ｄの位相差を持って、クロック信号ｆ0の同一のエッジに同期した状態で、第３の同期回路群１０に入力される。
このとき、Ｄフリップフロップのゲート遅延時間ｄとクロック信号の周期ＴＣとの関係が、２ｄ＜ＴＣ＜３ｄである場合、第３の同期回路群の動作は図１に示した分周回路の第２の同期回路群２０と同様となるため、その分周信号ｆ3／２、ｆ3／４、ｆ3／８、ｆ3／１６は、Ｄフリップフロップのゲート遅延２段分の遅延時間２ｄの位相差の範囲内で、クロック信号ｆ0の同一のエッジに同期した状態で、第１の同期回路群１０に入力される。
このような構成を用いることで、分周器群１から出力される分周信号ｆ0／２、ｆ0／４、ｆ0／８、ｆ0／１６の遅延時間ｄ1、ｄ2、ｄ3、ｄ4が大きく、Ｎ段目（Ｎは２以上の自然数）の遅延ｄＮがｄＮ＞（Ｎ−１）ＴＣとなり、更にＤフリップフロップの遅延ｄが比較的大きく２ｄ＜ＴＣ＜３ｄとなるような場合でも、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
また、Ｄフリップフロップの遅延時間ｄがクロックの周期ＴＣに対して、３ｄ＜ＴＣ＜４ｄとなるような場合には、第３の同期回路群の各Ｄフリップフロップの接続を、図３に示した分周回路の第２の同期回路群２０’と同様の構成としても、同様の結果が得られることは明らかである。
次に、本発明の実施例５について図面を参照して詳細に説明する。
図９は、本発明に係る分周方法を適用した分周回路の実施例５の構成を示すブロック図である。なお、ここでは、Ｎ＝４、Ｋ＝４、ＪK＝３として説明する。
図４を参照すると、本実施形態の分周回路は、１／２分周器１ａ〜1ｄからなる分周器群１と、遅延回路２及びＤフリップフロップ１１〜１４からなる第１のフリップフロップ群１０と、Ｄフリップフロップ２１〜２４からなる第２のフリップフロップ群２０’’と、Ｄフリップフロップ３１〜３４からなる第３のフリップフロップ群３０とを備える。本実施例の分周回路は、実施例４に示した分周回路に、さらにＤフリップフロップ４１〜４４からなる第４のＤフリップフロップ群４０を備えた構成となっている。
第４のフリップフロップ群４０は、第３のフリップフロップ群３０の出力を入力とし、その出力は第１のフリップフロップ群１０に入力される。また、第４のフリップフロップ群３０における各Ｄフリップフロップの接続は、実施例２における、第２のフリップフロップ群と同様の構成となっている。
すなわち、本実施例の分周回路は、フリップフロップ群３０より得られた分周信号出力ｆ3／２、ｆ3／４、ｆ3／８、ｆ3／１６が各Ｄフリップフロップ４１〜４４の入力Ｄに接続され、Ｄフリップフロップ３１、３２、３３のクロック入力Ｃにはクロック信号ｆ0が入力され、出力Ｑからはクロック信号に同期した信号ｆ4／２、ｆ4／４、ｆ4／８が出力される。Ｄフリップフロップ４４のクロック入力ＣにはＤフリップフロップ４３の出力信号ｆ4／８が入力され、その出力、ｆ4／１６はｆ3／８に同期したものとなる。
フリップフロップ群４０より得られた分周信号出力ｆ4／２、ｆ4／４、ｆ4／８、ｆ4／１６は、それぞれフリップフロップ群１０の、クロック入力Ｃにクロック信号ｆ0が入力されたＤフリップフロップ１１〜１４の入力Ｄに入力される。これにより、フリップフロップ群１０からは、クロック信号に同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られる。
次に、以上のように構成された分周回路の動作について、図１０を用いて説明する。
図１０は、図９に示した分周回路のタイムチャートの一例である。
第２のフリップフロップ群２０’’においては、実施例３の分周回路と同様の動作となり、出力信号ｆ2／２、ｆ2／４、ｆ2／８、ｆ2／１６は、ゲート遅延４段分の遅れ４ｄの位相差を持って、クロック信号ｆ0の同一のエッジに同期した状態で、第３のフリップフロップ群１０に入力される。
このとき、Ｄフリップフロップのゲート遅延ｄとクロック信号の周期ＴＣとの関係が、２ｄ＜ＴＣ＜３ｄである場合、第３のＤフリップフロップ群の動作は実施例１の第２のフリップフロップ群２０と同様であり、第４のＤフリップフロップ群は実施２のＤフリップフロップ群と同様であるため、その出力ｆ4／２、ｆ4／４、ｆ4／８、ｆ4／１６は、Ｄフリップフロップのゲート遅延２段分の遅れ２ｄの位相差の範囲内で、クロック信号ｆ0の同一のエッジに同期した状態で、フリップフロップ群１０に入力される。
このような構成を用いても、遅延されたクロック信号ｆの同一のエッジに同期した分周信号ｆ／２、ｆ／４、ｆ／８、ｆ／１６が得られることは明らかである。
本発明に係る分周回方法を適用した分周回路の実施例１の構成を示すブロック図である。 図１に示した分周回路のタイムチャートの一例である。 本発明に係る分周方法を適用した分周回路の実施例２の構成を示すブロック図である。 図３に示した分周回路のタイムチャートの一例である。 本発明に係る分周方法を適用した分周回路の実施例３の構成を示すブロック図である。 図５に示した分周回路のタイムチャートの一例である。 本発明に係る分周方法を適用した分周回路の実施例４の構成を示すブロック図である。 図７に示した分周回路のタイムチャートの一例である。 本発明に係る分周方法を適用した分周回路の実施例５の構成を示すブロック図である。 図９に示した分周回路のタイムチャートの一例である。 本発明に関連する分周器のブロック図の一例である。 クロック信号に同期した分周信号を得るための一般的な分周器の構成例を示す図である。 クロック信号に同期した分周信号を得るための分周器の他の構成例である。 図１２に示した分周回路のタイムチャートの一例である。 図１３に示した分周回路のタイムチャートの一例である。
符号の説明
１ 分周器群
１ａ、１ｂ、１ｃ、１ｄ、１０１、１０２、１０３、１０４ １／２分周器
２、１１０ 遅延素子
１０ 第１の同期回路群
２０、２０'、２０'' 第２の同期回路群
３０ 第３の同期回路群
１１、１２、１３、１４、２１、２２、２３、２４、３１、３２、３３、３４、１１１、１１２、１１３、１１４ Ｄフリップフロップ

Claims (13)

  1. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
    前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、
    前記分周器群と前記第１の同期回路群との間に設けられ、前記分周器群からの各分周信号を入力とし、その出力が前記第１の同期回路群のデータ保持回路の各入力端子に接続されたＮ段のデータ保持回路からなり、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子には前記クロック信号が入力され、前記クロック信号に同期した信号を出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号が入力され、Ｍ段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする分周回路。
  2. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
    前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、
    前記分周器群と前記第１の同期回路群との間に設けられ、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目までとし（Ｍ’はＭより大きく、Ｎより小さい自然数）、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号が入力され、第Ｍ’段目のデータ保持回路の出力に同期した信号を出力する第２の同期回路群を有することを特徴とする分周回路。
  3. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
    前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、
    前記分周器群と前記第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群を有することを特徴とする分周回路。
  4. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
    前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、
    前記分周器群と前記第１の同期回路群との間に設けられ、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、
    前記第２の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第（Ｌ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号が入力され、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する第３の同期回路群と、を有することを特徴とする分周回路。
  5. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなり、クロック信号を分周する分周器群と、前記クロック信号を所定時間だけ遅延させて出力する第１の同期回路群とを有する分周回路であって、
    前記第１の同期回路群は、クロック信号に同期した信号を出力するＮ段のデータ保持回路からなり、
    前記分周器群と前記第１の同期回路群との間に設けられ、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号が入力され、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号が入力され、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号が入力され、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を出力する第２の同期回路群と、
    前記分周器群と前記第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群であって、前記第Ｋの同期回路群を第Ｋ段目の同期回路群とし、
    前記第Ｋ段目の同期回路群が、Ｎ段のデータ保持回路からなり、第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力は第（Ｋ＋１）の同期回路群に入力され、前記第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号が入力され、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第ＪK 段目のデータ保持回路の出力信号が入力され、第ＪK 段目のデータ保持回路の出力に同期して入力端子に入力された信号を出力する第３から第Ｋの同期回路群とを有し、
    前記第Ｋ段目の同期回路群が最終段目の場合は、前記第Ｋ段目の同期回路群の出力は前記第１の同期回路群に入力されることを特徴とする分周回路。
  6. 前記１／２分周器が、出力の反転信号を入力にフィードバックした遅延型フリップフロップで構成されることを特徴とする請求項１から５のいずれか１項に記載の分周回路。
  7. 前記１／２分周器が、入力信号に基づき出力が反転するトグル型フリップフロップで構成されることを特徴とする請求項１から５のいずれか１項に記載の分周回路。
  8. 前記データ保持回路が、遅延型フリップフロップ回路で構成されることを特徴とする請求項１から７のいずれか１項に記載の分周回路。
  9. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
    前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第１段目から第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子に前記クロック信号を入力し、前記クロック信号に同期した信号を前記第１の同期回路群に出力し、第（Ｍ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｍ段目のデータ保持回路の出力信号を入力し、Ｍ段目のデータ保持回路の出力に同期した信号を前記第１の同期回路群に出力することを特徴とする分周方法。
  10. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
    前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第Ｍ段目（Ｍは２以上でＮより小さい自然数）のデータ保持回路の出力信号を入力するデータ保持回路を、第Ｍ’段目までとし（Ｍ’はＭより大きく、Ｎより小さい自然数）、第（Ｍ’＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には、第Ｍ’段目のデータ保持回路の出力信号を入力し、第Ｍ’段目のデータ保持回路の出力に同期した信号を前記第１の同期回路群に出力することを特徴とする分周方法。
  11. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
    前記分周器群と前記第１の同期回路群との間に設けられた第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。
  12. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
    前記分周器群と前記第１の同期回路群との間に設けられた第２、第３の同期回路群のうち第２の同期回路群は、第２段目から第（Ｎ−１）段目まで順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を前記第３の同期回路群に出力し、
    前記第３の同期回路群は、前記第２の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、前記第３の同期回路群の第１段目から第Ｌ段目（Ｌは２以上でＮより小さい自然数）のデータ保持回路のクロック入力端子にはクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を前記第１の同期回路群に出力し、第（Ｌ＋１）段目から第Ｎ段目までのデータ保持回路のクロック入力端子には第Ｌ段目のデータ保持回路の出力信号を入力し、Ｌ段目のデータ保持回路の出力に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。
  13. Ｎ段（Ｎは２以上の自然数）の１／２分周器からなる分周器群でクロック信号を分周し、第１の同期回路群及び遅延回路で前記クロック信号を所定時間だけ遅延させて出力する分周方法であって、
    前記分周器群と前記第１の同期回路群との間に設けられた第Ｋ（Ｋは３以上Ｎ以下の自然数）の同期回路群のうち第２の同期回路群は、第２段目のデータ保持回路のクロック入力端子に第１段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、第３段目のデータ保持回路のクロック入力端子に第２段目のデータ保持回路の出力信号を入力し、順次第Ｎ段目のデータ保持回路のクロック入力端子に第（Ｎ−１）段目のデータ保持回路の出力信号を入力し、それぞれ第１段目から第（Ｎ−１）段目のデータ保持回路の出力信号に同期して入力端子に入力された信号を第３の同期回路群に出力し、
    前記第４から第Ｋの同期回路群は、前記第３の同期回路群からの出力信号を入力とし、出力信号が前記第１の同期回路群に入力された、Ｎ段のデータ保持回路からなり、第Ｋ段目の同期回路群は第（Ｋ−１）段目の同期回路群の出力を入力とし、その出力を前記第１の同期回路群に入力し、前記第Ｋの同期回路群の第１段目から第ＪK 段目（ＪK はＪK-1 より大きくＮより小さい自然数）のデータ保持回路のクロック入力端子にクロック信号を入力し、クロック信号に同期して入力端子に入力された信号を出力し、第ＪK+1 段目から第Ｎ段目までのデータ保持回路のクロック入力端子に第ＪK 段目のデータ保持回路の出力信号を入力し、第ＪK段目のデータ保持回路の出力に同期して入力端子に入力された信号を前記第１の同期回路群に出力することを特徴とする分周方法。
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