JPH03290719A - Ｌｓｉの駆動方法 - Google Patents
Ｌｓｉの駆動方法Info
- Publication number
- JPH03290719A JPH03290719A JP2092091A JP9209190A JPH03290719A JP H03290719 A JPH03290719 A JP H03290719A JP 2092091 A JP2092091 A JP 2092091A JP 9209190 A JP9209190 A JP 9209190A JP H03290719 A JPH03290719 A JP H03290719A
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- JP
- Japan
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- lsi
- circuit
- internal
- circuits
- clock
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- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 9
- 230000001934 delay Effects 0.000 claims abstract description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｃ−ＭＯＳ ＬＳＩ（以下、単にＬＳＩと
いう）の駆動方法に関し、超小型機器にＬＳＩを低電圧
駆動して使用する場合等に発生するレーシング現象を排
除するものである。
いう）の駆動方法に関し、超小型機器にＬＳＩを低電圧
駆動して使用する場合等に発生するレーシング現象を排
除するものである。
（従来の技術）
一般に、ＬＳＩ等を超小型装置、たとえば［？Ｆ用自動
車電話等に用いる場合、その超小型、軽量構造達成のた
めに電源容積、したかつ電源電圧が犠牲にされて低電源
化され、そのため自動車電話機能部を構成するＬＳＩは
、たとえば通常の５Ｖ動作を３Ｖ動作にする低電圧動作
が要求される。
車電話等に用いる場合、その超小型、軽量構造達成のた
めに電源容積、したかつ電源電圧が犠牲にされて低電源
化され、そのため自動車電話機能部を構成するＬＳＩは
、たとえば通常の５Ｖ動作を３Ｖ動作にする低電圧動作
が要求される。
一方、ＬＳＩは、動作温度、デバイス特性のばらつき、
あるいは消費電力に依存するＬＳＩチップ表面温度の上
昇などのパラメータの変動によって、内部ゲートの動作
遅延が、それら各パラメータの変動によって変化する。
あるいは消費電力に依存するＬＳＩチップ表面温度の上
昇などのパラメータの変動によって、内部ゲートの動作
遅延が、それら各パラメータの変動によって変化する。
その結果、データの信号ラインとクロックの信号ライン
等の信号の競合（通常、レーシングといわれる）が発生
する。
等の信号の競合（通常、レーシングといわれる）が発生
する。
そのレーシングを排除する現在の補償方法は、動作電圧
が５Ｖ時のＬＳＩの場合、レイアウト前の仮負荷シミュ
レーション時に、遅延要素として、不要ゲートを用いた
り、非同期型回路を同期型回路に変更したりして補償し
、また、３Ｖの低電圧動作を温度−２０℃ないし＋７０
℃の使用環境で補償するための、仮負荷シミュレーショ
ン方法としてＬＳＩ駆動のマスタークロックを動作電圧
５Ｖ時の約３倍、レートで約１／３にして確認を行なっ
ている。
が５Ｖ時のＬＳＩの場合、レイアウト前の仮負荷シミュ
レーション時に、遅延要素として、不要ゲートを用いた
り、非同期型回路を同期型回路に変更したりして補償し
、また、３Ｖの低電圧動作を温度−２０℃ないし＋７０
℃の使用環境で補償するための、仮負荷シミュレーショ
ン方法としてＬＳＩ駆動のマスタークロックを動作電圧
５Ｖ時の約３倍、レートで約１／３にして確認を行なっ
ている。
（発明が解決しようとする課題）
しかしながら、上述のように行なうレニシング補償では
、低電圧駆動時のＬＳＩを構成する内部のトランジスタ
のスイッチングスピードは、デバイス的に補償されるが
、ＬＳＩ内部の各回路の入出力のレート内の遅延は補償
されないのが現状である。
、低電圧駆動時のＬＳＩを構成する内部のトランジスタ
のスイッチングスピードは、デバイス的に補償されるが
、ＬＳＩ内部の各回路の入出力のレート内の遅延は補償
されないのが現状である。
本発明は、上述に鑑み通常の５■で動作するＬＳＩを３
ｖの低電圧動作させるために１回路的に簡単な方法で上
記遅延を吸収しレーシングを補償するＬＳＩの駆動方法
の提供を目的とする。
ｖの低電圧動作させるために１回路的に簡単な方法で上
記遅延を吸収しレーシングを補償するＬＳＩの駆動方法
の提供を目的とする。
（課題を解決するための手段）
本発明は上記のＬＳＩにおける目的を、ＬＳＩの内部回
路を機能別にブロック回路化し、マスタークロック出力
を多分周する内部供給用クロック発生回路により、上記
各機能別ブロック回路それぞれにクロックを供給させ、
かつ、前記内部供給用クロック発生回路の分周出力を、
上記マスタークロック出力により再度同期させて各機能
ブロック回路間に生ずるタイミング遅延を吸収させるこ
とにより達成する。
路を機能別にブロック回路化し、マスタークロック出力
を多分周する内部供給用クロック発生回路により、上記
各機能別ブロック回路それぞれにクロックを供給させ、
かつ、前記内部供給用クロック発生回路の分周出力を、
上記マスタークロック出力により再度同期させて各機能
ブロック回路間に生ずるタイミング遅延を吸収させるこ
とにより達成する。
（作 用）
本発明によればＬＳＩの内部回路を、すべて機能別にブ
ロック化して分離を行ない、ＬＳＩ内部で供給するクロ
ック発生回路の出力を、マスタークロックにより再度同
期させたので、多分周回路を使用して内部デイレイが極
めて大きい、たとえば数１０ ｎ ｓｅｅ以上のデイレ
イが吸収され、動作のタイミングが格段に向上し、デー
タ信号ラインとクロック信号ラインとのレーシングが排
除される。
ロック化して分離を行ない、ＬＳＩ内部で供給するクロ
ック発生回路の出力を、マスタークロックにより再度同
期させたので、多分周回路を使用して内部デイレイが極
めて大きい、たとえば数１０ ｎ ｓｅｅ以上のデイレ
イが吸収され、動作のタイミングが格段に向上し、デー
タ信号ラインとクロック信号ラインとのレーシングが排
除される。
（実施例）
以下、本発明を図面を用いて説明する。
第１図は本発明の一実施例の構成要部を示すブロック図
で、ＬＳＩの内部供給用クロック発生ビ路を示し、発生
する各クロックはＬＳＩ内部回路を機能別に分けたそれ
ぞれのブロック（図示しない）のクロックとして出力さ
れる。１はマスタークロック発生回路、２ないし７はマ
スタークロック発生回路１のクロック出力の分周回路で
、分周回路２は１７４分周、分周回路３は１７１２分周
、分周回路４は１／１５分周、分周回路５は１／８０分
周、分周回路６は１ ／４００分周、そして分周回路７
で１／８００分周を行ない、それぞれ９６０に止。
で、ＬＳＩの内部供給用クロック発生ビ路を示し、発生
する各クロックはＬＳＩ内部回路を機能別に分けたそれ
ぞれのブロック（図示しない）のクロックとして出力さ
れる。１はマスタークロック発生回路、２ないし７はマ
スタークロック発生回路１のクロック出力の分周回路で
、分周回路２は１７４分周、分周回路３は１７１２分周
、分周回路４は１／１５分周、分周回路５は１／８０分
周、分周回路６は１ ／４００分周、そして分周回路７
で１／８００分周を行ない、それぞれ９６０に止。
３２０に出、２５６に也、 ４８ｋＨｚ、 ９６００也
、および４８００止を出力する。また８ないし１３は、
同期化用のＤ型フリップフロップ回路（以下、Ｄ−ＦＦ
と略す）であり、それぞれＸＣＭＰ９８．ＸＣＭＰ９７
．ＸＣＭＰ９９．ＸＣＭＰ１０９．ＸＣＭＰＩＩＯ，そ
してＸＣＭ Ｐ １１４により構成されており、これら
に上記分周出力がそれぞれ印加される。それと同時に、
同期化用のＤ−ＦＦ８ないし１３のそれぞれに、マスタ
ークロック発生回路ｌから直接クロックがＣＫ端子に印
加され、再度、同期化する。
、および４８００止を出力する。また８ないし１３は、
同期化用のＤ型フリップフロップ回路（以下、Ｄ−ＦＦ
と略す）であり、それぞれＸＣＭＰ９８．ＸＣＭＰ９７
．ＸＣＭＰ９９．ＸＣＭＰ１０９．ＸＣＭＰＩＩＯ，そ
してＸＣＭ Ｐ １１４により構成されており、これら
に上記分周出力がそれぞれ印加される。それと同時に、
同期化用のＤ−ＦＦ８ないし１３のそれぞれに、マスタ
ークロック発生回路ｌから直接クロックがＣＫ端子に印
加され、再度、同期化する。
本発明は以上のようにＬＳＩの内部回路を機能ブロック
別に分けて、それらを駆動するクロックのすべてをマス
タークロック３．８４ＭＨｚにより再同期化するもので
、ＬＳＩ内部デイレイの主原因である各種、供給用クロ
ック発生回路で生ずるＬＳＩ内部のデイレイがほぼ完全
に吸収可能になる。
別に分けて、それらを駆動するクロックのすべてをマス
タークロック３．８４ＭＨｚにより再同期化するもので
、ＬＳＩ内部デイレイの主原因である各種、供給用クロ
ック発生回路で生ずるＬＳＩ内部のデイレイがほぼ完全
に吸収可能になる。
なお、本発明はＬＳＩ内部に非同期回路があれば、その
すべてを同期回路に変更し、また、各回路ブロック内に
あるクロック発生回路ブロックへの移行が、クロック的
に不可能な場合は、その回路ブロック内で、再度、マス
タークロックにより同期をとり、その同期のかかったク
ロックを供給クロックとして駆動すればよい。
すべてを同期回路に変更し、また、各回路ブロック内に
あるクロック発生回路ブロックへの移行が、クロック的
に不可能な場合は、その回路ブロック内で、再度、マス
タークロックにより同期をとり、その同期のかかったク
ロックを供給クロックとして駆動すればよい。
本発明は以上のように構成されるが、そのＬＳＩ内部を
機能別にブロック分けする設計は、たとえば、特定用途
向けＬＳＩを設計する、いわゆるＡＳＩＣを用いること
により極めて容易である。
機能別にブロック分けする設計は、たとえば、特定用途
向けＬＳＩを設計する、いわゆるＡＳＩＣを用いること
により極めて容易である。
（発明の効果）
以上説明して明らかなように本発明は、ＬＳＩ内部のデ
イレイを、ＬＳＩの各機能ブロック別に分けて、ＬＳＩ
内部供給用クロック発生回路の出力を再度、マスターク
ロックにより同期化することで、ＬＳＩ内部回路の、低
電圧駆動する場合の内部ゲート遅延によるクロックタイ
ミング等を簡単に補償するものである。なお１本発明は
ＬＳＩ内部供給用クロック発生回路出力以外の回路クロ
ックを使用している分周クロックにも、マスタークロッ
クの整数分周ならば、簡単に適用可能であり、本発明の
実施によりＬＳＩ本体のデイレイはほぼ完全に取り除か
れ、レーシングが排除でき超小型機器等を構成するＬＳ
Ｉの駆動に用いて益するところがある。
イレイを、ＬＳＩの各機能ブロック別に分けて、ＬＳＩ
内部供給用クロック発生回路の出力を再度、マスターク
ロックにより同期化することで、ＬＳＩ内部回路の、低
電圧駆動する場合の内部ゲート遅延によるクロックタイ
ミング等を簡単に補償するものである。なお１本発明は
ＬＳＩ内部供給用クロック発生回路出力以外の回路クロ
ックを使用している分周クロックにも、マスタークロッ
クの整数分周ならば、簡単に適用可能であり、本発明の
実施によりＬＳＩ本体のデイレイはほぼ完全に取り除か
れ、レーシングが排除でき超小型機器等を構成するＬＳ
Ｉの駆動に用いて益するところがある。
第１図は本発明の一実施例の構成を示すをブロック図で
ある。 １ ・・・マスタークロック発生回路、２．３，４，５
，６．７ ・・・分周回路、８ 、９ 、１０．１１．
１２．１３・・ Ｄ型フリップフロップ回路（Ｄ−ＦＦ
）。
ある。 １ ・・・マスタークロック発生回路、２．３，４，５
，６．７ ・・・分周回路、８ 、９ 、１０．１１．
１２．１３・・ Ｄ型フリップフロップ回路（Ｄ−ＦＦ
）。
Claims (1)
- ＬＳＩにおいて、内部回路を機能別にブロック回路化
し、それら各機能別ブロック回路それぞれに、マスター
クロック出力を多分周する内部供給用クロック発生回路
からクロックを供給し、かつ、前記内部供給用クロック
発生回路の分周出力を、上記マスタークロック出力によ
り再同期することにより、上記各機能ブロック回路間に
発生するタイミング遅延を吸収して、レーシングを除去
するようにしたことを特徴とするＬＳＩの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092091A JPH03290719A (ja) | 1990-04-09 | 1990-04-09 | Ｌｓｉの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092091A JPH03290719A (ja) | 1990-04-09 | 1990-04-09 | Ｌｓｉの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290719A true JPH03290719A (ja) | 1991-12-20 |
Family
ID=14044774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092091A Pending JPH03290719A (ja) | 1990-04-09 | 1990-04-09 | Ｌｓｉの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
| JP2013258729A (ja) * | 2013-07-24 | 2013-12-26 | Fujitsu Ltd | パラレル−シリアル変換回路 |
-
1990
- 1990-04-09 JP JP2092091A patent/JPH03290719A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
| JP2013258729A (ja) * | 2013-07-24 | 2013-12-26 | Fujitsu Ltd | パラレル−シリアル変換回路 |
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