KR890007079Y1

KR890007079Y1 - 외부클럭 변환 공급회로

Info

Publication number: KR890007079Y1
Application number: KR2019860014575U
Authority: KR
Inventors: 전우진
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1986-09-23
Filing date: 1986-09-23
Publication date: 1989-10-16
Also published as: KR880006772U

Abstract

내용 없음.

Description

외부클럭 변환 공급회로

제1도는 클럭발생 구동칩 내부 회로도.

제2도는 본 고안에 따른 블럭도.

제3도는 본 고안에 따른 제1도의 구체회로도.

제4도는 본 고안에 따른 제3도의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 고속클럭 발생기 20 : 저속클럭발생기

30 : 제1하강 회로 40 : 제2하강 회로

50 : 클럭변환 제어회로 60 : 출력부

본 고안은 컴퓨터의 중앙처리장치(이하 CPU라 칭함) 클럭 공급회로에 관한 것으로, 특히 CPU클럭으로 사용되는 클럭발생기의 발생신호를 CPU가 동작중(Running)에 동기 클럭의 하강에지에서 동기시켜 공급할 수 있도록 한 외부 클럭 변환공급회로에 관한 것이다.

일반적으로 CPU동작 클럭은 외부에서 클럭발생기를 따로 부가하여 공급하거나 또는 CPU의 클럭발생기에 의해 기능을 수행해 왔던 것으로 CPU의 사용목적에 따라 외부에 클럭발생기를 부가하여 사용할 경우 전용으로 클럭발생구동칩(인텔#8284)의 주로 사용되어 왔었다.

제1도는 외부로 부터 클럭을 공급해주기 위한 클럭발생 구동칩 내부 회로도로, 제1도중 수정발진기(X-TAL), 앤드게이트(AN10-AN20), 오아게이트(OR10), 분주기(DV10-DV20), 인버터(B10, B40), 버퍼(B20-B30)로 구성된 부분이 클럭발생회로(1)이고, 슈미트트리거(ST), 디플립플롭(DF30)으로 구성된 부분이 리세트회로(2)이며, 앤드게이트(AN30-AN50), 오아게이트(OR20, OR30), 디플립플롭(DF10, DF20), 인버터(Inverter)(B50-B60)로 구성된 부분이 래디(Ready) 제어회로(3)이다.

따라서 제1도에서 CPU에 클럭 및 리세트와 래디신호를 출력하는데 클럭발생회로(1)는 수정발진기(X-TAL)와 분주기(DV10-DV20)로 구성되어 수정발진기(X-TAL)에서 발생된 신호가 먼저1/3로 분주기(DV10)에서 분주되어 "로우"펄스폭과 "하이"펄스폭의 비가 2 : 1의 클럭으로 분주된 후 CPU에 출력된다.

이때 F/단자는 "로우"가 되며, 만약 F/단자가 "하이"가 되면 EFI단자를 통해 외부신호가 입력되어 기준 클럭으로 사용된다.

여기서 OSC, PCLK는 주변집적회로용의 법용클럭이며, CSYNC입력은 다른 클럭발생회로의 동기를 취하기 위한 것으로 CSYNC를 "하이"로 하면 CLK, PCLK는 강제적으로 "하이"가 된다. (동기프리세트). 그리고 3분주(DV10), 2분주(DV20) 카운터는 CSYNC가 "로우"된 다음 분주클럭의 상승부터 카운터를 개시하여 CSYNC는 적어도 분주클러기의 2주기분이 "하이"로 유지할 필요가 있도록 되어 있다.

리세트회로(2)는 리세트신호()가 슈미트트리거(ST)에 입력되면 입력이아무리 변화되더라도 히스테리시스 특성에 의해 잡음에 강하면서 상기 클럭발생회로(1)에서 발생된 클럭에 의해 디플립플롭(DF30)에서 동기 되어 출력되며 C/U의 리세트회로에 접속된다.

그리고 래디제어회로(3)는 앤드게이트(AN30-50), 오아게이트(OR20-OR30)와 디플립플롭(DF10-DF20)의 구성으로 래디신호를 클럭 하강에서 동기하여 출력되며 신호가 정상 래디에서는 사용할수없으며,에는 RDY1과 RDY2를 마스킹 또는 인에이블시키는 신호이고 RDY1, RDY2에는 필요한 대기(WAIT)주기후 "하이"를 입력한다.단자는 동기화를 1단으로 하느냐, 2단으로 하느냐를 선택하는 단자이다. RDY1, RDY2가 클럭에 동기해 있고 클럭에 대한 세트업(Set up) 시간을 만족시킬때는 동기화는 1단으로단자는 "하이" 또는 개방으로 한다.

이에 대하여 RDY1, RDY2가 클럭과 비동기로 입력되며 세트업(Set up) 시간을 만족시키지 않을때는 2단의 동기화가 필요해져를 "로우"로 하여 사용된다. 그리고 RDY1, RDY2의 샘플링 타이밍이 1/3클럭 만큼 빨라져 버린다.

따라서 상술한 바와 같이 하드웨어(Hardware)적으로 CPU에 내부 발진회로를 선택하느냐 외부 클럭을 이용할 것인가 선택하도록 되어 있어 CPU가 동작중 (Running)일때는 선택의 여지가 없었다.

즉, 제1도의 F/C(Frequency/Crystal Select)단자가 접지("로우")나 전원("하이")으로 CPU가 동작전 고정되어지는 것으로 시스템 온(ON)후에는 이미 두 클럭중 어느 하나의 CPU동작클럭으로 고정되게 되었으므로 동작중일때는 변환 할 수 없었다.

만약 CPU 동작중에서 클럭을 변경할 경우 CPU클럭이 스팩(Spec)에서 벗어날 수 있어 즉, 클럭의 폭이 좁은 클러치(GLITCH)같은 것은 발생할 수 있어, 동작이 흐트러지면서 시스템이 다운된다.

따라서 본 고안의 목적은 컴퓨터의 동작중에 스피드업(Speed up)시 이를 해결할 수 있는 회로를 제공함에 있다.

본 고안의 다른 목적은 저. 고속 클럭발생기의 발생신호 하강에서 동기에서 클럭발생 구동칩 외부 클럭 입력단에 변환신호를 인가하여 CPU동작중에 CPU클럭으로 저. 고속으로 변환할 수 있는 회로를 제공함에 있다.

따라서 본 고안의 목적을 수행하기 위해 고속클럭신호를 발생시킬 수 있는 고속클럭발생기와, 저속클럭신호를 발생할 수 있는 저속클럭발생기와, CPU가 동작중에 변환할 수 있도록 하강에지(Edge)에서 동기 클럭이 발생되는 제1, 2하강 적분회로와, 상기 제1, 2하강 적분회로의 출력에서 각 출력동기 펄스발생이 일치될때, 선택 제어회로를 래치하는 클럭변환제어회로와, 사이 클럭 변환제어회로의 출력에 따라 상기 고속, 저속클럭발생기 클럭을 멀티플렉싱(Multiplexing)하여 클럭발생구동칩(제1도) 외부 클럭 입력단(EFI)으로 입력되도록 하는 출력부로 구성된 것을 특징으로 한다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 고안에 따른 블럭도로서 고속 클럭신호를 발생하는 고속클럭발생기(10)와, 저속클럭신호를 발생하는 저속클럭발생기(20)와, 상기 저.고속클럭발생기(10), (20)의 신호를 CPU동작중에 변환할 수 있도록 하강에지에서 동기펄스가 발생되는 제1, 2하강 적분회로(30), (40)와, 상기 제1,2하강 적분회로(30), (40)에서 각 출력동기 펄스가 일치될때 선택제어신호를 래치하는 클럭변환 제어회로(50)와, 상기 클럭변환 제어회로(50)의 출력에 따라 상기 고속·저속클럭발생기(10), (20)의 클럭을 멀티플렉싱하여 클럭발생구동칩의 외부 클럭 입력단(EFI)으로 입력되도록 하는 출력부(60)로 구성된다.

따라서 본 고안의 실시예를 상술한 구성에 의거하여 기술하면, 고속클럭발생기(10)에서 발생된 24MHz신호는 제1하강 적분회로(30)와 출력부(60)로 인가되고, 저속클럭발생기(20)에서 발생된 14.318MHz 신호가 제2하강 적분회로(40)와 출력부(60)로 인가된다. 이때 상기 저. 고속클럭발생기(10), (20)는 상기 두 신호를 논리조합하여 하강에지에서 일치될때 클럭변환 제어회로(50)는 클럭 변환 신호를 발행한다. 상기 클럭변환 제어회로(50)에서 클럭변환 신호가 발생되면, 상기 출력부(60)는 입력되어 있는 상기 저. 고속클럭발생기(10), (20) 신호를 멀티플렉싱하여 클럭신호를 선택를 선택한후 클럭발생구동칩의 EFI(Extenal Frequency)단자로 인가한다.

따라서 클럭 구동칩은 상기 EFI단자로 인가되는 변환클럭을 분주하여 CPU클럭으로 공급된다.

제3도는 본 고안에 따른 제2도의 구체회로도로서 OSC는 고속클럭(24MHz) 발생기(10)이고, X-TAL을 저속클럭(14.318MHz) 발생기(20)이며, 상기 고속클럭발생기(10)의 출력이 반전게이트(N1) 및 저항(R1)과 캐패시터(C1)이 적분회로를 지나 앤드게이트(AN1)에서 상기 고속클럭발생기(10)의 출력과 같이 입력되도록 구성한 부분이 제1하강 적분회로(30)에 대응하고, 상기 저속클럭발생기(20)의 출력이 반전게이트(N2) 및 저항(R2)과 개패시터(C2)이 적분회로를 지나 앤드게이트(AN2)에서 상기 저속클럭발생기(20)의 출력과 같이 입력되도록 구성한 부분이 제2하강 적분회로(40)에 대응하며, 상기 제1, 2하강 적분회로(30), (40)의 출력을 앤드게이트(AN3)로 입력하고 이 출력을 플립플롭(FF)의 클럭단에 입력하며 제어신호단(51)을 통한 클럭변환입력에 제어신호를 플립플롭(FF)의 데이타 입력단(D)에 연결되도록 구성한 부분이 클럭변환 제어회로(50)에 대응하며, 앤드게이트(AN4, AN5) 및 오아게이트(VR1)로 구성되어 상기 클럭변환 제어회로(50)의 출력에 따라 고. 저속클럭발생기(10), (20) 신호를 선택적으로 멀티플렉싱하여 클럭발생 구동칩의 EFI단에 입력되도록 구성한 부분이 출력부(60)에 대응된다.

제4도는 본 고안에 따른 제3도의 동작파형도로서, (a)는 고속클럭발생기(10)의 24MHz출력 파형이고, (b)는 저속클럭발생기(20)의 14.318MHz 출력파형이며, (c)는 제1하강 적분회로(30)의 출력파형이고, (d)는 제2하강 적분회로(40)의 출력파형이며, (e)는 제3도의 앤드게이트(AN3)의 출력파형이고, (f)는 제3도의 제어신호단(51)으로 입력되는 클럭변환에 따른 제어신호이며, (g)는 클럭변환제어회로(50)의 출력파형이다.

따라서 본 고안의 구체적 실시예를 상술한 도면에 의거하여 설명하면 기존의 시스템에서 CPU클럭으로 4.77MHz으로 동작중일때 CPU동작을 고속으로 변환하려면 CPU클럭선택의 제어신호단(51)으로 "하이"를 입력한다. 이때 제4도 (a), (b)와 같이 고속클럭발생기(OSC)에서24MHz가발생되고저속클럭발생기(X-TAL)에서14.318MHz가 발생된다고 가정하면, 이 두 신호가 각각 반전게이트(N1, N2)를 지나 저항(R1, R2) 캐패시터(C1, C2)로 구성된 적분회로를 통해 각각 지연되어 앤드게이트(AN1, AN2)에 각각 입력된다. 또한 앤드게이트(AN1, AN2)의 다른 입력단으로 반전버퍼를 통해 각각, 고속클럭발생기(OSC) 및 저속클럭발생기(X-TAL)의 출력이 입력되므로 제4도 (c), (d)와 각 클럭의 하강에지에서 지연시간에 비례하는 구형펄스가 발생된다.

이때 앤드게이트(AN1)와 앤드게이트(AN2)에서 동시에 구형펄스가 발생될때 (t2시점), 이 두신호가 앤드게이트(AN3)에서 제4도 (e)와 같이 펄스가 발생된다.

이때 상기 t2와 같은 시점은 고속클럭 및 저속클럭의 동기가 이루어진 시점이므로 CPU에서 사용되는 전원을 오프시키지 않고 동작중에 클럭을 변환할 수 있게된다. 상기 앤드게이트(AN3)의 출력은 다시 플립플롭(FF)의 클럭단으로 입력되어 CPU클럭선택의 제어신호단(51)의 입력상태에 따라 출력단으로 저속 또는 고속클럭을 선택하기 위한 클럭변환 신호를 출력한다.

먼저 저속클럭을 사용하고 있는 도중에 고속클럭으로 변환하는 과정을 살펴본다.

이때 제어신호단(51)으로 (4f)와 같은 "하이"신호를 인가하면, 플립플롭(FF)은 상기 앤드게이트(AN3)에서 (4e)와 같은 펄스에 의해 (4g)와 같은 클럭변환신호를 발생한다.

이때 앤드게이트(AN5)에서는 저속클럭의 통로를 차단하게 되며, 앤드게이트(AN4)가 열려 제4도의 (a)와 같은 고속클럭발생기(OSC)의 출력을 받아 들이게 된다. 상기 앤드게이트(AN4)의 출력이 오아게이트(OR1)를 통해 제1도와 같은 펄스발생 구동칩의 EFI단자에 입력되어 펄스발생구동칩내의 분주기에서 3분주되면 8MHz가 된다. 이 신호가 CPU클럭이 되며, 저속클럭의 하강에지에서 고속클럭의하강에지가 동기되어 선택되므로, CPU는 런닝(Running)중 데이타의 흐트러짐이 없이 안정되게 저속에서 고속으로 동작된다. 즉, 클럭변환제어신호가 제4도의 t1에서 "하이"로 되었지만 그 순간 (a), (b)파형의 하강에지가 서로 일치하지 안히으므로 실제로 클럭을 제어하는 신호인(g)는 클럭 하강에지가 일치되는 순간인 t2에서 발생하게 되어 클럭의 하강에지가 일치하는 순간에서 전환된다.

두번재로 고속에서 저속으로 변환시 CPU클럭의 선택의 제어신호단(51)의 입력상태 "로우"로 제4도 t3처럼 입력되면, 상술한 일시예와 같이 각 클럭의 하강에지에서 제4도, (c), (d)와 같은 앤드게이트(AN1, AN2)로 구형펄스가 발생된다. 이때 앤드게이트(AN3)에서 논리곱되어 플립플롭(FF)의 클럭으로 입력되므로, 선택의 제어신호단(51)의 "로우"신호를 앤드게이트(AN3)의 출력에 동기시켜 출력단(Q)으로 래치된다. 이때 앤드게이트(AN4)는 "로우"신호를 인가하게 되므로 고속클럭의 통로는 차단되며, 앤드게이트(AN5)의 입력단에서 반전되어 "하이"신호로 입력되므로 앤드게이트(AN4)가 열리어 저속클럭발생기(X-TAL) 14.318MHz신호를 받아들이게 된다. 따라서 상기 이 신호가 오아게이트(OR1)을 통해 클럭발생구동칩 EFI단으로 입력되어 칩내의 분주기에서 3분주되면, 4.77MHz가 CPU클럭으로 공급되어 CPU가 고속으로 런닝중 저속으로 동작된다.

상술한 바와같이 CPU가 런닝중 고속에서 저속으로 또는 저속에서 고속으로 클럭변환을 자유자재로 할 수 있으므로 고기능을 가지며 고속클럭인 즉, 8MHz로 변환하면 처리속도가 향상되어 작업의 효율성을 가지는 장점과 회로가 단순하므로 저렴한 시스템을 구성할 수 있는 이점이 있다.

Claims

고속클럭신호를 발생하는 고속클럭발생기(10)와, 저속클럭신호를 발생하는 저속클럭발생기(20)를 구비하여 발생되는 클럭신호를 클럭구동칩을 통해 CPU을 인가하는 클럭공급회로에 있어서, 상기 저. 고속클럭발생기(10), (20)의 신호를 각각 지연한 후 해당 클럭신호와 논리조합하여 CPU동작중에 변환할 수 있도록 하강에지에서 동기펄스를 발생하는 제1, 2하강 적분회로(30), (40)와 상기 제1,2하강 적분회로(30), (40)에서 각 출력동기 펄스가 일치될때 선택제어신호를 래치하여 클럭변환신호를 발생하는 클럭변환제어회로(50)와, 상기 클럭변환제어회로(50)의 출력에 따라 상기 고속· 저속클럭발생기(10), (20)의 클럭을 멀티플렉싱하여 클럭발생구동칩의 외부클럭입력단(EFI)으로 입력되도록 하는 출력부(60)로 구성된 것을 특징으로 하는 외부클럭 변환 공급회로.