KR100284990B1

KR100284990B1 - 1/4 싸이클 증가의 스트레치 클럭을 발생하기 위한 회로 및 방법

Info

Publication number: KR100284990B1
Application number: KR1019930008930A
Authority: KR
Inventors: 에이취. 제이. 리 로버트; 디. 케니 존
Original assignee: 클라크 3세 존 엠.; 내셔널 세미콘덕터 코포레이션
Priority date: 1993-05-24
Filing date: 1993-05-24
Publication date: 2001-03-15
Also published as: KR940027300A

Abstract

마이크로 프로세서 CPU가 메모리 엑세스를 대기해야 하는 시간은 메모리 엑세스에 의해 발생되는 예상된 지연에 따라 제1 시간 간격 또는 제2 시간 간격 중 어느 하나로 CPU 클럭 신호를 스트레칭함으로써 2개의 값 중 하나가 되도록 제어된다. 클럭 스트레칭은 CPU 클럭 주기의 1/4의 증가 및 클럭 펄스의 선행 연부 하강 연수로써 이루어진다.

Description

1/4 싸이클 증가의 스트레치 클럭을 발생하기 위한 회로 및 방법

제1도는 미합중국 특허 제5,045,715호의 회로도.

제2도는 제1도의 회로에 대한 타이밍도.

제3도는 본 발명에 따른 회로의 한 실시예의 회로도.

제4도는 1/2 사이클 펄스 스트레치 동안 제3도의 회로에 의해 발생되는 다양한 신호의 상대적 타이밍을 도시한 타이밍도.

제5도는 1/4 사이클 펄스 스트레치 동안 제3도의 회로에 의해 발생되는 다양한 신호의 상대적 타이밍을 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

21, 22, 41, 48 : D형 플립 플롭 23, 46 : OR 게이트

24, 34, 42, 49 : 반전기 31-1, 31-2 : AND 게이트

31-3 : NOR 게이트 32 : 익스클루시브 OR 게이트

33, 47 : NAND 게이트 44, 45 : 익스클루시브 NOR 게이트

본 발명은 CPU의 성능을 향상시키고 전력 소모를 감소하기 위한 회로에 관한 것이고 특히, CPU가 CPU 클럭 신호의 선택적인 스트레칭에 의해 속도가 떨어지는 장치의 액세스를 대기하는 시간을 감소하기 위한 회로 및 방법에 관한 것이다.

많은 고성능 마이크로 시스템에 있어서, 시스템 클럭 속도는 메모리 또는 I/O 엑세스 시간보다 빨라야 한다. 이 문제를 해결하기 위한 종래의 방법은 CPU(centeral processing unit)를 1클럭 사이클(‘1 대기 상태’로 공지됨) 또는 2 클럭 사이클(‘2 대기 상태’로 공지됨)처럼, 증가하는 CPU 클럭 사이클의 수를 대기함으로써 메모리의 엑세스를 대기하게 하는 것이다. 그러나 이것은 시스템의 처리 속도가 떨어지는 바람직하지 못한 효과를 가져온다. 예를 들어, 33 ㎒ 80386 CPU에 대해, 전 CPU 클럭 사이클은 30 나노세컨드(㎱)이고 CPU는 최소로 CPU 버스 사이클당 단지 2개의 CPU 클럭 사이클을 필요로 하는데, 이것은 60㎱의 최소 CPU 버스 사이클 시간이라는 결과가 된다. 예를 들어, 메모리 엑세스 시간이 65 ㎱였다면, 1 대기 상태가 90 ㎱ CPU 버스 사이클을 생성하도록 삽입되는 것이 요구될 것이다. 전 CPU 클럭 사이클 증가 동안 CPU의 대기 상태에서의 문제는 CPU의 속도가 5 ㎱ 만큼 떨어지는 것이 필요하지만, 전형적으로 CPU 대기 상태 동안 유효한 제한된 분해능에 기인하여 전체 30 ㎱ 만큼 속도가 떨어지는 경우이다.

상술한 회로는 CPU 사이클을 지연시키기 위해 클럭 스트레칭 기술(1991년 3월 Fitch에게 허여된 미합중국 특허 제 5,045,715호에 제시)이 사용되었지만,이것은 2X 클럭 주기(하나의 연부를 갖는 전체 동상 클럭 스트레칭 동안 CPU 클럭의 1/2 주기)의 증가에 의해서만 클럭 펄스를 스트레치할 수 있다. 이것은 전형적으로 2X 클럭 주기가 널리 보급되고 있는 마이크로프로세서 기술(50 내지 80 ㎒)에서 최대 가능 속도로 설정된다는 점에서 특히 중요하나, 미세한 분해능은 클럭 속도의 단순한 증가에 의해서만은 수행될 수 없다. 또한, 종래의 클럭 스트레칭 회로는 1X 및 2X 클럭 모두를 직접 스트레치하기 위해 시도되었다.

제1도 및 제2도는 모두 미합중국 특허 제5,045,715호의 제1도 및 제3도와 동일하다. 제1도의 회로는 2개의 클럭 신호를 발생하기 위한 클럭 회로인데, 그 중 하나의 클럭 신호(CLK)는 사이클 바이어스에 의해 사이클 동안 스트레치된 클럭 위상을 갖는 신호이고 다른 클럭 신호(2X CLK)는 위상과 연부가 제1 클럭 신호와 간섭하는 제1 클럭 신호 주파수의 2배의 주파수를 가지고 스트레치된 클럭 펄스를 포함하는 신호이다. 제1도에는 2개의 JK 플립 플롭, 발진기, 논리 회로 및 익스클루시브 OR 게이트가 도시된다.

제2도는 제1도의 회로에 사용되고 제1도의 회로에 의해 발생된 다양한 신호를 도시한다. 신호(A)(CPUCLK)는 신호(IN)와 간섭하는 위상임을 주목하여야 한다. 신호(OUT)는 신호(CPUCLK)과 간섭하는 위상이다.

종래 기술의 클럭 스트레칭 기술을 사용하여 시스템 동작의 불필요한 지연 및 시스템 성능의 결과적인 손실을 최소화하기 위해, 본 발명은 CPU 버스 사이클의 속도가 떨어지는 동안 종래 기술보다 더 우수한 분해능을 제공한다. CPU 버스 사이클에 CPU 클럭(대기 상태)을 부가하는 대신, 본 발명은 동상(in phase)이거나 이상(out of phase)이거나 상관없이 클럭 펄스의 양 연부에서 CPU 클럭 주기를 1/4증가시킴으로써 CPU 클럭 주기를 스트레치한다. 상술한 예는 CPU 버스 사이클이 전형적인 90 ㎱ 분해와는 다르게 67.5 ㎱만으로 될 수 있다는 것을 의미한다. 본 발명은 2X 클럭 주기의 1/2(CPU 클럭의 1/4)의 분해능으로 클럭 주기를 스트레치한다. 본 발명은 1X 클럭(즉, CPU 클럭)이 종래의 방법을 사용하여 스트레치된 2X 클럭으로부터 유도될 수 있는 2X 클럭의 정밀한 제어에 중점을 둔 것이다.

본 발명에 따르면, CPU 클럭 사이클의 1/2 또는 1/4 주기 만큼 CPU 클럭 사이클을 스트레치할 수 있는 클럭 회로가 개시된다. 한 실시예에서 본 발명은 입력 신호 및 필요시 클럭 사이클 기간을 선택할 수 있는 마이크로프로세서에 의해 사용하기 위한 CPU 클럭 신호를 발생하기 위한 2X 클럭 신호를 사용하는 회로를 제공한다. 한 실시예에서, 본 발명은 필요하다면 전 CPU 클럭 사이클에서 CPU 클럭 사이클의 1/2 또는 1/4 주기까지의 ‘대기’ 시간을 최소화하고, 또한 전력 낭비를 최소화한다.

본 발명은 첨부된 도면과 함께 후술하는 상세한 설명을 참조함으로써 보다 완전히 이해될 수 있을 것이다.

제3도는 본 발명에 따라 4개의 입력 제어 신호를 사용한 펄스 스트레칭 회로를 도시하는데, 4개의 입력 신호는 다음과 같다: 입력 도선(15) 상의 QSTRTCH, 입력 도선(11) 상의 HSTRTCH, 입력 도선(13) 상의 CLKI, 입력 도선(14) 상의 RST 및 출력 도선(15) 상의 하나의 출력 신호 CLKO. 입력 도선(13) 상의 신호(CLKI)는 스트레치 회로용 입력 클럭이고, CLKI의 주파수는 CPU 클럭의 주파수의 2배와 같다. 입력 도선(14) 상의 신호(RST)은 리세트 신호이다. 전력이 온(on)일 때처럼 보통은 로우(low)인 신호 RST가 하이(high)로 될 때, D형 플립 플롭(21, 22, 41 및 48)은 각 플립 플롭의 출력 신호 또는 ‘Q’ 출력 도선이 0이 되도록 리세트된다. 입력 신호 QSTRTCH(12) 및 HSTRTCH(11)은 각각 1/4 클럭 스트레치(1/4 CPU 클럭 주기) 및 1/2 클럭 스트레치(1/2 CPU 클럭 주기) 옵션에 따라 선택한다. 출력 도선(15) 상의 출력 신호 CLKO은 CPU의 CLK2 입력(도시되지 않음)을 구동하기 위해 사용되고, CLKO의 주파수는 CPU 클럭 신호 주파수의 2배와 같다.

도선(12) 상의 신호 QSTRTCH 및 도선(11) 상의 HSTRTCH은 모두 로우일 때, 장치(31)의 출력 도선(66) 상의 출력 신호는 항상 하이이며 그리고, 출력 도선(15) 상의 출력 클럭 신호 CLKO는 동상이거나 이상인 경우에도 입력 도선(13) 상의 입력 신호 CLKI와 주파수 및 주기가 동일하다(제4도 및 제5도에 도시).

입력 도선(12) 상의 신호 QSTRTCH(제3도)가 하이일 때, 출력 도선(15) 상의 CLKO의 로우 부분은 입력 도선(13) 상의 CLKI에 대한 1/4 CPU 클럭 사이클(CLKI 주기의 1/2)에 의해 연장될 것이다. 이것은 출력 신호 CLKO의 다음 로우 전이 때까지 대기한 후 입력 클럭 신호 CLKI의 복제 신호가 도선(65) 상의 익스클루시브 OR 게이트에 의해 반전될 동안 일시적으로 로우 출력을 클램핑함으로써 달성된다. 그 후, 도선(65) 상의 반전된 클럭 신호가 다시 로우가 될 때, 출력 클램프가 해제된다. 장치(41, 42, 43, 44, 45, 46, 47 및 48)은 1/4 클럭 스트레치 인에이블 신호를 발생한다.

입력 도선(11) 상의 신호 HSTRTCH가 하이일 때, 출력 도선(15) 상의 CLKO 신호는 제4도에 도시된 바와 같이 입력 도선(13) 상의 CLKI 신호에 대한 CPU 클럭 사이클(1 CLKI 주기)의 1/2 만큼 연장될 것이다. 이것은 도선(13) 상의 입력 클럭 CLKI의 1개의 포지티브 클럭 펄스 기간 동안 출력 신호 CLKO의 클램핑에 의해 달성된다. 플립 플롭(21 및 22), OR 게이트(23) 및 반전기(24)는 1/2 클럭 스트레치 인에이블 신호를 발생하기 위해 사용된다. 장치(31, 32, 33 및 34)는 출력 클럭 신호 CLKO를 제어한다.

제3도를 참조하면, 입력 도선(13) 상의 클럭 신호 CLKI은 익스클루시브 OR 게이트(32)의 B 입력 도선으로 전송된다. 익스클루시브 OR 게이트로의 A 입력 도선 상의 신호는 보통은 로우인 플립 플롭(41)의 Q 출력 도선으로부터 유도된다. 따라서, 익스클루시브 OR 게이트(32)로부터 도선(65) 상에 출력되는 신호는 NAND 게이트(33)의 A 입력 도선을 통과한다[B 입력 도선은 보통 NOR 게이트(31-3)으로부터 출력되는 도선(66) 상의 하이 인에이블링 신호를 전송한다]. NAND 게이트(33)으로부터 도선(67) 상에 출력되는 신호는 출력 도선(15) 상의 출력 클럭 신호 CLKO로 되도록 반전기(34)를 통과하여 반전된다.

따라서, 정상 작동시, 출력 도선(15) 상의 출력 클럭 신호 CLKO는 동상이거나 이상이거나 입력 도선(13) 상의 입력 클럭 신호 CLKI의 복제 신호이다. (제4도 및 제5도의 ‘CLKI’ 및 ‘CLKO’ 파형을 참조).

입력 도선(11) 상의 신호 HSTRTCH가 하이로 되면, CPU는 클럭 회로로 하여금 1/2 사이클 스트레치(즉, 클럭 신호의 스트레치는 CPU 버스 주기의 1/2 또는 CLKI의 전 주기와 동일하다)를 생성하게 된다. 입력 도선(11) 상의 하이 레벨 신호 HSTRTCH(입력 클럭 신호 CLKI와 동기하여 하이로 됨)는 D 플립 플롭(DFF)의 입력 도선으로 전송된다. 그후 D 플립 플롭(21)은 NAND 게이트(33)으로부터의 출력 도선(67) 상의 클럭 신호의 정방향 연부로부터 유도된 클럭 신호에 의해 트리거된다. 이 신호는 본질적으로 입력 도선(13) 상의 신호 CLKI의 보수이다(제4도의 파형 ‘P67’을 참조). 따라서, HSTRTCH가 하이로 될 때, 플립 플롭(21)의 Q 단자의 출력 도선(60) 상의 신호는 신호 CLKI의 다음 부방향 연부에서 하이로 구동된다. (제4도의 파형 ‘CLKI’및 ‘P60’을 참조) 그후 도선(60)상의 하이 신호는 AND 게이트(31-2)의 D 입력 도선에 전송되어 AND 게이트(31-2)를 인에이블시키고 D 플립 플롭(22)의 D 입력 도선에 전송된다.

D 플립 플롭(22)의 출력 도선(61) 상의 출력 신호는 그후 익스클루시브 OR 게이트(32)의 B 입력 도선 상에 전송된 입력 도선(13)의 신호 CLKI의 다음 펄스의 다음 부방향 연부에 의해 하이로 클럭된 후(제4도의 파형 ‘P61’을 참조), 익스클루시브 OR 게이트(32)의 출력 도선(65) 상의 출력 신호는 반전기(24)를 통해 D 플립 플롭(22)의 클럭킹 입력에 들어간다(제4도의 파형 ‘P65’를 참조). 반전기(24)는 출력 도선(64) 상에 신호 CLKI의 보수를 생성한다. 따라서, 플립 플롭(22)의 Q 출력 도선(61) 상의 하이 출력 신호는 플립 플롭(21)의 Q 출력 도선(60) 상의 하이 출력 신호로부터 신호 CLKI의 주기 만큼 지연된다. 이 도선(61) 상의 하이-진행 출력 신호는 그후 OR 게이트(23)의 B 입력 도선으로 전송되고, 도선(63)에서 D 플립 플롭(21)을 리세트하기 위해 이용된다. 따라서, 플립 플롭(21)로부터의 Q 출력 도선 상의 하이 출력 신호는 입력 신호 CLKI의 한 주기 후에 로우로 구동된다.

익스클루시브 OR 게이트(32)로부터 출력 도선(65) 상에 출력되는 출력 신호 역시 NAND 게이트(33)의 A 입력 도선으로 전송된다. 플립 플롭(22)로부터의 Q 출력 도선에 접속된 도선(42) 상의 신호는 통상적으로 하이이고 도선(61) 상의 신호의 보수이다. 도선(42)는 AND 게이트(31-2)의 C 입력 도선에 인가된다. AND 게이트(31-2)의 C 입력 도선에 공급된 도선(60) 상의 신호가 하이로 될 때, NOR 게이트(31-3)으로부터의 출력신호는 로우로 되고 따라서, NAND 게이트(33)를 디스에이블시키고 도선(67) 상의 출력 신호를 하이로 만든다. NAND 게이트(33)의 B 입력 도선이 플립 플롭(21)로부터의 Q 출력 도선 상의 신호가 하이인 동안 로우로 유지되므로, 도선(67) 상의 출력 신호는 플립 플롭(21)로부터의 Q 출력 도선 상의 신호가 하이인 동안 하이를 유지한다(제4도의 파형 ‘P60’ 및 ‘P67’을 참조). 이 하이 레벨 신호는 플립 플롭(22)로부터의 Q 및 Q(QN) 출력 도선이 CLKI의 다음 사이클에서 로우가 되는 입력 클럭킹 신호 CLKI에 응답하여 로우가 되는 도선(65) 상의 신호에 의하여 반전기(24)를 통해 하이 레벨로 구동되는 도선(64) 상의 신호에 응답하여 상태가 반전될 때까지 NAND 게이트(33)의 도선(67)에 잔류된다. 결과적으로, 플립 플롭(22)에서의 Q(QN) 출력 도선이 로우로 됨으로써 NOR 게이트(31-3)으로부터의 도선(66) 상에 출력되는 신호를 하이로 구동하고, 익스클루시브 OR 게이트(32)으로부터의 출력 도선(65) 상의 로우 레벨 클럭 신호 CLKI를 A 입력 도선 상의 NAND 게이트(33)을 통해 전송되게 하여 CLKI 신호의 다른 1/2 사이클 동안 NAND 게이트(33)으로부터 출력되는 도선(67) 상의 신호를 구동 및 유지한다. CLKI가 다음 1/2 사이클에서 하이로 될 때, NAND 게이트(33)으로부터의 도선(67) 상에 출력되는 출력 신호는 로우로 되고 출력 신호 CLKO는 하이가 된다. 따라서 제4도의 출력 신호 CLKO의 펄스는 CPU 클럭의 1/2 주기 또는 CLKI 신호의 한 주기 만큼 스트레치된다.

반면, 신호 QSTRTCH가 하이로 될 때(클럭 신호 CLKO의 위상과 동기됨), 회로의 다른 부분이 동작된다. 입력 도선(12) 상의 QSTRTCH의 하이 구동(제3도 및 제5도를 참조)은 플립 플롭(48)로부터의 도선(70) 상의 Q 출력 신호를 도선(67) 상의 신호의 다음 정방향 전이에서 하이로 되게 한다. (타임 스케일상의 시간 ‘600’ 및 ‘700’ 사이에서 하이가 되는 QSTRTCH를 도시하는 제5도의 파형 ‘QSTRTCH’ 및 ‘P67’을 참조).

도선(67) 상의 신호는 QSTRTCH이 하이로 되는 것에 따라 CLKI의 다음 부방향 펄스에서 하이가 된다. 따라서 D 플립 플롭(48)은 D 플립 플롭(48)으로부터의 Q 출력 도선(70) 상의 출력 신호가 하이가 되도록 구동된다(제5도의 파형 ‘P70’을 참조). 도선(70) 상의 신호의 로우에서 하이까지의 전이는 플립 플롭(41)의 출력 도선(71) 상의 신호 또는 하이가 되도록 플립 플롭(41)을 클럭한다(제5도의 파형 ‘P71’을 참조). 도선(71) 상의 이러한 하이 레벨 신호는 D 플립 플롭(43)의 D 입력 도선 및 익스클루시브 OR 게이트(32)의 A 입력 도선에 인가되고, 이에 의해 익스클루시브 OR 게이트(32)로부터 도선(65) 상에 출력되는 신호의 위상이 반전된다(제5도의 파형 ‘P65’를 참조). 플립 플롭(41)로부터의 Q 출력 도선 상의 하이 레벨 신호 또한 익스클루시브 NOR 게이트(45)의 B 입력 도선으로 전송된다. 익스클루시브 NOR 게이트(45)로의 A 입력 도선 상의 입력 신호는 로우 레벨이며, 로우 레벨인 플립 플롭(43)으로부터 Q 출력 도선(72) 상의 신호이다(제5도의 파형 ‘P73’을 참조). 따라서, 익스클루시브 NOR 게이트(45)로부터의 출력 신호는 하이[양 입력 도선(A 및 B) 상의 신호가 로우일 때]에서 로우로 구동되고, 하이가 되는 NOR 게이트(45) 의 B 입력 도선 상의 입력 신호를 반사한다(제5도의 파형 ‘P73’을 참조). 로우 레벨 출력 신호는 OR 게이트(46)의 B 입력 도선으로 전송된다. OR 게이트(46)의 A 입력 도선은 익스클루시브 NOR 게이트(44)로부터의 도선(74) 상의 출력 신호에 의해 구동된다(제5도의 파형 ‘P74’를 참조). 익스클루시브 NOR 게이트(44)의 A 입력 도선은 입력 클럭 신호 CLKI를 전달하는 입력 도선(13)에 접속된다. 익스클루시브 NOR 게이트(44)의 B 입력 도선이 로우 레벨일 때, 익스클루시브 NOR 게이트(44)는 도선(13) 상의 입력 신호 CLKI의 보수인 출력 도선(74)상의 출력 신호를 생성한다.

그러나, 익스클루시브 NOR 게이트(44)로의 B 입력 도선 상의 입력 신호가 하이로 구동될 때, 익스클루시브 NOR 게이트(44)로부터의 도선(74) 상의 출력 신호는 익스클루시브 NOR 게이트(44)로의 A 입력 도선 상의 입력 신호 CLKI의 복제 신호일 것이다(제5도의 파형 ‘CLKI’및 ‘P74’를 참조).

익스클루시브 NOR 게이트(45)로부터의 도선(73) 상의 로우 레벨 출력 신호는 OR 게이트(46)을 통해 NAND 게이트(47)의 A 입력 도선에 접속된 출력 도선(75)에 들어간다. 출력 도선(75) 상의 출력 신호 역시 OR 게이트(46)의 A 입력 도선(74) 상의 신호 상태에 의해 영향을 받는다. 이 신호가 입력 도선(13) 상의 CLKI 신호의 보수 신호이기 때문에, 플립 플롭(48)로부터의 도선(70) 상의 신호가 입력 도선(13) 상의 CLKI 신호의 부방향 펄스에 의해 하이로 구동될 때, 도선(75)는 도선(74) 상의 신호 CLKI 의 보수 신호에 의해 하이로 유지된다.

NAND 게이트(47)의 B 입력 도선은 반전기(49)로부터의 출력 신호에 의해 구동되고, 입력 신호는 입력 도선(14) 상의 통상적인 로우 레벨 신호 RST이다. 신호 RST는 예를 들어, 가동 중에 회로를 리세트시키기 위해 사용된다. 따라서, NAND 게이트(47)의 B 입력 도선으로의 도선(76) 상의 입력 신호는 보통 하이이며, 이에 의해 NAND 게이트(47)을 인에이블한다. 출력 도선(75) 상의 하이 레벨 신호는 AND 게이트(31-1)의 A 입력 신호에 전송될 뿐만 아니라 NAND 게이트(47)로부터 출력 도선(77) 상에서 로우 레벨 신호로서 나타나도록 NAND 게이트(47)을 통과한다.

입력 신호 CLKI(제5도의 시간 700과 800 사이)의 다음 정방향 펄스시, 익스클루시브 NOR 게이트(44)로부터의 도선(74) 상의 신호는 로우로 되어, NAND 게이트(47)로부터의 출력 도선(77) 상의 신호를 하이로 구동시켜 플립 플롭(48)을 리세팅한다. 따라서, 도선(70) 상의 신호는 이 시간에서 로우가 되고(제5도의 파형 ‘P70’을 참조), 플립 플롭(43)을 클럭하는 반전기(42)로부터의 출력 신호를 하이로 되게 하여 플립 플롭(43)으로부터의 Q 출력 도선(72) 상의 신호를 하이 레벨로 클럭킹한다. 로우에서 하이까지의 이러한 전이는 제5도의 파형 ‘P72’로 도시된다. 이 전이는 익스클루시브 NOR 게이트(44)가 그것의 B 입력 도선 상에 하이 입력 신호를 갖고 그리고, 익스클루시브 NOR 게이트(45)가 그것의 A 입력 도선 상에 하이 입력 신호를 갖도록 한다.

익스클루시브 NOR 게이트(44)로의 B 입력 도선 상의 A 하이 입력 신호는 익스클루시브 NOR 게이트(44)로부터의 출력 도선(74) 상의 출력 신호를 입력 도선(13) 상의 입력 신호 CLKI의 복제 신호로 되게 한다. 제5도의 파형 ‘P74’를 참조. 따라서, 도선(74) 상의 하이 레벨(CLKI의 1/2 주기 동안) 출력 신호는 OR 게이트(46)을 통해 출력 도선(75)과 AND 게이트(31-1)의 A 입력 도선과 NAND 게이트(47)의 A 입력 도선으로 들어간다. 그러나, 이제는 AND 게이트(31-1)의 B 입력 도선에 접속된 도선(70) 상의 신호가 로우 레벨이기 때문에, AND 게이트(31-1)로부터의 출력 신호는 로우 레벨이 되고 출력 도선(66) 상에 하이 레벨 출력 신호를 생성하기 위해 NOR 게이트(31-3)을 구동시킨다. 이 하이 레벨 출력 신호는 NAND 게이트(33)을 통해 전송된다. NAND 게이트(33)으로의 다른 입력 도선은 익스클루시브 OR 게이트(32)로부터의 도선(65) 상의 출력 신호에 의해 구동된다. 익스클루시브 OR 게이트(32)의 B 입력 도선 상의 입력 신호는 도선(13) 상의 클럭 신호 CLKI이다. 익스클루시브 OR 게이트(32)의 A 입력 도선은 여전히 플립 플롭(41)의 Q 출력 도선(71)으로부터의 하이 레벨 신호이다. 따라서, 도선(13) 상의 익스클루시브 OR 게이트(32)로부터의 출력 신호는 CLKI 신호(13)의 보수 신호이다. 따라서, CLKI(13)이 하이로 되면, 도선(65) 상의 출력 신호는 로우가 된다. NOR 게이트(31-3)으로부터의 출력 도선(66)에 접속된 NAND 게이트(33)의 입력 도선(B) 상의 하이 출력 신호는 NAND 게이트(33)으로 하여금 익스클루시브 OR 게이트(32)로부터의 출력 도선(65) 상의 출력 신호와 보수인 출력 신호를 생성하도록 한다. 그후 이 출력 신호는 반전기(34)에 의해 반전되어 도선(15) 상의 출력 신호 CLKO가 된다. 그러나, 상기 논리 동작의 결과는 CLKI 주기의 한 1/2 또는 1/4 CPU 버스 사이클 만큼 출력 도선(15) 상의 출력 신호 CLKO의 펄스를 스트레치하는 것이다.

양 QSTRTCH와 HSTRTCH는 입력 클럭 신호 CLKI의 한주기 동안만 하이로 유지되도록 프로그램된다. 제2 QSTRTCH 펄스가 제5도에 도시된 QSTRTCH 펄스를 뒤따르면, 제3도의 회로는 플립 플롭(41)의 Q 출력 도선으로부터의 도선(71) 상의 신호가 로우에서 하이로 진행하는 도선(70) 상의 신호에 의해 로우로 구동되는 것을 제외하고는 상술한 것과 같은 방법으로 동작할 것이다. 익스클루시브 OR 게이트(32)의 A 입력 도선 상의 로우 신호는 익스클루시브 OR 게이트(32)로 하여금 입력 도선(13) 상의 입력 클럭 신호 CLKI의 복제 신호를 출력 도선(65) 상에 발생하도록 한다.

HSTRTCH 신호가 QSTRTCH 신호를 뒤따르면, 제3도의 회로는 입력 클럭 신호 CLKI의 주기 만큼 도선(15) 상의 출력 클럭 신호 CLKO를 스트레치하기 위해 상술한대로 동작한다. 물론, 입력 클럭 신호 CLKI의 주파수 증가에 의해 메모리 엑세스나 데이타 또는 명령을 수신하기 위한 대기와 관련한 CPU 시간 지연은 더 미세하게 정량화될 수 있어서 실제적인 엑세스 또는 대기 시간에 밀접하게 정합될 수 있다.

본 발명의 한 실시예가 상술되었지만 본 발명의 다른 실시예가 상술한 관점에서 구체화될 수 있으며 이런 다른 실시예는 특허 청구의 범위에 의해서만 제한된다.

Claims

입력 클럭 신호로부터 발생되는 CPU 클럭신호로 CPU를 구동시킬 때 CPU가 메모리 액세스를 기다려야 하는 시간을 감소시키기 위한 구조에 있어서, 상기 CPU 클럭 신호 주기의 1/2 주기에 해당하는 시간 만큼 상기 CPU 클럭 신호를 스트레칭(stretching)하기 위한 제1 수단, 상기 CPU 클럭 신호 주기의 1/4 주기에 해당하는 시간 만큼 상기 CPU 클럭 신호를 스트레칭하기 위한 제2 수단, 및 상기 제1 스트레칭 수단 또는 상기 제2 스트레칭 수단을 선택하여 상기 메모리 엑세스 시간의 함수로서 선택된 시간 만큼 CPU 동작을 지연시키는 수단을 포함하는 것을 특징으로 하는 구조.
제1항에 있어서, 상기 제1 스트레칭 수단은 상기 CPU 클럭 신호가 연속되는 (consecutive) 2개의 펄스 간의 시간이 상기 입력 클럭 신호의 한 주기에 해당하는 시간 만큼 연장되도록 상기 입력 클럭 신호를 지연시키기 위한 수단을 포함하는 것을 특징으로 하는 구조.
제1항에 있어서, 상기 제1 스트레칭 수단은 상기 CPU 클럭 신호가 연속되는 2개의 펄스 간의 시간이 상기 입력 클럭 신호 주기의 1/2 주기에 해당하는 시간 만큼 연장되도록 상기 입력 클럭 신호를 지연시키기 위한 수단을 포함하는 것을 특징으로 하는 구조.
제2항에 있어서, 상기 지연 수단은 상기 CPU 클럭 신호가 상기 입력 클럭 신호와 동일한 주파수를 갖도록 하되 상기 CPU 클럭 신호중 2개의 연속적인 펄스 간의 시간은 상기 입력 클럭 신호의 한 주기 만큼 증가되도록, 상기 입력 클럭 신호의 하나의 펄스가 통과되는 것을 방지하기 위한 수단을 포함하는 것을 특징으로 하는 구조.
제3항에 있어서, 상기 지연 수단은 상기 입력 클럭 신호로부터 발생되는 특정한 신호의 위상을 반전시켜 상기 입력 클럭 신호와 동일한 주파수로 상기 CPU 클럭 신호를 발생시키되, 상기 CPU 출력 신호의 2개의 연속적인 펄스 간의 시간은 상기 입력 클럭 신호 주기의 1/2 주기에 해당하는 시간 만큼 연장되게 하는 수단을 구비하는 것을 특징으로 하는 구조.
입력 클럭 신호로부터 발생되는 CPU 클럭 신호로 CPU를 구동시킬 때 CPU가 적절한 명령 또는 데이타를 수신하기 위해서 기다려야 하는 시간을 제어하기 위한 구조에 있어서, 제1 선택 시간 만큼 상기 CPU 클럭 신호를 스트레칭하기 위한 제1 수단, 상기 제1 선택 시간과 다른 제2 선택 시간 만큼 상기 CPU 클럭 신호를 스트레칭하기 위한 제2 수단, 및 상기 제 1 스트레칭 수단 또는 상기 제2 스트레칭 수단을 선택하여 상기 제1 선택 시간 또는 상기 제2 선택 시간 만큼 상기 CPU 동작을 지연시키기 위한 수단을 포함하는 것을 특징으로 하는 구조.
입력 클럭 신호로부터 발생되는 CPU 클럭 신호로 CPU를 구동시킬 때 CPU가 적절한 명령 또는 데이타를 수신하기 위해서 기다려야 하는 시간을 제어하기 위한 방법에 있어서, 제1 선택 시간 또는 제2 선택 시간 중의 어느 하나의 선택 시간 만큼 상기 CPU 클럭 신호를 스트레칭하는 단계, 및 하나 이상의 입력 제어 신호에 응답하여 상기 제1 선택 시간 또는 상기 제2 선택 시간 중의 어느 하나의 선택 시간을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.