KR890003481B1

KR890003481B1 - 프로그램 어블클럭 변환회로

Info

Publication number: KR890003481B1
Application number: KR1019860005400A
Authority: KR
Inventors: 정용현
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1989-09-22
Also published as: KR880002066A

Abstract

내용 없음.

Description

프로그램 어블클럭 변환회로

제1도는 클럭발생구동칩 내부 회로도.

제2도는 본 발명에 따른 블럭도.

제3도는 본 발명에 따른 제2도의 구체회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭발생구동칩 20 : 클럭변환선택부

30 : 제1클럭발생기 40 : 제2클럭발생기

50 : 리세트회로 60 : 분주회로

본 발명은 중앙처리장치(이하 CPU라 칭함)의 클럭변환회로에 관한 것으로, 툭히 주변 디바이스 칩선택 주기에서 변환신호를 감지하여 CPU가 동작중(Running)에 CPU 클럭변환이 가능한 프로그램어블(Programable)클럭변환회로에 관한 것이다.

일반적으로 CPU클럭은 CPU동작 및 처리속도의 기본이 되는 것으로 CPU의 제작사에 따라 클럭공급발진기를 배장하거나 또는 외부에서 클럭을 공급할 수 있는 전용칩으로 사용되는 경우가 있었다. 그러나 최근에와서는 데이타량의 증가에 따라 차리속도 및 안정도를 해결하기 위해 외부 전용칩인 클럭발생구동칩(인텔8284)을 주로 사용하고 있는 것으로 선택에 따라 한모드로 고정시키면 이에 대한 CPU클럭을 제공할 수 있는 장점이 있다.

따라서 제1도는 외부에서 CPU에 클럭을 공급할 수 있는 클럭발생구동칩 내부회로도로서, 제1도중 수정발진회로(X-TAL), 앤드게이트(AN10-AN20), 오아게이트(OR10), 분주기(DV10-DV20), 인버터(B10, B40) 및 버퍼(B20-B30)로 구성된 부분이 클럭발생회로(1)이고, 슈미트트리거(ST), 디플립플롭(DF30)으로 구성된 부분이 리세트회로(2)이며, 앤드게이트(AN30-AN50), 오아게이트(OR20, OR30), 디플립플롭(DF10, DF20), 인버터(inverter)(B50-B60)로 구성된 부분이 레디(Ready)제어회로(3)이다.

따라서 제1도에서 CPU에 클럭 및 리세트와 레디신호를 출력하는데, 클럭발생회로(1)는 수정발진기(X-TAL)와 분주기(DV10-DV20)로 구성되어 수정발진기(X-TAL)에서 발생된 신호가 1/3로 분주기(DV10)에서 분주되어 "로우"펄스폭과 "하이"펄스폭의 비가 2 : 1의 클럭으로 분주된 후 CPU에 출력된다. 이때 F/C단자는 "로우"가 되며, 만약 F/C단자가 "하이"가 되면 EFI단자를 통해 외부신호가 입력되어 기준클럭으로 사용된다.

여기서 OSC, PCLK는 주변 집적회로용의 범용 클럭이며, CSYNC를 "하이"로 하면 CLK, PCLK는강제적으로 "하이"가 된다(동기프리세트), 그리고 3분주(DV10) 2분주(DV20) 카운터는 CSYNC가 "로우"된 다음 분주클럭의 상승부의 카운트를 개시하며, CSYNC는 적어도 분주클럭의 2주가 분이 "하이"로 유지하도록 되어 있다. 리세트회로(2)는 슈미트 트리거회로(ST)와 디플립플롭(DF30)으로 구성되는데, 리세트 신호 발생시 상기 슈미트 트리거회로(ST)는 히스테리시스 특성에 의해 리세트 신호의 잡음을 제거하며, 디플립플롭(DF30)은 상기 클럭 발생회로(1)에서 발생되는 클럭에 슈미트 트리거(ST)의 출력을 동기시켜 CPU의 리세트회로로 출력한다. 그리고 레디제어회로(3)는 앤드게이트(AVAN), 오아게이트(OR20-OR30), 인버터(B50-B60) 및 디플립플롭(DF10-DF20)의 구성으로, 레디신호를 클럭 하강에서 동기켜 출력하며, 신호가 정상 레디에서는 사용할 수 없으며 AEN1, AEN2에는 RDY1, RDY2를 마스킹 또는 인에이블시키는 신호이고, RDY1, RDY2에는 필요한 대기(Wait) 주기후 "하이"를 입력한다. ASYNC단자는 동기화를 1단으로 하느냐, 2단으로 하느냐를 선택하는 단자이다. RDY1, RDY2가 클럭에 동기해 있고 클럭에 대한 세트업(Set up)시간을 만족시킬때는 동기화는 1단으로, ASYNC단자를 "하이" 또는 개방으로 한다. 이에 대하여 RDY1, RDY2가 클럭과 비동기로 입력되며 세트업(Set up)시간을 만족시키지 않을때는 2단의 동기화가 필요해져 ASYNC를 "로우"로 하여 사용된다. 그리고 RDY1, RDY2의 샘플링 타이밍 1/3클럭만큼 빨라져 버린다.

따라서 상술한 바와같이 하드웨어(Hardware)적 CPU에 내부 발진회로를 선택하느냐 외부클럭을 이용할 것인가 선택하도록 되어 있으므로 CPU가 동작중(Running)일때는 클럭을 선택할 여지가 없었다. 즉, F/C단자가 접지("로우")나 전원("하이")으로 CPU가 동작전 고정되어지는 것으로 시스템 온(ON)후에는 이마 두 클럭중 어느 하나의 CPU동작 클럭으로 고정되게 되었으므로 동작중일때는 변환할 수 없었다. 만약 CPU 동작중에서 클럭변경을 할 경우에는 CPU클럭이 스팩(Spec)에 벗어날 수 잇어 동작이 흐트러지면서 시스템이 다운(Down)되게 된다. 이에 따라 종래에는 한 모드를 미리 고정시켜 사용되었기 때문에 다른 모드로 변환시 복잡한 수행과정을 거쳐야 하는 문제점이 잇었다.

따라서 본 발명의 목적은 프로그램어블 주변 인터페이스 회로에 의해 CPU동작중 클럭을 변활할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 기존 소프트웨어를 그대로 사용할 수 있도록 호환성을 가지며 처리속도를 배가시켜 작업의 효율성을 향상시킬 수 있는 시스템을 제공함에 있다. 상기 목적을 달성하기 위한 본 발명은 외부로 부터 클럭을 공급할 수 있는 제1도에 대응하는 클럭발생구동칩과, CPU클럭변환에 따라 주어지는 데이타가 주변칩 선틱주기에서 동기되어 저속 또는 고속클럭선택입력을 제어하도록 하는 클럭변환선택부와, 저속클럭발생기인 제1클럭발생기와, 고속클럭발생기인 제2클럭발생기와, 전체 시스템 초기화할 수 있는 리세트회로와, 기존과 같은 방식으로 주변장치와 DMA(Direct Memory Access)에 클럭을 사용할 수 잇도록 상기 클럭발생구동칩의 출력 주파수를 분주하여 출력하는 분주회로로 구성된 것을 특징으로 한다.

이하 본 발명의 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 블럭도로서, 제1도에 대응하는 클럭발생구동칩(10)과, 주변칩 선택주기에서 CPU 클럭변환에 따라 주어지는 데이타가 대기상태에 동기되어 CPU 동작중 저속 또는 고속클럭입력선택을 제어하는 클럭변환선택부(20)와, 저속클럭(14.318MHZ)발생기인 제1클럭발생기(30)와, 고속클럭(24MHZ) 발생기인 제2클럭발생기(40)와, 시스템에 초기화 신호를 인가할 수 있는 리세트회로(50)와, 상기 클럭발생 구동칩(10) 출력신호를 주변장치와 DMA에 클럭으로 사용할 수 있도록 분주하는 분주회로(60)로 구성된다.

따라서 본 발명을 상술한 구성에 의거하여 기술하면 제1클럭발생기(30)에서 저속클럭 14.318MHZ가 발생되고 클럭변환선택부(40)에서 고속24MHZ가 발생될때 클럭변환선택부(20)으로 제어신호에 의해 칩을 선택(Selecter)하고 CPU클럭변환에 따른 데이타가 입력되면 이 신호를 주변칩 선택주기에서 래치되어 변환에 따른 결정신호가 클럭발생구동칩(10)의 공급클럭선택단(F/C)에 입력되어 제1클럭발생기(30) 또는 제2클럭발생기(40)의 발생클럭 입력통로로 선택적으로 인에이블 한다. 이때 이 신호를 클럭발생구동칩(10)내에서 3분주하면 단자(7)도 4.77MHZ나 8MHZ의 CPU클럭이 출력된다. 이때 단자(4)로는 클럭변환과 관계없이 항상 14.318MHZ가 출력되어 분주회로(60)에서 분주한 후 주변장치나 DMA의 클럭으로 공급된다. 한편 리세트회로(50)에서는 시스템 초기화할시 리세트신호를 공급할 수 있다.

제3도는 본 발명에 따른 제2도의 구체회로도로서, ICI은 클럭발생구동칩(10)에대응하고, 프로그램어블 주변장치 인터페이스칩(PPI)과 더플립플롭(DFI)으로 구성된 부분이 클럭변환선택부(20)에 대응하면, 발진기(X-TAL)와 가변 캐패시터(Trimer)(C1)를 직렬로 구성되어 각 단에서 저항(R1, R2)을 통해 접지로 연결되도록 구성한 부분이 제1클럭발생기(30)에 대응하고, 24MHZ를 발생할 수 있는 제2클럭발생기(40)와, 반전게이트(N1, N2), 캐패시터(C2), 저항(R3), 다이오드(D1) 및 리세트스위치(SW1)로 구성한 부분이 리세트회로(50)에 대응하고, JK플립플롭(JF1-JF3)에서 DMA클럭신호를 얻고 이어서 이 신호를 디플립플롭(DF29)의 출력에서 분주되어 주변장치의 클럭신호로 얻도록 구성한 것이 분주회로(60)에 대응된다.

따라서 본 발명의 구체적 일실시예를 상술한 도면에 의거하여 상세히 기술하면, 리세트스위치(SW1)에 의해 시스템의 초기화된 후, 단자(203)을 통해 제어신호가 인가되면 프로그램어블 주변장치 인터페이스(PPI)가 선택되며, 주변장치 인터페이스(PPI)를 제어신호가 단자(203)로 입력되어 칩 변환에 따른 데이타가 프로그램어블 주변장치 인터페이스(PPI)로 입력되어 입출력포인트(I/O)를 통해 출력된다. 이때 이 신호가 디플립플롭(DFI)의 데이타 입력단(D)에 "하이"로 입력되면 단자(200)로 입력되는 어드레스 인에어블(AEN)신호의 주변칩 선택주기에서 대기하여 CPU주변 데이타와 어드레스를 차단상태로 두고 디플립플롭(DFI)의 출력(Q)은 "하이"상태로 된다. 따라서 제1도에서 상술한 바와같이 클럭발생구동칩(ICI)의 EFI입력을 선택하게 되므로 제2클럭발생기(40)의 24MHZ 발생클럭이 EFI단을 통해 클럭발생구동칩(ICI)에서 3분주되어 8MHZ가 발생된다. 이 신호가 단자(204), (205), (206)를 통해 CPU에 대기 및 고속클럭과 리세트신호를 공급하여 시스템에서 데이타 처리가 고속으로 처리된다. 여기서 CPU주변의 데이타와 어드레스가 차단된 상태에서 변환되므로 주변회로에 CPU클럭변화로 인한 영향을 주지 않으면 단자(209)로 어느 모드클럭과 관계없이 항상 14.318MHZ가 출력되므로 JK플립플롭(JF1-JF3)에 의해 3분주되어 DMA 클럭으로 단자(207)를 통해 공급되고 또한 이 3분주 클럭을 디플립플롭(DF2)에 인가되어 다시 2분주하여 단자(208)를 통해 주변장치의 클럭으로 기존방법과 같이 공급된다. 그리고 프로그램어블 주변장치 인터페이스(PPI) 데이타입력단(DATA)을 통해 변환에 따른 코드신호가 입력되어 입출력단(I/O)으로 "로우"를 출력하면, 단자(200)로 입력되는 어드레스 인에이블 신호에 의해 디플립플롭(DFI)의 출력(Q)이 "로우"를 래치하므로 클럭발생구동침(ICI)에서 X1, X2단의 입력을 선택한다. 따라서 발진기(X-TAL)의 발생클럭 14.318MHZ 신호가 클럭발생구동칩(ICI)으로 입력되어 내부에서 3분주되므로, 4.77MHZ로 변환되어 단자9205)로 출력된다. 이때 또한 변환클럭과 관계없이 단자(209)로 14.381MHZ가 출력되어 DMA 및 주변장치 클럭(PCLK)을 항상 일정하게 유지시켜 시스템의 호환성을 갖도록 한다.

상술한 바와같이 CPU가 런닝중 클럭변환시 변환에 따른 문제점을 해결했으며 CPU처리속도를 향상시킬 뿐 아니라 소프트웨어로 키보드상의 소정키를 세팅시켜 필요시 4.77MHZ와 8MHZ를 자유자재로 임의로 변환하여 사용할 수 있는 이점이 있다.

Claims

CPU에 클럭을 선택 공급할 수 있는 클럭발생구동칩(10)을 구비한 CPU클럭변환회로에 있어서, 주변칩 선택주기에서 CPU 클럭변환에 따라 주어지는 데이타가 대기상태에 동기되어 CPU동작중 상기 클럭발생구동칩(10)의 저속 또는 고속클럭 입력선택을 제어하는 클럭변환선택부(20)와, 상기 클럭발생구동칩(10)으로 저속 클럭을 공급하는 제1클럭발생기(30)와, 상기 클럭발생구동칩(10)으로 고속 클럭을 공급하는 제2클럭발생기(40)와, 시스템에 초기화 신호를 인가할 수 있는 리세트회로(509와, 상기 클럭발생구동칩(10) 출력신호를 주변장치와 CPU에 클럭으로 사용할 수 있도록 분주하는 분주회로(60)로 구성된 것을 특징으로 하는 프로그램어블 클럭변환회로.