JPH05100766A - クロツクジエネレータ - Google Patents
クロツクジエネレータInfo
- Publication number
- JPH05100766A JPH05100766A JP3290734A JP29073491A JPH05100766A JP H05100766 A JPH05100766 A JP H05100766A JP 3290734 A JP3290734 A JP 3290734A JP 29073491 A JP29073491 A JP 29073491A JP H05100766 A JPH05100766 A JP H05100766A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- output
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 切替え時のリセットを不要とし、かつグリッ
チを発生させることなく複数の非同期クロック信号を切
り替えて選択出力する。 【構成】 当初、FF回路14,15の出力が共に
“1”,FF回路19,20の出力が共に“0”であ
り、選択ゲート(21〜23)からclkYが出力され
ているものとする。このとき、選択信号selがclk
Xを選択するように変化させると、ANDゲート11の
出力が“0”、FF回路14の出力が0となり、clk
Yの出力が停止される。次に、clkXの立下りによ
り、ANDゲート16の出力“1”がFF回路19の出
力に表れる。しかし、clkXの次の立下りまでFF回
路20の出力は“0”であり、選択ゲートからはclk
Xは出力されない。clkXの前記次の立上りエッジに
よりFF回路20の出力は“1”となり、選択ゲートか
らclkXが選択出力される。
チを発生させることなく複数の非同期クロック信号を切
り替えて選択出力する。 【構成】 当初、FF回路14,15の出力が共に
“1”,FF回路19,20の出力が共に“0”であ
り、選択ゲート(21〜23)からclkYが出力され
ているものとする。このとき、選択信号selがclk
Xを選択するように変化させると、ANDゲート11の
出力が“0”、FF回路14の出力が0となり、clk
Yの出力が停止される。次に、clkXの立下りによ
り、ANDゲート16の出力“1”がFF回路19の出
力に表れる。しかし、clkXの次の立下りまでFF回
路20の出力は“0”であり、選択ゲートからはclk
Xは出力されない。clkXの前記次の立上りエッジに
よりFF回路20の出力は“1”となり、選択ゲートか
らclkXが選択出力される。
Description
【0001】
【産業上の利用分野】本発明は、インサーキットエミュ
レータ(ICE)に搭載されたCPU等に必要なクロッ
ク信号を、複数の非同期信号からグリッチなしに選択で
きるように構成したクロックジェネレータに関する。
レータ(ICE)に搭載されたCPU等に必要なクロッ
ク信号を、複数の非同期信号からグリッチなしに選択で
きるように構成したクロックジェネレータに関する。
【0002】
【技術背景】一般に,マイクロプロセッサ応用機器の動
作試験・評価は、ICEのエミュレーションCPUから
試験信号を与えることにより行われる。種々の条件下で
の試験のためには、エミュレーションCPUのクロック
信号として、複数の異なる信号を必要とする。このよう
なクロック信号を発生する従来の回路として、図5に示
すような複数の非同期クロック信号をセレクタにより切
り替えて異なるクロック信号を得る回路がある。図5に
おいて、マルチプレクサ等のセレクタ40は、複数の異
なる非同期のクロック信号clk 1〜clk Nを入力
し、選択信号selによりこれらを切り替えて選択出力
する。図6は、2クロック信号(clkX,clkY)
入力のセレクタ40の各信号関係を示すタイミング図で
あり、同図に示すように、選択信号selが“0”、す
なわちクロック信号clkXが選択されている場合に、
selを“0”から“1”に変化させれば、セレクタ4
0の出力clkOUTをclkXからclkYに切り替
えることができる。
作試験・評価は、ICEのエミュレーションCPUから
試験信号を与えることにより行われる。種々の条件下で
の試験のためには、エミュレーションCPUのクロック
信号として、複数の異なる信号を必要とする。このよう
なクロック信号を発生する従来の回路として、図5に示
すような複数の非同期クロック信号をセレクタにより切
り替えて異なるクロック信号を得る回路がある。図5に
おいて、マルチプレクサ等のセレクタ40は、複数の異
なる非同期のクロック信号clk 1〜clk Nを入力
し、選択信号selによりこれらを切り替えて選択出力
する。図6は、2クロック信号(clkX,clkY)
入力のセレクタ40の各信号関係を示すタイミング図で
あり、同図に示すように、選択信号selが“0”、す
なわちクロック信号clkXが選択されている場合に、
selを“0”から“1”に変化させれば、セレクタ4
0の出力clkOUTをclkXからclkYに切り替
えることができる。
【0003】しかし、上記のようなセレクタ40では、
クロック信号clkXとclkYとが非同期であるた
め、これらを切り替える際にクロック信号同士の衝突が
生じ、clkOUTに図6の時刻t 0に示されるような
グリッチGが発生することがある。例えばICEにおけ
るエミュレーションCPUのクロック信号に、上記のよ
うなグリッチが生じると、CPU等の誤動作の原因とな
り、正常な試験を行うことができなくなる。そこで、従
来の非同期式クロックジェネレータにおいては、一旦、
回路をリセットしてからクロック信号の切替えを行うこ
とで、上記グリッチの発生を防止している。しかし、ク
ロック信号の切替え時に回路をリセットすることは、煩
雑であり、またリセット動作のための時間を必要とする
ばかりでなく、該リセットが試験中断を余儀無くする
等、種々の不都合を生じる。
クロック信号clkXとclkYとが非同期であるた
め、これらを切り替える際にクロック信号同士の衝突が
生じ、clkOUTに図6の時刻t 0に示されるような
グリッチGが発生することがある。例えばICEにおけ
るエミュレーションCPUのクロック信号に、上記のよ
うなグリッチが生じると、CPU等の誤動作の原因とな
り、正常な試験を行うことができなくなる。そこで、従
来の非同期式クロックジェネレータにおいては、一旦、
回路をリセットしてからクロック信号の切替えを行うこ
とで、上記グリッチの発生を防止している。しかし、ク
ロック信号の切替え時に回路をリセットすることは、煩
雑であり、またリセット動作のための時間を必要とする
ばかりでなく、該リセットが試験中断を余儀無くする
等、種々の不都合を生じる。
【0004】一方、図7に示すようなプログラマブル分
周器50を用いれば、原振φに対する分周比Rを変更す
ることで、異なる周期のクロック信号clkOUTを得
ることができる。この回路では、図8のタイミング図に
示すように、任意の時刻t 0において分周比を変更する
ことにより(同図では、分周比Rを2から4に変更した
様子を示している)、クロック信号を切り替えることが
できる。この場合、分周器5の出力としてのクロック信
号clkOUTは、原振φの信号と同期しており、必ず
φの立上りエッジで変化するので、切替えによるグリッ
チが発生しないという特徴を有している。しかし、例え
ば前記エミュレーションCPUのクロックジェネレータ
は、通常各種の試験のために非同期のクロック信号を生
成する必要があるので、図7,図8に示したような同期
式のクロック信号源を採用することができない。
周器50を用いれば、原振φに対する分周比Rを変更す
ることで、異なる周期のクロック信号clkOUTを得
ることができる。この回路では、図8のタイミング図に
示すように、任意の時刻t 0において分周比を変更する
ことにより(同図では、分周比Rを2から4に変更した
様子を示している)、クロック信号を切り替えることが
できる。この場合、分周器5の出力としてのクロック信
号clkOUTは、原振φの信号と同期しており、必ず
φの立上りエッジで変化するので、切替えによるグリッ
チが発生しないという特徴を有している。しかし、例え
ば前記エミュレーションCPUのクロックジェネレータ
は、通常各種の試験のために非同期のクロック信号を生
成する必要があるので、図7,図8に示したような同期
式のクロック信号源を採用することができない。
【0005】
【発明の目的】本発明は、前述のような非同期式の従来
回路のクロックジェネレータの欠点を除去するためにな
されたもので、切替え時のリセットを不要とし、かつグ
リッチを発生させることなく複数の非同期クロック信号
を切り替えて選択出力することができるクロックジェネ
レータを提供することを目的とする。
回路のクロックジェネレータの欠点を除去するためにな
されたもので、切替え時のリセットを不要とし、かつグ
リッチを発生させることなく複数の非同期クロック信号
を切り替えて選択出力することができるクロックジェネ
レータを提供することを目的とする。
【0006】
【発明の概要】本発明のクロックジェネレータは、選択
信号,クロック信号,自己回路を駆動する駆動信号を入
力し、他回路を駆動する駆動信号,前記クロック信号を
出力できる回路単位の複数から構成されて成り、各回路
単位は、自己回路単位のクロック信号が選択されている
場合において、該クロック信号以外のクロック信号を選
択する選択信号が入力されたときは、1クロック目に自
己回路のクロック信号の出力を停止し、2クロック目に
前記選択信号により選択された他回路単位に該他回路を
駆動する駆動信号を出力し、他の回路単位のクロック信
号が選択されている場合において、自己回路のクロック
信号を選択する選択信号が入力されたときは、該他の回
路単位が出力する自己回路を駆動する駆動信号を入力し
た後、2クロックサイクル目に自己回路のクロック信号
を出力することを特徴とする(以下、第1発明と言
う)。
信号,クロック信号,自己回路を駆動する駆動信号を入
力し、他回路を駆動する駆動信号,前記クロック信号を
出力できる回路単位の複数から構成されて成り、各回路
単位は、自己回路単位のクロック信号が選択されている
場合において、該クロック信号以外のクロック信号を選
択する選択信号が入力されたときは、1クロック目に自
己回路のクロック信号の出力を停止し、2クロック目に
前記選択信号により選択された他回路単位に該他回路を
駆動する駆動信号を出力し、他の回路単位のクロック信
号が選択されている場合において、自己回路のクロック
信号を選択する選択信号が入力されたときは、該他の回
路単位が出力する自己回路を駆動する駆動信号を入力し
た後、2クロックサイクル目に自己回路のクロック信号
を出力することを特徴とする(以下、第1発明と言
う)。
【0007】また、本発明のクロックジェネレータは、
第1のクロック信号をクロック入力とする第1のフリッ
プフロップ(以下、FF回路と言う)と、この第1のF
F回路の出力をD入力とし、第1のクロック信号をクロ
ック入力とする第2のFF回路と、第2のクロック信号
をクロック入力とする第3のFF回路と、この第3のF
F回路の出力をD入力とし、第2のクロック信号をクロ
ック入力とする第4のFF回路と、第1,第2の非同期
クロック及び第1乃至第4のFF回路の出力を入力と
し、第1,第2のFF回路の出力がともに論理1の場
合、第1のクロック信号を選択出力し、第3,第4のF
F回路の出力がともに論理1の場合、第2のクロック信
号を選択出力するクロック信号選択ゲートと、選択信号
により第1のクロック信号が選択されかつ第4のFF回
路の出力が論理0のときに、第1のFF回路のD入力に
論理1の信号を与える第1のANDゲートと、選択信号
により第2のクロック信号が選択されかつ第2のFF回
路の出力が論理0のときに、第3のFF回路のD入力に
論理1の信号を与える第2のANDゲートと、を有して
成ることをも特徴とする(以下、第2発明と言う)。
第1のクロック信号をクロック入力とする第1のフリッ
プフロップ(以下、FF回路と言う)と、この第1のF
F回路の出力をD入力とし、第1のクロック信号をクロ
ック入力とする第2のFF回路と、第2のクロック信号
をクロック入力とする第3のFF回路と、この第3のF
F回路の出力をD入力とし、第2のクロック信号をクロ
ック入力とする第4のFF回路と、第1,第2の非同期
クロック及び第1乃至第4のFF回路の出力を入力と
し、第1,第2のFF回路の出力がともに論理1の場
合、第1のクロック信号を選択出力し、第3,第4のF
F回路の出力がともに論理1の場合、第2のクロック信
号を選択出力するクロック信号選択ゲートと、選択信号
により第1のクロック信号が選択されかつ第4のFF回
路の出力が論理0のときに、第1のFF回路のD入力に
論理1の信号を与える第1のANDゲートと、選択信号
により第2のクロック信号が選択されかつ第2のFF回
路の出力が論理0のときに、第3のFF回路のD入力に
論理1の信号を与える第2のANDゲートと、を有して
成ることをも特徴とする(以下、第2発明と言う)。
【0008】第1発明のクロックジェネレータにおいて
は、当初、一の回路単位が一のクロック信号を入力して
おり、クロックジェネレータは該一のクロック信号を出
力しているものとする。ここで、他のクロック信号を選
択する選択信号が入力されると、該一の回路単位は1ク
ロック目のエッジ(立上りまたは立下りエッジ、以下単
に「エッジ」と言うというときは何れかのエッジを意味
する)でクロック信号の出力を停止する。そして、2ク
ロック目のエッジで、前記他のクロック信号を入力とす
る他の回路単位に駆動信号を出力する。該他の回路単位
は、上記駆動信号を入力すると自己回路を駆動し、2ク
ロック目のエッジで前記他のクロック信号を出力する。
このように、一のクロック信号と、他のクロック信号の
切替えが衝突を生じさせることなく行われ、したがって
グリッチの発生が防止される。
は、当初、一の回路単位が一のクロック信号を入力して
おり、クロックジェネレータは該一のクロック信号を出
力しているものとする。ここで、他のクロック信号を選
択する選択信号が入力されると、該一の回路単位は1ク
ロック目のエッジ(立上りまたは立下りエッジ、以下単
に「エッジ」と言うというときは何れかのエッジを意味
する)でクロック信号の出力を停止する。そして、2ク
ロック目のエッジで、前記他のクロック信号を入力とす
る他の回路単位に駆動信号を出力する。該他の回路単位
は、上記駆動信号を入力すると自己回路を駆動し、2ク
ロック目のエッジで前記他のクロック信号を出力する。
このように、一のクロック信号と、他のクロック信号の
切替えが衝突を生じさせることなく行われ、したがって
グリッチの発生が防止される。
【0009】また、第2発明のクロックジェネレータに
おいては、当初、第1,第2のFF回路の出力が共に
“1”,第3,第4のFF回路の出力が共に“0”のと
きに、クロック信号選択ゲートから第1のクロック信号
が出力されているものとする。このとき、選択信号が第
2の選択信号を選択するように変化すると、第1のAN
Dゲートの出力が“0”となり、第1のFF回路の出力
が0となり、第1のクロック信号の出力が停止される。
更に、第1のクロック信号の次のエッジで第2のFF回
路の出力も0となる。次に、第2のクロック信号のエッ
ジにより、第2のANDゲートの出力“1”が第3のF
F回路の出力に表れる。しかし、第2のクロック信号の
次のエッジまで第4のFF回路の出力は“0”であり、
クロック信号選択ゲートからは第2のクロック信号は出
力されない。第2のクロック信号の前記次のエッジによ
り第3,第4のFF回路の出力は共に“1”となり、ク
ロック信号選択ゲートから第2のクロック信号が選択出
力される。したがって、クロック信号の切替えは、少な
くとも第1,第2のクロック信号の各1クロック分の期
間におけるクロック信号の空白期間を介して行われるた
め、クロック信号の衝突、すなわちグリッチの発生が防
止される。
おいては、当初、第1,第2のFF回路の出力が共に
“1”,第3,第4のFF回路の出力が共に“0”のと
きに、クロック信号選択ゲートから第1のクロック信号
が出力されているものとする。このとき、選択信号が第
2の選択信号を選択するように変化すると、第1のAN
Dゲートの出力が“0”となり、第1のFF回路の出力
が0となり、第1のクロック信号の出力が停止される。
更に、第1のクロック信号の次のエッジで第2のFF回
路の出力も0となる。次に、第2のクロック信号のエッ
ジにより、第2のANDゲートの出力“1”が第3のF
F回路の出力に表れる。しかし、第2のクロック信号の
次のエッジまで第4のFF回路の出力は“0”であり、
クロック信号選択ゲートからは第2のクロック信号は出
力されない。第2のクロック信号の前記次のエッジによ
り第3,第4のFF回路の出力は共に“1”となり、ク
ロック信号選択ゲートから第2のクロック信号が選択出
力される。したがって、クロック信号の切替えは、少な
くとも第1,第2のクロック信号の各1クロック分の期
間におけるクロック信号の空白期間を介して行われるた
め、クロック信号の衝突、すなわちグリッチの発生が防
止される。
【0010】
【実施例】図1は、第1発明の一実施例を示す回路図で
ある。同図において、各回路単位1A,1B,・・・に
は、非同期のクロック信号clkA,clkB,・・
・、回路単位数に応じたビットの選択信号selが入力
され、また制御線2を介して他の回路単位からの駆動信
号drvが入力される。また、これらの回路単位1A,
1B,・・・は、上記駆動信号drv及び回路単位のそ
れぞれのクロック信号を出力できるように構成されてい
る。なお同図では、各回路単位の出力端子は一括され、
該一括端子から選択されたクロック信号clkOUTが
直接出力されているが、各回路単位の出力をORゲート
を介して出力するようにしてもよい。いま、回路単位1
Cのクロック信号clkCが選択されているものとす
る。この場合には、clkOUTはclkCとなる。こ
こで、選択信号selが回路単位1AのclkAを選択
したものとする。このとき、回路単位1CはclkCの
1クロック目のエッジ(前述のように、立上り,立下り
の何れのエッジであってもよい)で該出力を停止する。
そして、clkCの2クロック目のエッジで回路単位1
Aの駆動信号を制御信号線2上に出力する。回路単位1
Aはこの制御信号線2上の駆動信号を入力し、該駆動信
号入力後2クロック目のエッジでclkAの出力を開始
する。
ある。同図において、各回路単位1A,1B,・・・に
は、非同期のクロック信号clkA,clkB,・・
・、回路単位数に応じたビットの選択信号selが入力
され、また制御線2を介して他の回路単位からの駆動信
号drvが入力される。また、これらの回路単位1A,
1B,・・・は、上記駆動信号drv及び回路単位のそ
れぞれのクロック信号を出力できるように構成されてい
る。なお同図では、各回路単位の出力端子は一括され、
該一括端子から選択されたクロック信号clkOUTが
直接出力されているが、各回路単位の出力をORゲート
を介して出力するようにしてもよい。いま、回路単位1
Cのクロック信号clkCが選択されているものとす
る。この場合には、clkOUTはclkCとなる。こ
こで、選択信号selが回路単位1AのclkAを選択
したものとする。このとき、回路単位1CはclkCの
1クロック目のエッジ(前述のように、立上り,立下り
の何れのエッジであってもよい)で該出力を停止する。
そして、clkCの2クロック目のエッジで回路単位1
Aの駆動信号を制御信号線2上に出力する。回路単位1
Aはこの制御信号線2上の駆動信号を入力し、該駆動信
号入力後2クロック目のエッジでclkAの出力を開始
する。
【0011】図2は、第2発明のクロックジェネレータ
の一実施例を示す回路図である。同図において、AND
ゲート11は否定入力端子12,13を有し、否定入力
端子12には選択信号selXが入力され、否定入力端
子13には、後述するD−FF回路20のQ出力信号d
qX(駆動信号drv)が入力される。この選択信号s
elXは、クロック信号clkXを選択する場合には
“1”とし、クロック信号clkYを選択する場合には
“0”とする。このANDゲート11の出力信号は、D
−FF回路14のD入力端子に与えられる。D−FF回
路14は否定クロック入力端子clkにクロック信号c
lkYを入力し、その立下りエッジによりそのときのD
入力状態をQ端子から出力する。このD−FF回路14
のQ出力信号qYはD−FF回路15のD入力端子に与
えられ、このD−FF回路15の否定クロック入力端子
clkにはD−FF回路14と同様、クロック信号cl
kYが入力される。
の一実施例を示す回路図である。同図において、AND
ゲート11は否定入力端子12,13を有し、否定入力
端子12には選択信号selXが入力され、否定入力端
子13には、後述するD−FF回路20のQ出力信号d
qX(駆動信号drv)が入力される。この選択信号s
elXは、クロック信号clkXを選択する場合には
“1”とし、クロック信号clkYを選択する場合には
“0”とする。このANDゲート11の出力信号は、D
−FF回路14のD入力端子に与えられる。D−FF回
路14は否定クロック入力端子clkにクロック信号c
lkYを入力し、その立下りエッジによりそのときのD
入力状態をQ端子から出力する。このD−FF回路14
のQ出力信号qYはD−FF回路15のD入力端子に与
えられ、このD−FF回路15の否定クロック入力端子
clkにはD−FF回路14と同様、クロック信号cl
kYが入力される。
【0012】一方、ANDゲート16は、入力端子17
及び否定入力端子18を有し、入力端子17には選択信
号selXが入力され、否定入力18にはD−FF回路
15の出力信号dqY(駆動信号drv)が入力され
る。このANDゲート16の出力は、D−FF回路19
のD入力端子に与えられ、否定クロック入力端子clk
にはクロック信号clkXが入力される。このクロック
信号clkXはclkYと非同期で、かつ異なる周期を
持つ信号である。D−FF回路19のQ出力信号qX
は、D−FF回路20のD入力端子に与えられ、このD
FF回路20の否定クロック入力端子clkにはD−F
F回路19と同様クロック信号clkXが入力される。
なお、図2においては、D−FF回路14,15,1
9,20の各リセット端子resにリセット信号res
etを与えることで、全てのFF回路をリセットし、そ
のQ出力を全て“0”とすることができるように構成し
ている。また、D−FF回路14,15のリセット端子
resへの上記resetの入力の図示は便宜上省略し
てある。
及び否定入力端子18を有し、入力端子17には選択信
号selXが入力され、否定入力18にはD−FF回路
15の出力信号dqY(駆動信号drv)が入力され
る。このANDゲート16の出力は、D−FF回路19
のD入力端子に与えられ、否定クロック入力端子clk
にはクロック信号clkXが入力される。このクロック
信号clkXはclkYと非同期で、かつ異なる周期を
持つ信号である。D−FF回路19のQ出力信号qX
は、D−FF回路20のD入力端子に与えられ、このD
FF回路20の否定クロック入力端子clkにはD−F
F回路19と同様クロック信号clkXが入力される。
なお、図2においては、D−FF回路14,15,1
9,20の各リセット端子resにリセット信号res
etを与えることで、全てのFF回路をリセットし、そ
のQ出力を全て“0”とすることができるように構成し
ている。また、D−FF回路14,15のリセット端子
resへの上記resetの入力の図示は便宜上省略し
てある。
【0013】本実施例では、クロック信号選択ゲートは
2つの3入力ANDゲート21,22及びこれらの出力
を入力とするORゲート23から構成されている。この
一方のANDゲート21にはD−FF回路14,15の
出力信号qY,dqY及びクロック信号clkYが入力
され、他方のANDゲート22にはD−FF回路19,
20の出力信号qX,dqX及びクロック信号clkX
が入力される(なお上記ORゲート23により、出力さ
れるクロック信号は、もともとのクロック信号の位相に
一致する)。なお、クロックジェネレータの出力clk
OUTは次式で与えられる。
2つの3入力ANDゲート21,22及びこれらの出力
を入力とするORゲート23から構成されている。この
一方のANDゲート21にはD−FF回路14,15の
出力信号qY,dqY及びクロック信号clkYが入力
され、他方のANDゲート22にはD−FF回路19,
20の出力信号qX,dqX及びクロック信号clkX
が入力される(なお上記ORゲート23により、出力さ
れるクロック信号は、もともとのクロック信号の位相に
一致する)。なお、クロックジェネレータの出力clk
OUTは次式で与えられる。
【0014】
【数1】clkOUT=qY*dqY*clkY +qX*dqX*clkX ここで、符号「*」は論理積、符号「+」は論理和を表
している。
している。
【0015】次に、このように構成されたクロックジェ
ネレータの動作について説明する。以下の説明におい
て、D−FF回路19,20,14,15の出力状態を
(qX dqX,qY dqY)で表すことにする。ま
ず、リセット信号resetを各D−FF回路19,2
0,14,15に与えてリセットし、初期状態(00,
00)にする。いま、選択信号selXが“0”である
とすると、ANDゲート11の出力信号は“1”であ
り、クロック信号clkYの立下りによりD−FF回路
14の出力信号qYが“1”になり、FF回路出力が上
記初期状態(00,00)から(00,10)に変化す
る。このとき、ANDゲート16の出力は選択信号se
lXが“0”となっているので“0”である。そして、
clkYの次のクロックの立下りエッジでD−FF回路
16の出力信号dqYが“1”となり、FF回路出力状
態は(00,11)となる。この状態になったとき、c
lkYがclkOUTとして出力される。このとき、D
−FF回路19,20の出力信号qX,dqXは共に
“0”であり、clkXはclkOUTに全く影響を与
えることはない。したがって、clkYがクロックジェ
ネレータの出力として選択され、選択信号selXが
“0”のままである限りFF回路出力は変化せず、cl
kYの選択が維持される。
ネレータの動作について説明する。以下の説明におい
て、D−FF回路19,20,14,15の出力状態を
(qX dqX,qY dqY)で表すことにする。ま
ず、リセット信号resetを各D−FF回路19,2
0,14,15に与えてリセットし、初期状態(00,
00)にする。いま、選択信号selXが“0”である
とすると、ANDゲート11の出力信号は“1”であ
り、クロック信号clkYの立下りによりD−FF回路
14の出力信号qYが“1”になり、FF回路出力が上
記初期状態(00,00)から(00,10)に変化す
る。このとき、ANDゲート16の出力は選択信号se
lXが“0”となっているので“0”である。そして、
clkYの次のクロックの立下りエッジでD−FF回路
16の出力信号dqYが“1”となり、FF回路出力状
態は(00,11)となる。この状態になったとき、c
lkYがclkOUTとして出力される。このとき、D
−FF回路19,20の出力信号qX,dqXは共に
“0”であり、clkXはclkOUTに全く影響を与
えることはない。したがって、clkYがクロックジェ
ネレータの出力として選択され、選択信号selXが
“0”のままである限りFF回路出力は変化せず、cl
kYの選択が維持される。
【0016】次に、クロック信号clkXへの切替えを
行う場合、選択信号selXが“1”になる。これによ
り、ANDゲート11の出力信号が“0”となり、更に
クロック信号clkYの立下りによりD−FF回路14
の出力qYは“0”となり、FF回路出力状態は(0
0,01)に変化する。これにより、ANDゲート21
の出力は“0”となる。また、このときANDゲート2
2の出力は、“0”である。これは、D−FF回路1
9,20の出力qX,dqXが“0”のままであるため
である。したがって、ORゲート23の出力は“0”と
なる。そして、クロック信号clkYのその次の立下り
エッジで、D−FF回路15の出力dqYは“0”とな
り、FF回路出力状態は(00,00)となる。dqY
が“0”となったことにより、ANDゲート16の出力
信号が“1”となり、clkXの立下りによりD−FF
回路19の出力信号qXが“1”となり、FF回路出力
状態は(10,00)となる。また、クロック信号cl
kXの次のクロックの立下りエッジで、D−FF回路2
0の出力信号dqXも“1”となり、FF回路出力状態
は(11,00)となる。これにより、ORゲート23
の出力信号clkOUTにはクロック信号clkXが表
れ、クロック信号clkYから、clkXへの切替えが
完了する。
行う場合、選択信号selXが“1”になる。これによ
り、ANDゲート11の出力信号が“0”となり、更に
クロック信号clkYの立下りによりD−FF回路14
の出力qYは“0”となり、FF回路出力状態は(0
0,01)に変化する。これにより、ANDゲート21
の出力は“0”となる。また、このときANDゲート2
2の出力は、“0”である。これは、D−FF回路1
9,20の出力qX,dqXが“0”のままであるため
である。したがって、ORゲート23の出力は“0”と
なる。そして、クロック信号clkYのその次の立下り
エッジで、D−FF回路15の出力dqYは“0”とな
り、FF回路出力状態は(00,00)となる。dqY
が“0”となったことにより、ANDゲート16の出力
信号が“1”となり、clkXの立下りによりD−FF
回路19の出力信号qXが“1”となり、FF回路出力
状態は(10,00)となる。また、クロック信号cl
kXの次のクロックの立下りエッジで、D−FF回路2
0の出力信号dqXも“1”となり、FF回路出力状態
は(11,00)となる。これにより、ORゲート23
の出力信号clkOUTにはクロック信号clkXが表
れ、クロック信号clkYから、clkXへの切替えが
完了する。
【0017】以上のクロック信号clkYからclkX
へのの切替えは、図3に示すように行われる。すなわ
ち、時刻t 0以前では、FF回路出力状態が(00,1
1)であり、出力信号clkOUTとしてクロック信号
clkYが選択されている。時刻t 0で選択信号sel
Xを“0”から“1”に変化させる。クロックclkY
の立下り時刻t 1においてFF回路出力状態は、(0
0,01)となり、出力信号clkOUTにクロックc
lkYが表れなくなる。クロックclkYの次のクロッ
クの立下りエッジ(時刻t 2)で(00,00)、クロ
ック信号clkXの立下りエッジ(時刻t 3)で(1
0,00)となり、更にクロック信号clkXの次の立
下りエッジ(時刻t 4)で(11,00)となる。この
ようにして出力信号clkOUTとしてクロック信号c
lkXが出力される。なお、図3ではqX*dqX,q
Y*dqYの状態を併せて記載してある。
へのの切替えは、図3に示すように行われる。すなわ
ち、時刻t 0以前では、FF回路出力状態が(00,1
1)であり、出力信号clkOUTとしてクロック信号
clkYが選択されている。時刻t 0で選択信号sel
Xを“0”から“1”に変化させる。クロックclkY
の立下り時刻t 1においてFF回路出力状態は、(0
0,01)となり、出力信号clkOUTにクロックc
lkYが表れなくなる。クロックclkYの次のクロッ
クの立下りエッジ(時刻t 2)で(00,00)、クロ
ック信号clkXの立下りエッジ(時刻t 3)で(1
0,00)となり、更にクロック信号clkXの次の立
下りエッジ(時刻t 4)で(11,00)となる。この
ようにして出力信号clkOUTとしてクロック信号c
lkXが出力される。なお、図3ではqX*dqX,q
Y*dqYの状態を併せて記載してある。
【0018】図3からわかるように、クロック信号cl
kYからclkXへの切替えは、t1における今まで選
択されていたclkYの出力停止、t 1〜t 2のclk
Yの1クロック分の空白期間生成、t 3〜t 4の新たに
選択されるclkXの1クロック分の空白期間生成、t
4におけるクロック信号clkXの出力という手順で行
われる。したがって、従来の非同期式クロックジェネレ
ータ回路においてグリッチ発生の原因となっていたクロ
ック信号clkYとclkXの衝突が確実に防止され
る。クロック信号clkXからclkYへの切替えは、
選択信号selXを“0”にすることにより上述の動作
と同様に行われる。図4は、2つのクロック信号clk
X,clkYの切替えによるFF回路出力状態の遷移を
表すグラフであり、同図においてクロック信号clkY
からclkXへの遷移を実線で、クロック信号clkX
からclkYへの遷移を点線で表し、その移行状態を
〜及び′〜′で表してある。FF回路出力状態が
(11,00)または(00,11)のときが安定状態
であり、この状態でクロック信号clkX,clkYが
選択出力される。なお、上記回路においてクロック信号
clkX,clkYの一方が直流信号である場合に対処
することもできる。例えば、clkXが交流信号、cl
kYが直流信号である場合に出力をclkYからclk
Xに切り替える場合には、まず強制的にD−FF回路1
4,15,29,20をリセットして初期状態(00,
00)に戻し、次に選択信号selを“1”として(0
0,00)→(10,00)→(11,00)の手順で
直流信号のクロック信号clkYから交流信号のクロッ
クclkXに切り替えることができる。
kYからclkXへの切替えは、t1における今まで選
択されていたclkYの出力停止、t 1〜t 2のclk
Yの1クロック分の空白期間生成、t 3〜t 4の新たに
選択されるclkXの1クロック分の空白期間生成、t
4におけるクロック信号clkXの出力という手順で行
われる。したがって、従来の非同期式クロックジェネレ
ータ回路においてグリッチ発生の原因となっていたクロ
ック信号clkYとclkXの衝突が確実に防止され
る。クロック信号clkXからclkYへの切替えは、
選択信号selXを“0”にすることにより上述の動作
と同様に行われる。図4は、2つのクロック信号clk
X,clkYの切替えによるFF回路出力状態の遷移を
表すグラフであり、同図においてクロック信号clkY
からclkXへの遷移を実線で、クロック信号clkX
からclkYへの遷移を点線で表し、その移行状態を
〜及び′〜′で表してある。FF回路出力状態が
(11,00)または(00,11)のときが安定状態
であり、この状態でクロック信号clkX,clkYが
選択出力される。なお、上記回路においてクロック信号
clkX,clkYの一方が直流信号である場合に対処
することもできる。例えば、clkXが交流信号、cl
kYが直流信号である場合に出力をclkYからclk
Xに切り替える場合には、まず強制的にD−FF回路1
4,15,29,20をリセットして初期状態(00,
00)に戻し、次に選択信号selを“1”として(0
0,00)→(10,00)→(11,00)の手順で
直流信号のクロック信号clkYから交流信号のクロッ
クclkXに切り替えることができる。
【0019】上述の実施例では、2つのクロック信号を
切り替える場合について説明したが、任意のN個のクロ
ック信号の切替えも同様に行うことができる。例えば、
3個のクロック信号を切り替える場合には、FF回路出
力状態を(qA dqA,qB dqB,qC dq
C)の3次元に拡張することができる。この場合には、
図示はしないが、図1に示したジェネレータにおいて、
回路単位を1A,1B,1Cとし、各回路単位を2つの
D−FF回路(図2における、FF回路14,15また
は19,20に相当)と、2つの選択回路(図2におけ
るANDゲート11または16及び21,22に相当)
と、1つのORゲート(図2における、ORゲート23
に相当)により容易に構成できる。
切り替える場合について説明したが、任意のN個のクロ
ック信号の切替えも同様に行うことができる。例えば、
3個のクロック信号を切り替える場合には、FF回路出
力状態を(qA dqA,qB dqB,qC dq
C)の3次元に拡張することができる。この場合には、
図示はしないが、図1に示したジェネレータにおいて、
回路単位を1A,1B,1Cとし、各回路単位を2つの
D−FF回路(図2における、FF回路14,15また
は19,20に相当)と、2つの選択回路(図2におけ
るANDゲート11または16及び21,22に相当)
と、1つのORゲート(図2における、ORゲート23
に相当)により容易に構成できる。
【0020】リセット状態から、クロック信号clkA
を選択する場合、 (00,00,00)→(10,00,00)を経て安
定状態(11,00,00)となる。 また、この状態からクロック信号clkBを選択するす
る場合、 (11,00,00)→(01,00,00)→(0
0,10,00)を経て安定状態(00,11,00)
となる。 更に、この状態からクロック信号clkCを選択する場
合、 (00,11,00)→(00,01,00)→(0
0,00,00)→(00,00,10)を経て安定状
態(00,00,11)となる。 この場合にも、クロック信号の切替えは今まで選択され
ていたクロック信号の1クロック分の空白期間及び新た
に選択されるクロック信号の1クロック分の空白期間を
経た後に行われるため、クロック信号の衝突に起因する
グリッチの発生を防止でき、したがって、クロックジェ
ネレータのリセットを行うことなく3クロック信号cl
kA,clkB,clkC間での切替えを行うことがで
きる。
を選択する場合、 (00,00,00)→(10,00,00)を経て安
定状態(11,00,00)となる。 また、この状態からクロック信号clkBを選択するす
る場合、 (11,00,00)→(01,00,00)→(0
0,10,00)を経て安定状態(00,11,00)
となる。 更に、この状態からクロック信号clkCを選択する場
合、 (00,11,00)→(00,01,00)→(0
0,00,00)→(00,00,10)を経て安定状
態(00,00,11)となる。 この場合にも、クロック信号の切替えは今まで選択され
ていたクロック信号の1クロック分の空白期間及び新た
に選択されるクロック信号の1クロック分の空白期間を
経た後に行われるため、クロック信号の衝突に起因する
グリッチの発生を防止でき、したがって、クロックジェ
ネレータのリセットを行うことなく3クロック信号cl
kA,clkB,clkC間での切替えを行うことがで
きる。
【0021】なお、上記実施例はICEのクロックジェ
ネレータに好適に使用されるが、本発明は例えば一般の
マイクロプロセッサ応用機器において極度に遅いクロッ
クを使用している場合のリセット動作にも有効に適用さ
れる。すなわち、マイクロプロセッサ応用機器のリセッ
ト動作は、通常クロックと同期して行うため、低速クロ
ックを使用しているとリセットシーケンスが完了するま
でに長時間を必要とするが、リセットの際に本発明のク
ロックジェネレータを用いて、低速クロック信号を高速
クロック信号に切り替えることで、速やかにリセットシ
ーケンスを実行することができる。
ネレータに好適に使用されるが、本発明は例えば一般の
マイクロプロセッサ応用機器において極度に遅いクロッ
クを使用している場合のリセット動作にも有効に適用さ
れる。すなわち、マイクロプロセッサ応用機器のリセッ
ト動作は、通常クロックと同期して行うため、低速クロ
ックを使用しているとリセットシーケンスが完了するま
でに長時間を必要とするが、リセットの際に本発明のク
ロックジェネレータを用いて、低速クロック信号を高速
クロック信号に切り替えることで、速やかにリセットシ
ーケンスを実行することができる。
【0022】
【発明の効果】以上説明したように、本発明によれば、
複数の非同期クロック信号を使用する例えばICE等の
マイクロプロセッサプロセッサ応用機器において、一の
クロック信号から他のクロック信号への切り替えの際
に、各クロックが衝突しないように回路構成としたの
で、クリセットを行うことなく、かつグリッチの生じる
ことのないクロックジェネレータを提供できる。
複数の非同期クロック信号を使用する例えばICE等の
マイクロプロセッサプロセッサ応用機器において、一の
クロック信号から他のクロック信号への切り替えの際
に、各クロックが衝突しないように回路構成としたの
で、クリセットを行うことなく、かつグリッチの生じる
ことのないクロックジェネレータを提供できる。
【図1】第1発明のクロックジェネレータの一実施例を
示す回路図である。
示す回路図である。
【図2】第2発明のクロックジェネレータの一実施例を
示す回路図である。
示す回路図である。
【図3】図2においてクロック信号切替えの際の2クロ
ック信号及び出力信号の関係を示すタイミング図であ
る。
ック信号及び出力信号の関係を示すタイミング図であ
る。
【図4】図2の回路における、各D−FF回路の出力状
態を2次元座標を用いて表したグラフである。
態を2次元座標を用いて表したグラフである。
【図5】非同期信号切替えのための従来のセレクタを示
す概念図である。
す概念図である。
【図6】図5のセレクタにおけるグリッチ発生の様子を
示すタイミング図である。
示すタイミング図である。
【図7】従来の同期式のクロックジェネレータを示す説
明図である。
明図である。
【図8】図7のクロックジェネレータの原振と出力信号
との関係を示すタイミング図である。
との関係を示すタイミング図である。
1A,1B,・・・クロックジェネレータの回路単位 2 制御信号線 11,17 ANDゲート 14,15,19,20FF回路 21,22,23クロック信号選択ゲート sel,selX,selY選択信号 clkA,clkB,・・・、clkX,clkYクロ
ック信号 clkOUT選択されたクロック信号
ック信号 clkOUT選択されたクロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G06F 11/28 L 8725−5B
Claims (2)
- 【請求項1】 複数の非同期クロック信号を入力し、選
択信号に応じて何れかのクロック信号を出力するクロッ
クジェネレータにおいて、 選択信号,クロック信号,自己回路を駆動する駆動信号
を入力し、他回路を駆動する駆動信号,前記クロック信
号を出力できる回路単位の複数から構成されて成り、各
回路単位は、 自己回路単位のクロック信号が選択されている場合にお
いて、該クロック信号以外のクロック信号を選択する選
択信号が入力されたときは、1クロック目に自己回路の
クロック信号の出力を停止し、2クロック目に前記選択
信号により選択された他回路単位に該他回路を駆動する
駆動信号を出力し、 他の回路単位のクロック信号が選択されている場合にお
いて、自己回路のクロック信号を選択する選択信号が入
力されたときは、該他の回路単位が出力する自己回路を
駆動する駆動信号を入力した後、2クロックサイクル目
に自己回路のクロック信号を出力することを特徴とする
クロックジェネレータ。 - 【請求項2】 非同期の第1,第2のクロック信号を入
力し、選択信号に応じて何れかのクロック信号を出力す
るクロックジェネレータにおいて、 第1のクロック信号をクロック入力とする第1のフリッ
プフロップと、この第1のフリップフロップの出力をD
入力とし、第1のクロック信号をクロック入力とする第
2のフリップフロップと、 第2のクロック信号をクロック入力とする第3のフリッ
プフロップと、この第3のフリップフロップの出力をD
入力とし、第2のクロック信号をクロック入力とする第
4のフリップフロップと、 第1,第2の非同期クロック及び第1ないし第4のフリ
ップフロップの出力を入力とし、第1,第2のフリップ
フロップの出力がともに論理1の場合、第1のクロック
信号を選択出力し、第3,第4のフリップフロップの出
力がともに論理1の場合、第2のクロック信号を選択出
力するクロック信号選択ゲートと、 選択信号により第1のクロック信号が選択されかつ第4
のフリップフロップの出力が論理0のときに、第1のフ
リップフロップのD入力に論理1の信号を与える第1の
ANDゲートと、 選択信号により第2のクロック信号が選択されかつ第2
のフリップフロップの出力が論理0のときに、第3のフ
リップフロップのD入力に論理1の信号を与える第2の
ANDゲートと、を有して成ることを特徴とするクロッ
クジェネレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3290734A JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3290734A JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05100766A true JPH05100766A (ja) | 1993-04-23 |
Family
ID=17759833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3290734A Pending JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05100766A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795932B2 (en) | 2000-12-15 | 2004-09-21 | Renesas Technology Corp. | Clock switchover circuit |
US6882184B2 (en) | 2002-11-18 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Clock switching circuit |
JP2010049707A (ja) * | 2009-11-30 | 2010-03-04 | Fujitsu Microelectronics Ltd | リセット制御回路及びリセット制御方法 |
EP2762990B1 (en) * | 2013-02-01 | 2015-12-09 | Nxp B.V. | Clock selection circuit and method |
EP3388850A1 (en) * | 2017-04-13 | 2018-10-17 | NXP USA, Inc. | Reset management circuit and method therefor |
-
1991
- 1991-10-09 JP JP3290734A patent/JPH05100766A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795932B2 (en) | 2000-12-15 | 2004-09-21 | Renesas Technology Corp. | Clock switchover circuit |
US6882184B2 (en) | 2002-11-18 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Clock switching circuit |
JP2010049707A (ja) * | 2009-11-30 | 2010-03-04 | Fujitsu Microelectronics Ltd | リセット制御回路及びリセット制御方法 |
EP2762990B1 (en) * | 2013-02-01 | 2015-12-09 | Nxp B.V. | Clock selection circuit and method |
EP3388850A1 (en) * | 2017-04-13 | 2018-10-17 | NXP USA, Inc. | Reset management circuit and method therefor |
CN108872828A (zh) * | 2017-04-13 | 2018-11-23 | 恩智浦美国有限公司 | 复位管理电路和用于复位管理电路的方法 |
CN108872828B (zh) * | 2017-04-13 | 2022-07-08 | 恩智浦美国有限公司 | 复位管理电路和用于复位管理电路的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5425074A (en) | Fast programmable/resettable CMOS Johnson counters | |
US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
JP3537419B2 (ja) | エミュレーション・システムにおけるクロック生成及び分配 | |
US4853653A (en) | Multiple input clock selector | |
US4870299A (en) | Dynamic switching circuit for multiple asynchronous clock sources | |
JP2002055732A (ja) | デスキュー回路を有するクロック生成器 | |
JPH04288607A (ja) | クロック信号切り換え回路 | |
US9203415B2 (en) | Modulated clock synchronizer | |
JPH05100766A (ja) | クロツクジエネレータ | |
JPH05506757A (ja) | 同期デジタルクロック用スケーラ | |
KR100487050B1 (ko) | 반도체 테스트 시스템용 타이밍 발생 회로 | |
KR100240278B1 (ko) | 엘시디 드라이버용 클럭발생회로 | |
US6400188B1 (en) | Test mode clock multiplication | |
KR100657161B1 (ko) | 글리치가 적은 엔-분주 클럭 발생기 | |
KR950002296B1 (ko) | 펄스폭 변조(pwm)방식의 모터 제어시스템의 제어된 pwm신호 발생장치 | |
JPH0879029A (ja) | 4相クロツクパルス発生回路 | |
US6675312B1 (en) | Majority vote circuit for test mode clock multiplication | |
KR0186058B1 (ko) | 동기식 클럭 발생회로 | |
JPH04160818A (ja) | 分周装置 | |
JP3031206B2 (ja) | 分周回路 | |
JPH0277914A (ja) | 多相クロック発生回路 | |
JPH05100763A (ja) | クロツク制御回路 | |
KR20020020551A (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
JPH04183116A (ja) | 同期式カウンタ | |
JPH05256913A (ja) | 半導体集積回路装置 |