JPH05100766A - クロツクジエネレータ - Google Patents
クロツクジエネレータInfo
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- JPH05100766A JPH05100766A JP3290734A JP29073491A JPH05100766A JP H05100766 A JPH05100766 A JP H05100766A JP 3290734 A JP3290734 A JP 3290734A JP 29073491 A JP29073491 A JP 29073491A JP H05100766 A JPH05100766 A JP H05100766A
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- Japan
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- signal
- circuit
- output
- clock signal
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Abstract
(57)【要約】
【目的】 切替え時のリセットを不要とし、かつグリッ
チを発生させることなく複数の非同期クロック信号を切
り替えて選択出力する。 【構成】 当初、ＦＦ回路１４，１５の出力が共に
“１”，ＦＦ回路１９，２０の出力が共に“０”であ
り、選択ゲート（２１〜２３）からｃｌｋＹが出力され
ているものとする。このとき、選択信号ｓｅｌがｃｌｋ
Ｘを選択するように変化させると、ＡＮＤゲート１１の
出力が“０”、ＦＦ回路１４の出力が０となり、ｃｌｋ
Ｙの出力が停止される。次に、ｃｌｋＸの立下りによ
り、ＡＮＤゲート１６の出力“１”がＦＦ回路１９の出
力に表れる。しかし、ｃｌｋＸの次の立下りまでＦＦ回
路２０の出力は“０”であり、選択ゲートからはｃｌｋ
Ｘは出力されない。ｃｌｋＸの前記次の立上りエッジに
よりＦＦ回路２０の出力は“１”となり、選択ゲートか
らｃｌｋＸが選択出力される。
チを発生させることなく複数の非同期クロック信号を切
り替えて選択出力する。 【構成】 当初、ＦＦ回路１４，１５の出力が共に
“１”，ＦＦ回路１９，２０の出力が共に“０”であ
り、選択ゲート（２１〜２３）からｃｌｋＹが出力され
ているものとする。このとき、選択信号ｓｅｌがｃｌｋ
Ｘを選択するように変化させると、ＡＮＤゲート１１の
出力が“０”、ＦＦ回路１４の出力が０となり、ｃｌｋ
Ｙの出力が停止される。次に、ｃｌｋＸの立下りによ
り、ＡＮＤゲート１６の出力“１”がＦＦ回路１９の出
力に表れる。しかし、ｃｌｋＸの次の立下りまでＦＦ回
路２０の出力は“０”であり、選択ゲートからはｃｌｋ
Ｘは出力されない。ｃｌｋＸの前記次の立上りエッジに
よりＦＦ回路２０の出力は“１”となり、選択ゲートか
らｃｌｋＸが選択出力される。
Description
【０００１】
【産業上の利用分野】本発明は、インサーキットエミュ
レータ（ＩＣＥ）に搭載されたＣＰＵ等に必要なクロッ
ク信号を、複数の非同期信号からグリッチなしに選択で
きるように構成したクロックジェネレータに関する。
レータ（ＩＣＥ）に搭載されたＣＰＵ等に必要なクロッ
ク信号を、複数の非同期信号からグリッチなしに選択で
きるように構成したクロックジェネレータに関する。
【０００２】
【技術背景】一般に，マイクロプロセッサ応用機器の動
作試験・評価は、ＩＣＥのエミュレーションＣＰＵから
試験信号を与えることにより行われる。種々の条件下で
の試験のためには、エミュレーションＣＰＵのクロック
信号として、複数の異なる信号を必要とする。このよう
なクロック信号を発生する従来の回路として、図５に示
すような複数の非同期クロック信号をセレクタにより切
り替えて異なるクロック信号を得る回路がある。図５に
おいて、マルチプレクサ等のセレクタ４０は、複数の異
なる非同期のクロック信号ｃｌｋ １〜ｃｌｋ Ｎを入力
し、選択信号ｓｅｌによりこれらを切り替えて選択出力
する。図６は、２クロック信号（ｃｌｋＸ，ｃｌｋＹ）
入力のセレクタ４０の各信号関係を示すタイミング図で
あり、同図に示すように、選択信号ｓｅｌが“０”、す
なわちクロック信号ｃｌｋＸが選択されている場合に、
ｓｅｌを“０”から“１”に変化させれば、セレクタ４
０の出力ｃｌｋＯＵＴをｃｌｋＸからｃｌｋＹに切り替
えることができる。
作試験・評価は、ＩＣＥのエミュレーションＣＰＵから
試験信号を与えることにより行われる。種々の条件下で
の試験のためには、エミュレーションＣＰＵのクロック
信号として、複数の異なる信号を必要とする。このよう
なクロック信号を発生する従来の回路として、図５に示
すような複数の非同期クロック信号をセレクタにより切
り替えて異なるクロック信号を得る回路がある。図５に
おいて、マルチプレクサ等のセレクタ４０は、複数の異
なる非同期のクロック信号ｃｌｋ １〜ｃｌｋ Ｎを入力
し、選択信号ｓｅｌによりこれらを切り替えて選択出力
する。図６は、２クロック信号（ｃｌｋＸ，ｃｌｋＹ）
入力のセレクタ４０の各信号関係を示すタイミング図で
あり、同図に示すように、選択信号ｓｅｌが“０”、す
なわちクロック信号ｃｌｋＸが選択されている場合に、
ｓｅｌを“０”から“１”に変化させれば、セレクタ４
０の出力ｃｌｋＯＵＴをｃｌｋＸからｃｌｋＹに切り替
えることができる。
【０００３】しかし、上記のようなセレクタ４０では、
クロック信号ｃｌｋＸとｃｌｋＹとが非同期であるた
め、これらを切り替える際にクロック信号同士の衝突が
生じ、ｃｌｋＯＵＴに図６の時刻ｔ ０に示されるような
グリッチＧが発生することがある。例えばＩＣＥにおけ
るエミュレーションＣＰＵのクロック信号に、上記のよ
うなグリッチが生じると、ＣＰＵ等の誤動作の原因とな
り、正常な試験を行うことができなくなる。そこで、従
来の非同期式クロックジェネレータにおいては、一旦、
回路をリセットしてからクロック信号の切替えを行うこ
とで、上記グリッチの発生を防止している。しかし、ク
ロック信号の切替え時に回路をリセットすることは、煩
雑であり、またリセット動作のための時間を必要とする
ばかりでなく、該リセットが試験中断を余儀無くする
等、種々の不都合を生じる。
クロック信号ｃｌｋＸとｃｌｋＹとが非同期であるた
め、これらを切り替える際にクロック信号同士の衝突が
生じ、ｃｌｋＯＵＴに図６の時刻ｔ ０に示されるような
グリッチＧが発生することがある。例えばＩＣＥにおけ
るエミュレーションＣＰＵのクロック信号に、上記のよ
うなグリッチが生じると、ＣＰＵ等の誤動作の原因とな
り、正常な試験を行うことができなくなる。そこで、従
来の非同期式クロックジェネレータにおいては、一旦、
回路をリセットしてからクロック信号の切替えを行うこ
とで、上記グリッチの発生を防止している。しかし、ク
ロック信号の切替え時に回路をリセットすることは、煩
雑であり、またリセット動作のための時間を必要とする
ばかりでなく、該リセットが試験中断を余儀無くする
等、種々の不都合を生じる。
【０００４】一方、図７に示すようなプログラマブル分
周器５０を用いれば、原振φに対する分周比Ｒを変更す
ることで、異なる周期のクロック信号ｃｌｋＯＵＴを得
ることができる。この回路では、図８のタイミング図に
示すように、任意の時刻ｔ ０において分周比を変更する
ことにより（同図では、分周比Ｒを２から４に変更した
様子を示している）、クロック信号を切り替えることが
できる。この場合、分周器５の出力としてのクロック信
号ｃｌｋＯＵＴは、原振φの信号と同期しており、必ず
φの立上りエッジで変化するので、切替えによるグリッ
チが発生しないという特徴を有している。しかし、例え
ば前記エミュレーションＣＰＵのクロックジェネレータ
は、通常各種の試験のために非同期のクロック信号を生
成する必要があるので、図７，図８に示したような同期
式のクロック信号源を採用することができない。
周器５０を用いれば、原振φに対する分周比Ｒを変更す
ることで、異なる周期のクロック信号ｃｌｋＯＵＴを得
ることができる。この回路では、図８のタイミング図に
示すように、任意の時刻ｔ ０において分周比を変更する
ことにより（同図では、分周比Ｒを２から４に変更した
様子を示している）、クロック信号を切り替えることが
できる。この場合、分周器５の出力としてのクロック信
号ｃｌｋＯＵＴは、原振φの信号と同期しており、必ず
φの立上りエッジで変化するので、切替えによるグリッ
チが発生しないという特徴を有している。しかし、例え
ば前記エミュレーションＣＰＵのクロックジェネレータ
は、通常各種の試験のために非同期のクロック信号を生
成する必要があるので、図７，図８に示したような同期
式のクロック信号源を採用することができない。
【０００５】
【発明の目的】本発明は、前述のような非同期式の従来
回路のクロックジェネレータの欠点を除去するためにな
されたもので、切替え時のリセットを不要とし、かつグ
リッチを発生させることなく複数の非同期クロック信号
を切り替えて選択出力することができるクロックジェネ
レータを提供することを目的とする。
回路のクロックジェネレータの欠点を除去するためにな
されたもので、切替え時のリセットを不要とし、かつグ
リッチを発生させることなく複数の非同期クロック信号
を切り替えて選択出力することができるクロックジェネ
レータを提供することを目的とする。
【０００６】
【発明の概要】本発明のクロックジェネレータは、選択
信号，クロック信号，自己回路を駆動する駆動信号を入
力し、他回路を駆動する駆動信号，前記クロック信号を
出力できる回路単位の複数から構成されて成り、各回路
単位は、自己回路単位のクロック信号が選択されている
場合において、該クロック信号以外のクロック信号を選
択する選択信号が入力されたときは、１クロック目に自
己回路のクロック信号の出力を停止し、２クロック目に
前記選択信号により選択された他回路単位に該他回路を
駆動する駆動信号を出力し、他の回路単位のクロック信
号が選択されている場合において、自己回路のクロック
信号を選択する選択信号が入力されたときは、該他の回
路単位が出力する自己回路を駆動する駆動信号を入力し
た後、２クロックサイクル目に自己回路のクロック信号
を出力することを特徴とする（以下、第１発明と言
う）。
信号，クロック信号，自己回路を駆動する駆動信号を入
力し、他回路を駆動する駆動信号，前記クロック信号を
出力できる回路単位の複数から構成されて成り、各回路
単位は、自己回路単位のクロック信号が選択されている
場合において、該クロック信号以外のクロック信号を選
択する選択信号が入力されたときは、１クロック目に自
己回路のクロック信号の出力を停止し、２クロック目に
前記選択信号により選択された他回路単位に該他回路を
駆動する駆動信号を出力し、他の回路単位のクロック信
号が選択されている場合において、自己回路のクロック
信号を選択する選択信号が入力されたときは、該他の回
路単位が出力する自己回路を駆動する駆動信号を入力し
た後、２クロックサイクル目に自己回路のクロック信号
を出力することを特徴とする（以下、第１発明と言
う）。
【０００７】また、本発明のクロックジェネレータは、
第１のクロック信号をクロック入力とする第１のフリッ
プフロップ（以下、ＦＦ回路と言う）と、この第１のＦ
Ｆ回路の出力をＤ入力とし、第１のクロック信号をクロ
ック入力とする第２のＦＦ回路と、第２のクロック信号
をクロック入力とする第３のＦＦ回路と、この第３のＦ
Ｆ回路の出力をＤ入力とし、第２のクロック信号をクロ
ック入力とする第４のＦＦ回路と、第１，第２の非同期
クロック及び第１乃至第４のＦＦ回路の出力を入力と
し、第１，第２のＦＦ回路の出力がともに論理１の場
合、第１のクロック信号を選択出力し、第３，第４のＦ
Ｆ回路の出力がともに論理１の場合、第２のクロック信
号を選択出力するクロック信号選択ゲートと、選択信号
により第１のクロック信号が選択されかつ第４のＦＦ回
路の出力が論理０のときに、第１のＦＦ回路のＤ入力に
論理１の信号を与える第１のＡＮＤゲートと、選択信号
により第２のクロック信号が選択されかつ第２のＦＦ回
路の出力が論理０のときに、第３のＦＦ回路のＤ入力に
論理１の信号を与える第２のＡＮＤゲートと、を有して
成ることをも特徴とする（以下、第２発明と言う）。
第１のクロック信号をクロック入力とする第１のフリッ
プフロップ（以下、ＦＦ回路と言う）と、この第１のＦ
Ｆ回路の出力をＤ入力とし、第１のクロック信号をクロ
ック入力とする第２のＦＦ回路と、第２のクロック信号
をクロック入力とする第３のＦＦ回路と、この第３のＦ
Ｆ回路の出力をＤ入力とし、第２のクロック信号をクロ
ック入力とする第４のＦＦ回路と、第１，第２の非同期
クロック及び第１乃至第４のＦＦ回路の出力を入力と
し、第１，第２のＦＦ回路の出力がともに論理１の場
合、第１のクロック信号を選択出力し、第３，第４のＦ
Ｆ回路の出力がともに論理１の場合、第２のクロック信
号を選択出力するクロック信号選択ゲートと、選択信号
により第１のクロック信号が選択されかつ第４のＦＦ回
路の出力が論理０のときに、第１のＦＦ回路のＤ入力に
論理１の信号を与える第１のＡＮＤゲートと、選択信号
により第２のクロック信号が選択されかつ第２のＦＦ回
路の出力が論理０のときに、第３のＦＦ回路のＤ入力に
論理１の信号を与える第２のＡＮＤゲートと、を有して
成ることをも特徴とする（以下、第２発明と言う）。
【０００８】第１発明のクロックジェネレータにおいて
は、当初、一の回路単位が一のクロック信号を入力して
おり、クロックジェネレータは該一のクロック信号を出
力しているものとする。ここで、他のクロック信号を選
択する選択信号が入力されると、該一の回路単位は１ク
ロック目のエッジ（立上りまたは立下りエッジ、以下単
に「エッジ」と言うというときは何れかのエッジを意味
する）でクロック信号の出力を停止する。そして、２ク
ロック目のエッジで、前記他のクロック信号を入力とす
る他の回路単位に駆動信号を出力する。該他の回路単位
は、上記駆動信号を入力すると自己回路を駆動し、２ク
ロック目のエッジで前記他のクロック信号を出力する。
このように、一のクロック信号と、他のクロック信号の
切替えが衝突を生じさせることなく行われ、したがって
グリッチの発生が防止される。
は、当初、一の回路単位が一のクロック信号を入力して
おり、クロックジェネレータは該一のクロック信号を出
力しているものとする。ここで、他のクロック信号を選
択する選択信号が入力されると、該一の回路単位は１ク
ロック目のエッジ（立上りまたは立下りエッジ、以下単
に「エッジ」と言うというときは何れかのエッジを意味
する）でクロック信号の出力を停止する。そして、２ク
ロック目のエッジで、前記他のクロック信号を入力とす
る他の回路単位に駆動信号を出力する。該他の回路単位
は、上記駆動信号を入力すると自己回路を駆動し、２ク
ロック目のエッジで前記他のクロック信号を出力する。
このように、一のクロック信号と、他のクロック信号の
切替えが衝突を生じさせることなく行われ、したがって
グリッチの発生が防止される。
【０００９】また、第２発明のクロックジェネレータに
おいては、当初、第１，第２のＦＦ回路の出力が共に
“１”，第３，第４のＦＦ回路の出力が共に“０”のと
きに、クロック信号選択ゲートから第１のクロック信号
が出力されているものとする。このとき、選択信号が第
２の選択信号を選択するように変化すると、第１のＡＮ
Ｄゲートの出力が“０”となり、第１のＦＦ回路の出力
が０となり、第１のクロック信号の出力が停止される。
更に、第１のクロック信号の次のエッジで第２のＦＦ回
路の出力も０となる。次に、第２のクロック信号のエッ
ジにより、第２のＡＮＤゲートの出力“１”が第３のＦ
Ｆ回路の出力に表れる。しかし、第２のクロック信号の
次のエッジまで第４のＦＦ回路の出力は“０”であり、
クロック信号選択ゲートからは第２のクロック信号は出
力されない。第２のクロック信号の前記次のエッジによ
り第３，第４のＦＦ回路の出力は共に“１”となり、ク
ロック信号選択ゲートから第２のクロック信号が選択出
力される。したがって、クロック信号の切替えは、少な
くとも第１，第２のクロック信号の各１クロック分の期
間におけるクロック信号の空白期間を介して行われるた
め、クロック信号の衝突、すなわちグリッチの発生が防
止される。
おいては、当初、第１，第２のＦＦ回路の出力が共に
“１”，第３，第４のＦＦ回路の出力が共に“０”のと
きに、クロック信号選択ゲートから第１のクロック信号
が出力されているものとする。このとき、選択信号が第
２の選択信号を選択するように変化すると、第１のＡＮ
Ｄゲートの出力が“０”となり、第１のＦＦ回路の出力
が０となり、第１のクロック信号の出力が停止される。
更に、第１のクロック信号の次のエッジで第２のＦＦ回
路の出力も０となる。次に、第２のクロック信号のエッ
ジにより、第２のＡＮＤゲートの出力“１”が第３のＦ
Ｆ回路の出力に表れる。しかし、第２のクロック信号の
次のエッジまで第４のＦＦ回路の出力は“０”であり、
クロック信号選択ゲートからは第２のクロック信号は出
力されない。第２のクロック信号の前記次のエッジによ
り第３，第４のＦＦ回路の出力は共に“１”となり、ク
ロック信号選択ゲートから第２のクロック信号が選択出
力される。したがって、クロック信号の切替えは、少な
くとも第１，第２のクロック信号の各１クロック分の期
間におけるクロック信号の空白期間を介して行われるた
め、クロック信号の衝突、すなわちグリッチの発生が防
止される。
【００１０】
【実施例】図１は、第１発明の一実施例を示す回路図で
ある。同図において、各回路単位１Ａ，１Ｂ，・・・に
は、非同期のクロック信号ｃｌｋＡ，ｃｌｋＢ，・・
・、回路単位数に応じたビットの選択信号ｓｅｌが入力
され、また制御線２を介して他の回路単位からの駆動信
号ｄｒｖが入力される。また、これらの回路単位１Ａ，
１Ｂ，・・・は、上記駆動信号ｄｒｖ及び回路単位のそ
れぞれのクロック信号を出力できるように構成されてい
る。なお同図では、各回路単位の出力端子は一括され、
該一括端子から選択されたクロック信号ｃｌｋＯＵＴが
直接出力されているが、各回路単位の出力をＯＲゲート
を介して出力するようにしてもよい。いま、回路単位１
Ｃのクロック信号ｃｌｋＣが選択されているものとす
る。この場合には、ｃｌｋＯＵＴはｃｌｋＣとなる。こ
こで、選択信号ｓｅｌが回路単位１ＡのｃｌｋＡを選択
したものとする。このとき、回路単位１ＣはｃｌｋＣの
１クロック目のエッジ（前述のように、立上り，立下り
の何れのエッジであってもよい）で該出力を停止する。
そして、ｃｌｋＣの２クロック目のエッジで回路単位１
Ａの駆動信号を制御信号線２上に出力する。回路単位１
Ａはこの制御信号線２上の駆動信号を入力し、該駆動信
号入力後２クロック目のエッジでｃｌｋＡの出力を開始
する。
ある。同図において、各回路単位１Ａ，１Ｂ，・・・に
は、非同期のクロック信号ｃｌｋＡ，ｃｌｋＢ，・・
・、回路単位数に応じたビットの選択信号ｓｅｌが入力
され、また制御線２を介して他の回路単位からの駆動信
号ｄｒｖが入力される。また、これらの回路単位１Ａ，
１Ｂ，・・・は、上記駆動信号ｄｒｖ及び回路単位のそ
れぞれのクロック信号を出力できるように構成されてい
る。なお同図では、各回路単位の出力端子は一括され、
該一括端子から選択されたクロック信号ｃｌｋＯＵＴが
直接出力されているが、各回路単位の出力をＯＲゲート
を介して出力するようにしてもよい。いま、回路単位１
Ｃのクロック信号ｃｌｋＣが選択されているものとす
る。この場合には、ｃｌｋＯＵＴはｃｌｋＣとなる。こ
こで、選択信号ｓｅｌが回路単位１ＡのｃｌｋＡを選択
したものとする。このとき、回路単位１ＣはｃｌｋＣの
１クロック目のエッジ（前述のように、立上り，立下り
の何れのエッジであってもよい）で該出力を停止する。
そして、ｃｌｋＣの２クロック目のエッジで回路単位１
Ａの駆動信号を制御信号線２上に出力する。回路単位１
Ａはこの制御信号線２上の駆動信号を入力し、該駆動信
号入力後２クロック目のエッジでｃｌｋＡの出力を開始
する。
【００１１】図２は、第２発明のクロックジェネレータ
の一実施例を示す回路図である。同図において、ＡＮＤ
ゲート１１は否定入力端子１２，１３を有し、否定入力
端子１２には選択信号ｓｅｌＸが入力され、否定入力端
子１３には、後述するＤ−ＦＦ回路２０のＱ出力信号ｄ
ｑＸ（駆動信号ｄｒｖ）が入力される。この選択信号ｓ
ｅｌＸは、クロック信号ｃｌｋＸを選択する場合には
“１”とし、クロック信号ｃｌｋＹを選択する場合には
“０”とする。このＡＮＤゲート１１の出力信号は、Ｄ
−ＦＦ回路１４のＤ入力端子に与えられる。Ｄ−ＦＦ回
路１４は否定クロック入力端子ｃｌｋにクロック信号ｃ
ｌｋＹを入力し、その立下りエッジによりそのときのＤ
入力状態をＱ端子から出力する。このＤ−ＦＦ回路１４
のＱ出力信号ｑＹはＤ−ＦＦ回路１５のＤ入力端子に与
えられ、このＤ−ＦＦ回路１５の否定クロック入力端子
ｃｌｋにはＤ−ＦＦ回路１４と同様、クロック信号ｃｌ
ｋＹが入力される。
の一実施例を示す回路図である。同図において、ＡＮＤ
ゲート１１は否定入力端子１２，１３を有し、否定入力
端子１２には選択信号ｓｅｌＸが入力され、否定入力端
子１３には、後述するＤ−ＦＦ回路２０のＱ出力信号ｄ
ｑＸ（駆動信号ｄｒｖ）が入力される。この選択信号ｓ
ｅｌＸは、クロック信号ｃｌｋＸを選択する場合には
“１”とし、クロック信号ｃｌｋＹを選択する場合には
“０”とする。このＡＮＤゲート１１の出力信号は、Ｄ
−ＦＦ回路１４のＤ入力端子に与えられる。Ｄ−ＦＦ回
路１４は否定クロック入力端子ｃｌｋにクロック信号ｃ
ｌｋＹを入力し、その立下りエッジによりそのときのＤ
入力状態をＱ端子から出力する。このＤ−ＦＦ回路１４
のＱ出力信号ｑＹはＤ−ＦＦ回路１５のＤ入力端子に与
えられ、このＤ−ＦＦ回路１５の否定クロック入力端子
ｃｌｋにはＤ−ＦＦ回路１４と同様、クロック信号ｃｌ
ｋＹが入力される。
【００１２】一方、ＡＮＤゲート１６は、入力端子１７
及び否定入力端子１８を有し、入力端子１７には選択信
号ｓｅｌＸが入力され、否定入力１８にはＤ−ＦＦ回路
１５の出力信号ｄｑＹ（駆動信号ｄｒｖ）が入力され
る。このＡＮＤゲート１６の出力は、Ｄ−ＦＦ回路１９
のＤ入力端子に与えられ、否定クロック入力端子ｃｌｋ
にはクロック信号ｃｌｋＸが入力される。このクロック
信号ｃｌｋＸはｃｌｋＹと非同期で、かつ異なる周期を
持つ信号である。Ｄ−ＦＦ回路１９のＱ出力信号ｑＸ
は、Ｄ−ＦＦ回路２０のＤ入力端子に与えられ、このＤ
ＦＦ回路２０の否定クロック入力端子ｃｌｋにはＤ−Ｆ
Ｆ回路１９と同様クロック信号ｃｌｋＸが入力される。
なお、図２においては、Ｄ−ＦＦ回路１４，１５，１
９，２０の各リセット端子ｒｅｓにリセット信号ｒｅｓ
ｅｔを与えることで、全てのＦＦ回路をリセットし、そ
のＱ出力を全て“０”とすることができるように構成し
ている。また、Ｄ−ＦＦ回路１４，１５のリセット端子
ｒｅｓへの上記ｒｅｓｅｔの入力の図示は便宜上省略し
てある。
及び否定入力端子１８を有し、入力端子１７には選択信
号ｓｅｌＸが入力され、否定入力１８にはＤ−ＦＦ回路
１５の出力信号ｄｑＹ（駆動信号ｄｒｖ）が入力され
る。このＡＮＤゲート１６の出力は、Ｄ−ＦＦ回路１９
のＤ入力端子に与えられ、否定クロック入力端子ｃｌｋ
にはクロック信号ｃｌｋＸが入力される。このクロック
信号ｃｌｋＸはｃｌｋＹと非同期で、かつ異なる周期を
持つ信号である。Ｄ−ＦＦ回路１９のＱ出力信号ｑＸ
は、Ｄ−ＦＦ回路２０のＤ入力端子に与えられ、このＤ
ＦＦ回路２０の否定クロック入力端子ｃｌｋにはＤ−Ｆ
Ｆ回路１９と同様クロック信号ｃｌｋＸが入力される。
なお、図２においては、Ｄ−ＦＦ回路１４，１５，１
９，２０の各リセット端子ｒｅｓにリセット信号ｒｅｓ
ｅｔを与えることで、全てのＦＦ回路をリセットし、そ
のＱ出力を全て“０”とすることができるように構成し
ている。また、Ｄ−ＦＦ回路１４，１５のリセット端子
ｒｅｓへの上記ｒｅｓｅｔの入力の図示は便宜上省略し
てある。
【００１３】本実施例では、クロック信号選択ゲートは
２つの３入力ＡＮＤゲート２１，２２及びこれらの出力
を入力とするＯＲゲート２３から構成されている。この
一方のＡＮＤゲート２１にはＤ−ＦＦ回路１４，１５の
出力信号ｑＹ，ｄｑＹ及びクロック信号ｃｌｋＹが入力
され、他方のＡＮＤゲート２２にはＤ−ＦＦ回路１９，
２０の出力信号ｑＸ，ｄｑＸ及びクロック信号ｃｌｋＸ
が入力される（なお上記ＯＲゲート２３により、出力さ
れるクロック信号は、もともとのクロック信号の位相に
一致する）。なお、クロックジェネレータの出力ｃｌｋ
ＯＵＴは次式で与えられる。
２つの３入力ＡＮＤゲート２１，２２及びこれらの出力
を入力とするＯＲゲート２３から構成されている。この
一方のＡＮＤゲート２１にはＤ−ＦＦ回路１４，１５の
出力信号ｑＹ，ｄｑＹ及びクロック信号ｃｌｋＹが入力
され、他方のＡＮＤゲート２２にはＤ−ＦＦ回路１９，
２０の出力信号ｑＸ，ｄｑＸ及びクロック信号ｃｌｋＸ
が入力される（なお上記ＯＲゲート２３により、出力さ
れるクロック信号は、もともとのクロック信号の位相に
一致する）。なお、クロックジェネレータの出力ｃｌｋ
ＯＵＴは次式で与えられる。
【００１４】
【数１】ｃｌｋＯＵＴ＝ｑＹ＊ｄｑＹ＊ｃｌｋＹ ＋ｑＸ＊ｄｑＸ＊ｃｌｋＸ ここで、符号「＊」は論理積、符号「＋」は論理和を表
している。
している。
【００１５】次に、このように構成されたクロックジェ
ネレータの動作について説明する。以下の説明におい
て、Ｄ−ＦＦ回路１９，２０，１４，１５の出力状態を
（ｑＸ ｄｑＸ，ｑＹ ｄｑＹ）で表すことにする。ま
ず、リセット信号ｒｅｓｅｔを各Ｄ−ＦＦ回路１９，２
０，１４，１５に与えてリセットし、初期状態（００，
００）にする。いま、選択信号ｓｅｌＸが“０”である
とすると、ＡＮＤゲート１１の出力信号は“１”であ
り、クロック信号ｃｌｋＹの立下りによりＤ−ＦＦ回路
１４の出力信号ｑＹが“１”になり、ＦＦ回路出力が上
記初期状態（００，００）から（００，１０）に変化す
る。このとき、ＡＮＤゲート１６の出力は選択信号ｓｅ
ｌＸが“０”となっているので“０”である。そして、
ｃｌｋＹの次のクロックの立下りエッジでＤ−ＦＦ回路
１６の出力信号ｄｑＹが“１”となり、ＦＦ回路出力状
態は（００，１１）となる。この状態になったとき、ｃ
ｌｋＹがｃｌｋＯＵＴとして出力される。このとき、Ｄ
−ＦＦ回路１９，２０の出力信号ｑＸ，ｄｑＸは共に
“０”であり、ｃｌｋＸはｃｌｋＯＵＴに全く影響を与
えることはない。したがって、ｃｌｋＹがクロックジェ
ネレータの出力として選択され、選択信号ｓｅｌＸが
“０”のままである限りＦＦ回路出力は変化せず、ｃｌ
ｋＹの選択が維持される。
ネレータの動作について説明する。以下の説明におい
て、Ｄ−ＦＦ回路１９，２０，１４，１５の出力状態を
（ｑＸ ｄｑＸ，ｑＹ ｄｑＹ）で表すことにする。ま
ず、リセット信号ｒｅｓｅｔを各Ｄ−ＦＦ回路１９，２
０，１４，１５に与えてリセットし、初期状態（００，
００）にする。いま、選択信号ｓｅｌＸが“０”である
とすると、ＡＮＤゲート１１の出力信号は“１”であ
り、クロック信号ｃｌｋＹの立下りによりＤ−ＦＦ回路
１４の出力信号ｑＹが“１”になり、ＦＦ回路出力が上
記初期状態（００，００）から（００，１０）に変化す
る。このとき、ＡＮＤゲート１６の出力は選択信号ｓｅ
ｌＸが“０”となっているので“０”である。そして、
ｃｌｋＹの次のクロックの立下りエッジでＤ−ＦＦ回路
１６の出力信号ｄｑＹが“１”となり、ＦＦ回路出力状
態は（００，１１）となる。この状態になったとき、ｃ
ｌｋＹがｃｌｋＯＵＴとして出力される。このとき、Ｄ
−ＦＦ回路１９，２０の出力信号ｑＸ，ｄｑＸは共に
“０”であり、ｃｌｋＸはｃｌｋＯＵＴに全く影響を与
えることはない。したがって、ｃｌｋＹがクロックジェ
ネレータの出力として選択され、選択信号ｓｅｌＸが
“０”のままである限りＦＦ回路出力は変化せず、ｃｌ
ｋＹの選択が維持される。
【００１６】次に、クロック信号ｃｌｋＸへの切替えを
行う場合、選択信号ｓｅｌＸが“１”になる。これによ
り、ＡＮＤゲート１１の出力信号が“０”となり、更に
クロック信号ｃｌｋＹの立下りによりＤ−ＦＦ回路１４
の出力ｑＹは“０”となり、ＦＦ回路出力状態は（０
０，０１）に変化する。これにより、ＡＮＤゲート２１
の出力は“０”となる。また、このときＡＮＤゲート２
２の出力は、“０”である。これは、Ｄ−ＦＦ回路１
９，２０の出力ｑＸ，ｄｑＸが“０”のままであるため
である。したがって、ＯＲゲート２３の出力は“０”と
なる。そして、クロック信号ｃｌｋＹのその次の立下り
エッジで、Ｄ−ＦＦ回路１５の出力ｄｑＹは“０”とな
り、ＦＦ回路出力状態は（００，００）となる。ｄｑＹ
が“０”となったことにより、ＡＮＤゲート１６の出力
信号が“１”となり、ｃｌｋＸの立下りによりＤ−ＦＦ
回路１９の出力信号ｑＸが“１”となり、ＦＦ回路出力
状態は（１０，００）となる。また、クロック信号ｃｌ
ｋＸの次のクロックの立下りエッジで、Ｄ−ＦＦ回路２
０の出力信号ｄｑＸも“１”となり、ＦＦ回路出力状態
は（１１，００）となる。これにより、ＯＲゲート２３
の出力信号ｃｌｋＯＵＴにはクロック信号ｃｌｋＸが表
れ、クロック信号ｃｌｋＹから、ｃｌｋＸへの切替えが
完了する。
行う場合、選択信号ｓｅｌＸが“１”になる。これによ
り、ＡＮＤゲート１１の出力信号が“０”となり、更に
クロック信号ｃｌｋＹの立下りによりＤ−ＦＦ回路１４
の出力ｑＹは“０”となり、ＦＦ回路出力状態は（０
０，０１）に変化する。これにより、ＡＮＤゲート２１
の出力は“０”となる。また、このときＡＮＤゲート２
２の出力は、“０”である。これは、Ｄ−ＦＦ回路１
９，２０の出力ｑＸ，ｄｑＸが“０”のままであるため
である。したがって、ＯＲゲート２３の出力は“０”と
なる。そして、クロック信号ｃｌｋＹのその次の立下り
エッジで、Ｄ−ＦＦ回路１５の出力ｄｑＹは“０”とな
り、ＦＦ回路出力状態は（００，００）となる。ｄｑＹ
が“０”となったことにより、ＡＮＤゲート１６の出力
信号が“１”となり、ｃｌｋＸの立下りによりＤ−ＦＦ
回路１９の出力信号ｑＸが“１”となり、ＦＦ回路出力
状態は（１０，００）となる。また、クロック信号ｃｌ
ｋＸの次のクロックの立下りエッジで、Ｄ−ＦＦ回路２
０の出力信号ｄｑＸも“１”となり、ＦＦ回路出力状態
は（１１，００）となる。これにより、ＯＲゲート２３
の出力信号ｃｌｋＯＵＴにはクロック信号ｃｌｋＸが表
れ、クロック信号ｃｌｋＹから、ｃｌｋＸへの切替えが
完了する。
【００１７】以上のクロック信号ｃｌｋＹからｃｌｋＸ
へのの切替えは、図３に示すように行われる。すなわ
ち、時刻ｔ ０以前では、ＦＦ回路出力状態が（００，１
１）であり、出力信号ｃｌｋＯＵＴとしてクロック信号
ｃｌｋＹが選択されている。時刻ｔ ０で選択信号ｓｅｌ
Ｘを“０”から“１”に変化させる。クロックｃｌｋＹ
の立下り時刻ｔ １においてＦＦ回路出力状態は、（０
０，０１）となり、出力信号ｃｌｋＯＵＴにクロックｃ
ｌｋＹが表れなくなる。クロックｃｌｋＹの次のクロッ
クの立下りエッジ（時刻ｔ ２）で（００，００）、クロ
ック信号ｃｌｋＸの立下りエッジ（時刻ｔ ３）で（１
０，００）となり、更にクロック信号ｃｌｋＸの次の立
下りエッジ（時刻ｔ ４）で（１１，００）となる。この
ようにして出力信号ｃｌｋＯＵＴとしてクロック信号ｃ
ｌｋＸが出力される。なお、図３ではｑＸ＊ｄｑＸ，ｑ
Ｙ＊ｄｑＹの状態を併せて記載してある。
へのの切替えは、図３に示すように行われる。すなわ
ち、時刻ｔ ０以前では、ＦＦ回路出力状態が（００，１
１）であり、出力信号ｃｌｋＯＵＴとしてクロック信号
ｃｌｋＹが選択されている。時刻ｔ ０で選択信号ｓｅｌ
Ｘを“０”から“１”に変化させる。クロックｃｌｋＹ
の立下り時刻ｔ １においてＦＦ回路出力状態は、（０
０，０１）となり、出力信号ｃｌｋＯＵＴにクロックｃ
ｌｋＹが表れなくなる。クロックｃｌｋＹの次のクロッ
クの立下りエッジ（時刻ｔ ２）で（００，００）、クロ
ック信号ｃｌｋＸの立下りエッジ（時刻ｔ ３）で（１
０，００）となり、更にクロック信号ｃｌｋＸの次の立
下りエッジ（時刻ｔ ４）で（１１，００）となる。この
ようにして出力信号ｃｌｋＯＵＴとしてクロック信号ｃ
ｌｋＸが出力される。なお、図３ではｑＸ＊ｄｑＸ，ｑ
Ｙ＊ｄｑＹの状態を併せて記載してある。
【００１８】図３からわかるように、クロック信号ｃｌ
ｋＹからｃｌｋＸへの切替えは、ｔ１における今まで選
択されていたｃｌｋＹの出力停止、ｔ １〜ｔ ２のｃｌｋ
Ｙの１クロック分の空白期間生成、ｔ ３〜ｔ ４の新たに
選択されるｃｌｋＸの１クロック分の空白期間生成、ｔ
４におけるクロック信号ｃｌｋＸの出力という手順で行
われる。したがって、従来の非同期式クロックジェネレ
ータ回路においてグリッチ発生の原因となっていたクロ
ック信号ｃｌｋＹとｃｌｋＸの衝突が確実に防止され
る。クロック信号ｃｌｋＸからｃｌｋＹへの切替えは、
選択信号ｓｅｌＸを“０”にすることにより上述の動作
と同様に行われる。図４は、２つのクロック信号ｃｌｋ
Ｘ，ｃｌｋＹの切替えによるＦＦ回路出力状態の遷移を
表すグラフであり、同図においてクロック信号ｃｌｋＹ
からｃｌｋＸへの遷移を実線で、クロック信号ｃｌｋＸ
からｃｌｋＹへの遷移を点線で表し、その移行状態を
〜及び′〜′で表してある。ＦＦ回路出力状態が
（１１，００）または（００，１１）のときが安定状態
であり、この状態でクロック信号ｃｌｋＸ，ｃｌｋＹが
選択出力される。なお、上記回路においてクロック信号
ｃｌｋＸ，ｃｌｋＹの一方が直流信号である場合に対処
することもできる。例えば、ｃｌｋＸが交流信号、ｃｌ
ｋＹが直流信号である場合に出力をｃｌｋＹからｃｌｋ
Ｘに切り替える場合には、まず強制的にＤ−ＦＦ回路１
４，１５，２９，２０をリセットして初期状態（００，
００）に戻し、次に選択信号ｓｅｌを“１”として（０
０，００）→（１０，００）→（１１，００）の手順で
直流信号のクロック信号ｃｌｋＹから交流信号のクロッ
クｃｌｋＸに切り替えることができる。
ｋＹからｃｌｋＸへの切替えは、ｔ１における今まで選
択されていたｃｌｋＹの出力停止、ｔ １〜ｔ ２のｃｌｋ
Ｙの１クロック分の空白期間生成、ｔ ３〜ｔ ４の新たに
選択されるｃｌｋＸの１クロック分の空白期間生成、ｔ
４におけるクロック信号ｃｌｋＸの出力という手順で行
われる。したがって、従来の非同期式クロックジェネレ
ータ回路においてグリッチ発生の原因となっていたクロ
ック信号ｃｌｋＹとｃｌｋＸの衝突が確実に防止され
る。クロック信号ｃｌｋＸからｃｌｋＹへの切替えは、
選択信号ｓｅｌＸを“０”にすることにより上述の動作
と同様に行われる。図４は、２つのクロック信号ｃｌｋ
Ｘ，ｃｌｋＹの切替えによるＦＦ回路出力状態の遷移を
表すグラフであり、同図においてクロック信号ｃｌｋＹ
からｃｌｋＸへの遷移を実線で、クロック信号ｃｌｋＸ
からｃｌｋＹへの遷移を点線で表し、その移行状態を
〜及び′〜′で表してある。ＦＦ回路出力状態が
（１１，００）または（００，１１）のときが安定状態
であり、この状態でクロック信号ｃｌｋＸ，ｃｌｋＹが
選択出力される。なお、上記回路においてクロック信号
ｃｌｋＸ，ｃｌｋＹの一方が直流信号である場合に対処
することもできる。例えば、ｃｌｋＸが交流信号、ｃｌ
ｋＹが直流信号である場合に出力をｃｌｋＹからｃｌｋ
Ｘに切り替える場合には、まず強制的にＤ−ＦＦ回路１
４，１５，２９，２０をリセットして初期状態（００，
００）に戻し、次に選択信号ｓｅｌを“１”として（０
０，００）→（１０，００）→（１１，００）の手順で
直流信号のクロック信号ｃｌｋＹから交流信号のクロッ
クｃｌｋＸに切り替えることができる。
【００１９】上述の実施例では、２つのクロック信号を
切り替える場合について説明したが、任意のＮ個のクロ
ック信号の切替えも同様に行うことができる。例えば、
３個のクロック信号を切り替える場合には、ＦＦ回路出
力状態を（ｑＡ ｄｑＡ，ｑＢ ｄｑＢ，ｑＣ ｄｑ
Ｃ）の３次元に拡張することができる。この場合には、
図示はしないが、図１に示したジェネレータにおいて、
回路単位を１Ａ，１Ｂ，１Ｃとし、各回路単位を２つの
Ｄ−ＦＦ回路（図２における、ＦＦ回路１４，１５また
は１９，２０に相当）と、２つの選択回路（図２におけ
るＡＮＤゲート１１または１６及び２１，２２に相当）
と、１つのＯＲゲート（図２における、ＯＲゲート２３
に相当）により容易に構成できる。
切り替える場合について説明したが、任意のＮ個のクロ
ック信号の切替えも同様に行うことができる。例えば、
３個のクロック信号を切り替える場合には、ＦＦ回路出
力状態を（ｑＡ ｄｑＡ，ｑＢ ｄｑＢ，ｑＣ ｄｑ
Ｃ）の３次元に拡張することができる。この場合には、
図示はしないが、図１に示したジェネレータにおいて、
回路単位を１Ａ，１Ｂ，１Ｃとし、各回路単位を２つの
Ｄ−ＦＦ回路（図２における、ＦＦ回路１４，１５また
は１９，２０に相当）と、２つの選択回路（図２におけ
るＡＮＤゲート１１または１６及び２１，２２に相当）
と、１つのＯＲゲート（図２における、ＯＲゲート２３
に相当）により容易に構成できる。
【００２０】リセット状態から、クロック信号ｃｌｋＡ
を選択する場合、 （００，００，００）→（１０，００，００）を経て安
定状態（１１，００，００）となる。 また、この状態からクロック信号ｃｌｋＢを選択するす
る場合、 （１１，００，００）→（０１，００，００）→（０
０，１０，００）を経て安定状態（００，１１，００）
となる。 更に、この状態からクロック信号ｃｌｋＣを選択する場
合、 （００，１１，００）→（００，０１，００）→（０
０，００，００）→（００，００，１０）を経て安定状
態（００，００，１１）となる。 この場合にも、クロック信号の切替えは今まで選択され
ていたクロック信号の１クロック分の空白期間及び新た
に選択されるクロック信号の１クロック分の空白期間を
経た後に行われるため、クロック信号の衝突に起因する
グリッチの発生を防止でき、したがって、クロックジェ
ネレータのリセットを行うことなく３クロック信号ｃｌ
ｋＡ，ｃｌｋＢ，ｃｌｋＣ間での切替えを行うことがで
きる。
を選択する場合、 （００，００，００）→（１０，００，００）を経て安
定状態（１１，００，００）となる。 また、この状態からクロック信号ｃｌｋＢを選択するす
る場合、 （１１，００，００）→（０１，００，００）→（０
０，１０，００）を経て安定状態（００，１１，００）
となる。 更に、この状態からクロック信号ｃｌｋＣを選択する場
合、 （００，１１，００）→（００，０１，００）→（０
０，００，００）→（００，００，１０）を経て安定状
態（００，００，１１）となる。 この場合にも、クロック信号の切替えは今まで選択され
ていたクロック信号の１クロック分の空白期間及び新た
に選択されるクロック信号の１クロック分の空白期間を
経た後に行われるため、クロック信号の衝突に起因する
グリッチの発生を防止でき、したがって、クロックジェ
ネレータのリセットを行うことなく３クロック信号ｃｌ
ｋＡ，ｃｌｋＢ，ｃｌｋＣ間での切替えを行うことがで
きる。
【００２１】なお、上記実施例はＩＣＥのクロックジェ
ネレータに好適に使用されるが、本発明は例えば一般の
マイクロプロセッサ応用機器において極度に遅いクロッ
クを使用している場合のリセット動作にも有効に適用さ
れる。すなわち、マイクロプロセッサ応用機器のリセッ
ト動作は、通常クロックと同期して行うため、低速クロ
ックを使用しているとリセットシーケンスが完了するま
でに長時間を必要とするが、リセットの際に本発明のク
ロックジェネレータを用いて、低速クロック信号を高速
クロック信号に切り替えることで、速やかにリセットシ
ーケンスを実行することができる。
ネレータに好適に使用されるが、本発明は例えば一般の
マイクロプロセッサ応用機器において極度に遅いクロッ
クを使用している場合のリセット動作にも有効に適用さ
れる。すなわち、マイクロプロセッサ応用機器のリセッ
ト動作は、通常クロックと同期して行うため、低速クロ
ックを使用しているとリセットシーケンスが完了するま
でに長時間を必要とするが、リセットの際に本発明のク
ロックジェネレータを用いて、低速クロック信号を高速
クロック信号に切り替えることで、速やかにリセットシ
ーケンスを実行することができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
複数の非同期クロック信号を使用する例えばＩＣＥ等の
マイクロプロセッサプロセッサ応用機器において、一の
クロック信号から他のクロック信号への切り替えの際
に、各クロックが衝突しないように回路構成としたの
で、クリセットを行うことなく、かつグリッチの生じる
ことのないクロックジェネレータを提供できる。
複数の非同期クロック信号を使用する例えばＩＣＥ等の
マイクロプロセッサプロセッサ応用機器において、一の
クロック信号から他のクロック信号への切り替えの際
に、各クロックが衝突しないように回路構成としたの
で、クリセットを行うことなく、かつグリッチの生じる
ことのないクロックジェネレータを提供できる。
【図１】第１発明のクロックジェネレータの一実施例を
示す回路図である。
示す回路図である。
【図２】第２発明のクロックジェネレータの一実施例を
示す回路図である。
示す回路図である。
【図３】図２においてクロック信号切替えの際の２クロ
ック信号及び出力信号の関係を示すタイミング図であ
る。
ック信号及び出力信号の関係を示すタイミング図であ
る。
【図４】図２の回路における、各Ｄ−ＦＦ回路の出力状
態を２次元座標を用いて表したグラフである。
態を２次元座標を用いて表したグラフである。
【図５】非同期信号切替えのための従来のセレクタを示
す概念図である。
す概念図である。
【図６】図５のセレクタにおけるグリッチ発生の様子を
示すタイミング図である。
示すタイミング図である。
【図７】従来の同期式のクロックジェネレータを示す説
明図である。
明図である。
【図８】図７のクロックジェネレータの原振と出力信号
との関係を示すタイミング図である。
との関係を示すタイミング図である。
１Ａ，１Ｂ，・・・クロックジェネレータの回路単位 ２ 制御信号線 １１，１７ ＡＮＤゲート １４，１５，１９，２０ＦＦ回路 ２１，２２，２３クロック信号選択ゲート ｓｅｌ，ｓｅｌＸ，ｓｅｌＹ選択信号 ｃｌｋＡ，ｃｌｋＢ，・・・、ｃｌｋＸ，ｃｌｋＹクロ
ック信号 ｃｌｋＯＵＴ選択されたクロック信号
ック信号 ｃｌｋＯＵＴ選択されたクロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/28 Ｌ 8725−5Ｂ
Claims (2)
- 【請求項１】 複数の非同期クロック信号を入力し、選
択信号に応じて何れかのクロック信号を出力するクロッ
クジェネレータにおいて、 選択信号，クロック信号，自己回路を駆動する駆動信号
を入力し、他回路を駆動する駆動信号，前記クロック信
号を出力できる回路単位の複数から構成されて成り、各
回路単位は、 自己回路単位のクロック信号が選択されている場合にお
いて、該クロック信号以外のクロック信号を選択する選
択信号が入力されたときは、１クロック目に自己回路の
クロック信号の出力を停止し、２クロック目に前記選択
信号により選択された他回路単位に該他回路を駆動する
駆動信号を出力し、 他の回路単位のクロック信号が選択されている場合にお
いて、自己回路のクロック信号を選択する選択信号が入
力されたときは、該他の回路単位が出力する自己回路を
駆動する駆動信号を入力した後、２クロックサイクル目
に自己回路のクロック信号を出力することを特徴とする
クロックジェネレータ。 - 【請求項２】 非同期の第１，第２のクロック信号を入
力し、選択信号に応じて何れかのクロック信号を出力す
るクロックジェネレータにおいて、 第１のクロック信号をクロック入力とする第１のフリッ
プフロップと、この第１のフリップフロップの出力をＤ
入力とし、第１のクロック信号をクロック入力とする第
２のフリップフロップと、 第２のクロック信号をクロック入力とする第３のフリッ
プフロップと、この第３のフリップフロップの出力をＤ
入力とし、第２のクロック信号をクロック入力とする第
４のフリップフロップと、 第１，第２の非同期クロック及び第１ないし第４のフリ
ップフロップの出力を入力とし、第１，第２のフリップ
フロップの出力がともに論理１の場合、第１のクロック
信号を選択出力し、第３，第４のフリップフロップの出
力がともに論理１の場合、第２のクロック信号を選択出
力するクロック信号選択ゲートと、 選択信号により第１のクロック信号が選択されかつ第４
のフリップフロップの出力が論理０のときに、第１のフ
リップフロップのＤ入力に論理１の信号を与える第１の
ＡＮＤゲートと、 選択信号により第２のクロック信号が選択されかつ第２
のフリップフロップの出力が論理０のときに、第３のフ
リップフロップのＤ入力に論理１の信号を与える第２の
ＡＮＤゲートと、を有して成ることを特徴とするクロッ
クジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290734A JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290734A JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100766A true JPH05100766A (ja) | 1993-04-23 |
Family
ID=17759833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290734A Pending JPH05100766A (ja) | 1991-10-09 | 1991-10-09 | クロツクジエネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100766A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795932B2 (en) | 2000-12-15 | 2004-09-21 | Renesas Technology Corp. | Clock switchover circuit |
| US6882184B2 (en) | 2002-11-18 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Clock switching circuit |
| JP2010049707A (ja) * | 2009-11-30 | 2010-03-04 | Fujitsu Microelectronics Ltd | リセット制御回路及びリセット制御方法 |
| EP2762990B1 (en) * | 2013-02-01 | 2015-12-09 | Nxp B.V. | Clock selection circuit and method |
| EP3388850A1 (en) * | 2017-04-13 | 2018-10-17 | NXP USA, Inc. | Reset management circuit and method therefor |
-
1991
- 1991-10-09 JP JP3290734A patent/JPH05100766A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108872828A (zh) * | 2017-04-13 | 2018-11-23 | 恩智浦美国有限公司 | 复位管理电路和用于复位管理电路的方法 |
| CN108872828B (zh) * | 2017-04-13 | 2022-07-08 | 恩智浦美国有限公司 | 复位管理电路和用于复位管理电路的方法 |
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