JPH04160818A - 分周装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は分周装置に関し、特に基本クロック信号の立上
りエツジに同期して入力信号のそのときの状態に応じた
出力信号を生成する類ステート生成回路と、立下りエツ
ジに同期して入力信号のそのときの状態に応じた出力信
号を生成する逆ステート生成回蕗を用いた分周装置に関
する。

従来装置 磁気ディスク装置における分周装置の例として、上位装
置から送出される基本クロック信号の立上りエツジと立
下りエツジとの双方を使用して分周動作をなす分周回路
がある。

第６図はこの様な分周回路のブロック図を示しており、
基本クロック信号すの立上りエツジで動作するステート
マシン１０と、立下りエツジで動作するステートマシン
１１とを含む。ステートマシン１０の入力信号は、分周
信号ｉの変化を抑止するためのホールド信号ａとステー
トマシン１１の出力である逆スステート信号りとてあり
、ステートマシン１１の入力信号は、ホールド信号ａと
ステートマシン１０の出力である順ステート信号ｇとで
ある。

そして、これ等両ステート信号ｇ、ｈ及び基本クロック
信号すを論理入力として、予め定められた論理演算式に
従った演算処理をなす論理演算回路１２が設けられてお
り、この演算出力ｉが目的とする分周出力となるのであ
る。

ここで、「ステートマシン」とは論理回路設計を行うと
きに使用される一般的名称であり、０本以上の入力と、
１本以上のクロック入力と、１本以上の出力とを有し、
この出力の値はそのときの内部状態（ステート）と入力
との組合せて決定され、クロック入力の変化で現在のス
テートが次のステートに変化する回路の総称である。

一般には、現ステートと入力とから次ステートが決定さ
れるアンド、オアゲート群（次ステート組合せ回路）と
、その出力を受けるｎ個の状態を示すためのｍ個（ｍは
ｌｏｇ２ｎの切上げ値）のフリップフロップ群とにより
構成される。具体的には、カウンタ、分周器、シーケン
サ等がある。

さて、第６図の回路において、ステートマシン１０につ
いて説明する。このステートマシン１０はクロック信号
すの立上りタイミングに同期して以下の如く動作する。

先ず、ホールド信号ａが０のとき、逆ステート信号りが
０のときは出力ｇは１．逆ステート信号りが１のときは
出力ｇは２．逆ステート信号りが２のときは出力ｇは０
と変化する。尚、この出力ｇ（７）０，１．２は、出力
ｇが２ビツトとしたときの値を示している。

次に、ホールド信号ａが１のとき、逆ステート信号りが
夫々０，１，２．のときは出力ｇは０゜１．２と夫々変
化するよう構成されている。

第７図は上述の条件を満足するステートマシン１０の具
体例を示すステート遷移図である。図において、入力条
件を示すブロック内の意味は、上側がホールド信号ａの
値であり、下側が逆ステート信号りの値であり、１つの
ブロック内で点線を境にして２組の入力条件か示されて
いるのは、いずれの組の入力条件でも良いことを意味し
ている。

ステートマシン１１について説明すると、このステート
マシン１１はクロック信号すの立下りタイミングに同期
して以下の如く動作する。

先ず、ホールド信号ａが０のとき、順ステート信号ｇが
夫々０．１．２のときは出力りは１，２゜０と夫々変化
するよう構成されている。次に、ホールド信号ａが１の
とき、順ステート信号ｇが夫々０，１．２のときは出力
りは０．１．２と夫々変化するよう構成されている。

第８図は上述した条件を満足するステートマシン１１の
具体例を示すステート遷移図であり、入力条件を示すブ
ロック内の意味は、上側がホールド信号ａの値であり、
下側が順ステート信号ｇの値である。尚、第７．８図の
リセット状態のブロックに示す様に、ステートマシン１
１がステートマシン１０よりも先にリセット解除される
ものとする。

論理演算回路４は順ステート信号ｇ、逆ステート信号り
、クロック信号すを入力として、次に示す論理式ｉに従
って演算を行う回路である。

１−（ｂφｈ＋ｂ−ｇ）・・・・・・（１）第９図は、
第６図の分周回路の動作を示すタイミングチャートであ
り、本例では基本クロック信号すの１周期の間分周を停
止させる場合が示されている。この場合の分周動作は１
．５分周となっていることが分る。尚、ｇ、ｈの波形は
各ステートマシンのＭＳＢの波形を示し、２ビツトの場
合は上位ビットの波形である。

この様な従来の分周回路では、クロック信号の立上りエ
ツジで動作するステートマシン１０の出力信号ｇを、立
下りエツジで動作するステートマシン１１の入力信号と
して用い、また立下りツジて動作するステートマシン１
１の出力信号りを立上りエツジで動作するステートマシ
ン１０の入力信号として用いているので、クロック信号
の周波数が変化しなくても、デユーティ比が変化すると
、立上りエツジで動作するステートマシン１０．または
立下りエツジで動作するステートマシン１１のいずれか
が動作しなくなり、分周動作かできないという欠点を有
してしる。

発明の目的 本発明の目的は、基本クロック信号のデユーティ比の変
化に対しても正確に動作することが可能な分周装置を提
供することである。

発明の構成 本発明によれば、上位装置から送出される基本クロック
信号と、分周出力信号の変化を抑止するためのホールド
信号とを受けて前記基本クロック信号の分周をなす分周
装置であって、前記ホールド信号を入力とし前記基本ク
ロック信号に同期したＮ　（Ｎは１以上の整数）種類の
制御信号を生成する制御信号生成回路と、前記制御信号
のうち、１（ＩはＮ以下の整数）種類の制御信号を入力
とし、前記基本クロック信号の一方のレベル遷移タイミ
ングに同期して前記１種類の制御信号のその時の状態と
前回の自身の状態とに応した出力信号を生成する第１の
ステート生成回路と、前記制御信号のうちＪ　（ＪはＮ
以下の整数）種類の制御信号を入力とし、前記基本クロ
ック信号の他方のレベル遷移タイミングに同期して前記
１種類の制御信号のその時の状態と前回の自身の状態と
に応じた出力信号を生成する第２のステート生成回路と
、前記第１及び第２のステート生成回路の両出力及び前
記基本クロック信号を論理入力信号として予め定められ
た論理演算処理を行って必要な分周出力を発生する論理
演算回路とを含むことを特徴とする分周装置が得られる
。

実施例 以下、図面を用いて本発明の実施例について詳細に説明
する。

第１図は本発明の実施例のブロック図であり、第６図と
同等ブロック及び同等信号は同一符号により示されてい
る。ホールド制御信号生成回路１は分周出力ｉの変化抑
止を指示する順ホールド信号ａ及び基本クロック信号す
を入力として、順ステート生成回路２及び逆ステート生
成回路３の各制御信号ｃ−ｆを発生するものである。

これ等制御信号ｃ　−ｆのうち信号Ｃは順デイレイドホ
ールド信号であり、順ホールド信号ａを基本クロックｂ
の立上りタイミングに同期したタイミングの信号に変換
したものであって、順ステート生成回路２の入力信号と
なっている。

信号ｄは逆ホールドスタート信号であり、順ホールド信
号ａを基本クロックｂの立下りタイミングに同期したタ
イミングの信号に変換したものであって、逆ステート生
成回路３の３人カ信号のうちの１入力信号となる。この
逆ホールドスタート信号ｄは逆ステート生成回路３ヘホ
ールド状態の開始を知らせるための信号となっている。

信号ｅは逆ホールド信号であり、逆ホールドスタート信
号ｄを１クロックサイクル遅らせた信号であって、逆ス
テート生成回路３の３入力のうちの１入力信号となる。

この逆ホールド信号はホールド状態の続行を逆ステート
生成回路３へ知らせるための信号となっている。

信号ｆは逆ホールドエンド信号であり、逆ホールド信号
ｅの最後の１クロック周期たけイネーブルとなる信号で
あって、逆ステート生成回路３の３入力信号のうちの１
人カ信号となる。この逆ホールドエンド信号ｆはホール
ド状態の終りを逆ステート生成回路３へ知らせるための
信号である。

順ステート生成回路２はクロック信号すの立上りタイミ
ングに同期して以下の如く動作する。順デイレイドホー
ルド信号Ｃが０のとき、前回の順ステート信号ｇが夫々
２，１．Ｏのときは今回の順ステート信号ｇは１，０．
２と夫々変化する。

また、順デイレイドホールド信号Ｃが１のとき。

前回の順ステート信号ｇが夫々２，１．Ｏのときは今回
の順ステート信号ｇは２，１．０と夫々変化する。

第２図は上述の条件を満足する順ステート生成回路２の
具体例を示すステート遷移図である。図において、入力
は類デイレイドホールト信号Ｃであり、出力は順ステー
ト信号ｇである。

逆ステート生成回路３はクロック信号すの立下りタイミ
ングに同期して以下の如く動作する。先ず、逆ホールド
スタート信号ｄ、逆ホールド信号ｅ、逆ホールドエンド
信号ｆが全て０のとき、前回の逆ステート信号りが夫々
２，１．０のときは今回の逆ステート信号りは１，０．
２と夫々変化する。

次に、逆ホールドスタート信号ｄが１で、逆ホールド信
号ｅが０のとき、前回の逆ステート信号りが夫々２，１
．０のときは今回の逆ステート信号りは０，２．１と夫
々変化する。

更に、逆ホールド信号ｅが１で、逆ホールドエンド信号
ｆが０のとき、前回の逆ステート信号りが夫々２，１．
０のときは今回の逆ステート信号りは２，１．０と夫々
変化する。

更にはまた、逆ホールド信号ｆが１のとき、前回の逆ス
テート信号りが夫々２，１．０のときは今回の逆ステー
ト信号りは０，２．１と夫々変化する。

第３図は上述の条件を満足する逆ステート生成回路３の
具体例を示すステート遷移図である。図において、入力
条件を示すブロックは上段が逆ホールドスタート信号ｄ
１中段か逆ホールド信号ｅ１下段が逆ホフルドエンド信
号ｆの状態を夫々示しており、＊は不定（ｄｏｎ’ｔ　
ｃａｒｅ）を示すものである。なお、１つのブロック内
で点線を境にして２組の入力条件が示されているのは、
いずれの組合せであっても良いことを示す。

また、本例でも、第２．３図の最上部のブロック内に示
す如く、リセット解除は逆ステート生成回路３の方が順
ステート生成回路２よりも先になされる必要がある。

論理演算回路１２は順ステート信号ｇ、逆ステート信号
り及びクロック信号すを入力とし、上記（１）式の論理
演算処理を行うものである。この論理演算結果ｉが分周
出力信号として導出される。

第４．５図は第１図の分周回路の動作を示すタイミング
チャートであり、共に基本クロック信号すを１．５分周
する場合の例である。

第４図では基本クロック信号すの２周期の間分周出力の
変化を停止させ、第５図では１周期の間分周出力の変化
を停止させている。各ステート信号ｇ、ｈの波形は各ス
テートのＭＳＢの波形であり、２ビツトの場合は上位ビ
ットの波形である。

なお、第１図のホールド制御信号生成回路１はＯＦＦ　
　（Ｄタイプフリップフロップ）等を用いて構成でき、
また論理演算回路１２はアンド、オアゲート等を用いて
構成できる。また、順ステート生成回路２及び逆ステー
ト生成回路３は第２．３図に示したステート遷移図を夫
々用いてハードウェアを構成することは設計事項の範囲
であり、よってその具体例は開示しない。

これ等順ステート生成回路２．逆ステート生成回路３の
入力（第１図ではホールド制御信号生成回路の出力ｃ　
−ｆ　）数は適宜変更可能であり、それに伴って第２．
３図のステート遷移図も変化することは勿論である。

発明の効果 以上述べた如く、本発明によれば、互いに基本クロック
信号の逆エツジで動作する相手のステートマシンのステ
ートを入力として監視するのではなく、相手のステート
マシンと単に同期をとって、前回の自己のステートと入
力条件とに従って、今回のステートを変化させる様に構
成したので、基本クロック信号のデユーティ比が変化し
ても、単にこのクロックの両エツジが安定していれば、
安定な分周動作が可能となるという効果がある。

また、クロック信号のデユーティ比が５０％近くならば
、従来の分周回路よりも高い周波数まで動作できるとい
う効果もある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は順ステ
ート生成回路の具体的動作を示すステート遷移図、第３
図は逆ステート生成回路の具体的動作を示すステート遷
移図、第４図及び第５図は発明の実施例の動作を夫々示
すタイミングチャート、第６図は従来の分周回路のブロ
ック図、第７図は第６図のステートマシン１０の具体的
動作を示すステート遷移図、第８図は第６図のステート
マシン１１の具体的動作を示すステート遷移図、第９図
は第６図のブロック動作を示すタイミングチャートであ
る。 主要部分の符号の説明 １・・・・・・ホールド制御信号生成回路２・・・・・
・類ステート生成回路 ３・・・・・・逆ステート生成回路 １２・・・・・・論理演算回路

Claims (1)

【特許請求の範囲】
1. （１）上位装置から送出される基本クロック信号と、分
   周出力信号の変化を抑止するためのホールド信号とを受
   けて前記基本クロック信号の分周をなす分周装置であっ
   て、前記ホールド信号を入力とし前記基本クロック信号
   に同期したＮ（Ｎは１以上の整数）種類の制御信号を生
   成する制御信号生成回路と、前記制御信号のうち、Ｉ（
   ＩはＮ以下の整数）種類の制御信号を入力とし、前記基
   本クロック信号の一方のレベル遷移タイミングに同期し
   て前記Ｉ種類の制御信号のその時の状態と前回の自身の
   状態とに応じた出力信号を生成する第１のステート生成
   回路と、前記制御信号のうちＪ（ＪはＮ以下の整数）種
   類の制御信号を入力とし、前記基本クロック信号の他方
   のレベル遷移タイミングに同期して前記Ｊ種類の制御信
   号のその時の状態と前回の自身の状態とに応じた出力信
   号を生成する第２のステート生成回路と、前記第１及び
   第２のステート生成回路の両出力及び前記基本クロック
   信号を論理入力信号として予め定められた論理演算処理
   を行って必要な分周出力を発生する論理演算回路とを含
   むことを特徴とする分周装置。