JPH0348543A - クロック乗せ換え回路 - Google Patents
クロック乗せ換え回路Info
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- JPH0348543A JPH0348543A JP1184206A JP18420689A JPH0348543A JP H0348543 A JPH0348543 A JP H0348543A JP 1184206 A JP1184206 A JP 1184206A JP 18420689 A JP18420689 A JP 18420689A JP H0348543 A JPH0348543 A JP H0348543A
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- 239000000284 extract Substances 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 14
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 10
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 230000032683 aging Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100023170 Nuclear receptor subfamily 1 group D member 1 Human genes 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｃｍ要）
第１のク０ツクに同期している信弓を、第２のクロック
に同期させて取り出すクロック＠せ換え回路に関し、 第１及び第２のクロック間のタイミング調整を不要にす
ることを目的とし、 第１のクロックに位相同期している入力信号をロード端
子付レジスタに入力し、該第１のクロックより高周波数
の第２のクロックを該レジスタのクロック入力端子に印
加して該レジスタより該第２のク０ツクに位相同期した
信号を取り出すクロック乗せ換え回路において、前記第
１のクロックを前記第２のクロックで微分し、かつ、前
記第２のク０ツクの周期の整数倍の期間遅延して得た微
分パルスをロードパルスとしてＩｙＩ記レジスタのロー
ド端子へ印加するロードパルス発生回路を具備するよう
構成する。
に同期させて取り出すクロック＠せ換え回路に関し、 第１及び第２のクロック間のタイミング調整を不要にす
ることを目的とし、 第１のクロックに位相同期している入力信号をロード端
子付レジスタに入力し、該第１のクロックより高周波数
の第２のクロックを該レジスタのクロック入力端子に印
加して該レジスタより該第２のク０ツクに位相同期した
信号を取り出すクロック乗せ換え回路において、前記第
１のクロックを前記第２のクロックで微分し、かつ、前
記第２のク０ツクの周期の整数倍の期間遅延して得た微
分パルスをロードパルスとしてＩｙＩ記レジスタのロー
ド端子へ印加するロードパルス発生回路を具備するよう
構成する。
本発明はクロック乗せ換え回路に係り、特に第１のクロ
ックに同期している信号を、第２のクＯックに局朋させ
て取り出すク０ツク乗せ換え回路に関する。
ックに同期している信号を、第２のクＯックに局朋させ
て取り出すク０ツク乗せ換え回路に関する。
第６図は従来のクロック乗せ換え回路の一例の回路図を
示す。同図中、１１及び１２は大々互いに縦続接続され
たレジスタ（Ｄ型フリップフロップ）で、レジスタ１１
のクロック入力端子には第１のクロックＣＬＫ１が入力
され、レジスタ１２のクロック入力端子には第２のクロ
ックＣ Ｌ Ｋ ２がディレイライン１３を介して入力
される。
示す。同図中、１１及び１２は大々互いに縦続接続され
たレジスタ（Ｄ型フリップフロップ）で、レジスタ１１
のクロック入力端子には第１のクロックＣＬＫ１が入力
され、レジスタ１２のクロック入力端子には第２のクロ
ックＣ Ｌ Ｋ ２がディレイライン１３を介して入力
される。
第２のクロックＣ Ｌ Ｋ ２は第１のクロックＣＬＫ
１の周波数の２以上の整数倍の周波数に設定されている
。レジスタ１１のデータ入力端子に入力された入力信号
は、第１のクロックＣＬＫＩの例えば立上がりに位相同
期してＱ出力端子より取り出された後、レジスタ１２の
データ入力端子に供給される。これにより、レジスタ１
２のＱ出力端子からは第１のクロックＣ Ｌ． Ｋ １
の立上がりに位相ｒＥＩＷＪシている信号が、第２のク
ロックＣＬＫ２の立上がりに位相同期して取り出される
。
１の周波数の２以上の整数倍の周波数に設定されている
。レジスタ１１のデータ入力端子に入力された入力信号
は、第１のクロックＣＬＫＩの例えば立上がりに位相同
期してＱ出力端子より取り出された後、レジスタ１２の
データ入力端子に供給される。これにより、レジスタ１
２のＱ出力端子からは第１のクロックＣ Ｌ． Ｋ １
の立上がりに位相ｒＥＩＷＪシている信号が、第２のク
ロックＣＬＫ２の立上がりに位相同期して取り出される
。
（発明が解決しようとする課題）
しかるに、上記の従来のクロック乗せ換え回路において
、第７図に示す如く第１のクロックＣＬＫ１の立上がり
に槓相同期して出力されるレジスタ１１の出力信号の最
小遅延時間と最大遅延時間との間、つまりデータの切り
換わり期間に、データが確定していなければならないレ
ジスタ１２のセットアップ時間とホールド時間とが重な
らないようにするため、ディレイライン１３により第２
のクロックＣＬＫ２を遅延させ、レジスタ１２へは第７
図に示す如きタイミングで入力クロックを入力しなけれ
ばならず、ディレイライン１３による遅延時間の調整が
面倒である。
、第７図に示す如く第１のクロックＣＬＫ１の立上がり
に槓相同期して出力されるレジスタ１１の出力信号の最
小遅延時間と最大遅延時間との間、つまりデータの切り
換わり期間に、データが確定していなければならないレ
ジスタ１２のセットアップ時間とホールド時間とが重な
らないようにするため、ディレイライン１３により第２
のクロックＣＬＫ２を遅延させ、レジスタ１２へは第７
図に示す如きタイミングで入力クロックを入力しなけれ
ばならず、ディレイライン１３による遅延時間の調整が
面倒である。
また、前記データ切り換わり期間にクロックＣＬＫ２の
立上がりが位置しないようにするためには、クロックＣ
ＬＫ２の周朋がこのデータ切り換わり期間よりも長くな
ければならないという制約がある。
立上がりが位置しないようにするためには、クロックＣ
ＬＫ２の周朋がこのデータ切り換わり期間よりも長くな
ければならないという制約がある。
また、ディレイライン１３は回路を集積回路化した場合
は外付けとなり、更に経年変化により遅延時間の誤差が
生じる等の問題もある。
は外付けとなり、更に経年変化により遅延時間の誤差が
生じる等の問題もある。
本発明は以上の点に鑑みてなされたもので、第１及び第
２のクロック間のタイミング調整を不要にし得るクロッ
ク乗せ換え回路を提供することを目的とする。
２のクロック間のタイミング調整を不要にし得るクロッ
ク乗せ換え回路を提供することを目的とする。
第１図は本発明の原理構成図を示す。同図中、１５は０
−ド端子付レジスタで、第１のクロックに位相同用して
いる入力信号を、第１のクロックより高周波数の第２の
クロックに僚相同期させて出力する。
−ド端子付レジスタで、第１のクロックに位相同用して
いる入力信号を、第１のクロックより高周波数の第２の
クロックに僚相同期させて出力する。
また、１６はロードパルス発生回路で、第１のク０ツク
を第２のクロックで微分し、かつ、第２のクロックの周
期の整数倍の朋間遅延して得た微分パルスをロードパル
スとしてレジスタ１５のロード端子に印加する。
を第２のクロックで微分し、かつ、第２のクロックの周
期の整数倍の朋間遅延して得た微分パルスをロードパル
スとしてレジスタ１５のロード端子に印加する。
ロードバルス発生回路１６からは第１のクロックの前縁
に位相同期し、かつ、第２のクロックのパルス幅を有す
る微分パルスであって、第２のク０ツクの所定周期分遅
延された微分パルスが発生される。つまり、ロードパル
ス発生回路１６は第２のク０ツクが所定周期分入力され
た時点で微分パルスを出力するディジタル回路であり、
その遅延時間は常に第２のク０ツクの因明の整数倍（す
なわち、ゼロ又は正の自然数倍）であるから、デイレイ
ラインによる遅延時間の調撃を必要としない。
に位相同期し、かつ、第２のクロックのパルス幅を有す
る微分パルスであって、第２のク０ツクの所定周期分遅
延された微分パルスが発生される。つまり、ロードパル
ス発生回路１６は第２のク０ツクが所定周期分入力され
た時点で微分パルスを出力するディジタル回路であり、
その遅延時間は常に第２のク０ツクの因明の整数倍（す
なわち、ゼロ又は正の自然数倍）であるから、デイレイ
ラインによる遅延時間の調撃を必要としない。
〔実施例）
第２図は本発明のクロック乗せ換え回路の一実施例の回
路図を示す。同図中、第１図と同一構成部分には同一符
号を付してある。第２図において、レジスタ１７のデー
タ入力端子に入力された入力信号は、ここで第１のクロ
ックＣ Ｉ． Ｋ １の例えば立上がりでラッチされ、
レジスタ１７のＱ出力端子より第１のクロックＣ Ｌ．
Ｋ １の立上がりに位相同期した信号とされて取り出
され、次段のレジスタ１５のデータ入力端子に入力され
る。
路図を示す。同図中、第１図と同一構成部分には同一符
号を付してある。第２図において、レジスタ１７のデー
タ入力端子に入力された入力信号は、ここで第１のクロ
ックＣ Ｉ． Ｋ １の例えば立上がりでラッチされ、
レジスタ１７のＱ出力端子より第１のクロックＣ Ｌ．
Ｋ １の立上がりに位相同期した信号とされて取り出
され、次段のレジスタ１５のデータ入力端子に入力され
る。
一方、前記第１のクロックＣＬＫＩは第２のクロックＣ
Ｌ Ｋ ２と共に微分回路１８に供給される。
Ｌ Ｋ ２と共に微分回路１８に供給される。
ここで、第２のクロックＣＬＫ２は第３図に示すように
、第１のク０ツクＣＬＫＩよりも高周波数に設定されて
いる。微分回路１８は後述のタイミング調整回路１９と
共に前記したロードパルス発生回路１６を構成しており
、例えば第４図に示す如きディジタル回路構成とされて
いる。
、第１のク０ツクＣＬＫＩよりも高周波数に設定されて
いる。微分回路１８は後述のタイミング調整回路１９と
共に前記したロードパルス発生回路１６を構成しており
、例えば第４図に示す如きディジタル回路構成とされて
いる。
第４図において、微分回路１８は互いにｍｖｃ接続され
たレジスタ（Ｄ型フリップフロツブ）２１及び２２と、
レジスタ２１の０１出力パルスとレジスタ２２のσ２出
力パルスとが入力されるＡＮＤ回路２３とより構成され
ている。
たレジスタ（Ｄ型フリップフロツブ）２１及び２２と、
レジスタ２１の０１出力パルスとレジスタ２２のσ２出
力パルスとが入力されるＡＮＤ回路２３とより構成され
ている。
レジスタ２１のデータ入力端子に第５図に示す第１のク
ロックＣＬＫＩが入力され、かつ、レジスタ２１のクロ
ック入カ端子に同図に示す第２のクロックＣＬＫ２が入
力される。このため、レジスタ２１の０１出力パルスは
第５図に示す如くｃしＫ１がＣ Ｌ． Ｋ ２の立上が
りでラッチされたパルス波形である。このＱ１出力パル
スはレジスタ２２により第２のク０ツクＣＬＫ２の立上
がりでラッチされ、レジスタ２２の０２出力端子より第
５図に示す如きσ２出力パルスとして取り出される。
ロックＣＬＫＩが入力され、かつ、レジスタ２１のクロ
ック入カ端子に同図に示す第２のクロックＣＬＫ２が入
力される。このため、レジスタ２１の０１出力パルスは
第５図に示す如くｃしＫ１がＣ Ｌ． Ｋ ２の立上が
りでラッチされたパルス波形である。このＱ１出力パル
スはレジスタ２２により第２のク０ツクＣＬＫ２の立上
がりでラッチされ、レジスタ２２の０２出力端子より第
５図に示す如きσ２出力パルスとして取り出される。
ＡＮＤ回路２３は上記のＱ＋出力パルスとσ２出力パル
スとの論即積をとって第５図及び第３図に示す如き微分
パルスを出カする。この微分パルスは第５図からもわか
るように、第１のクロックＣＬＫ１の立上がりに位相同
期して立上がり、がっ、第２のクロックＣＬＫ２の一周
期分のパルス幅をもつパルスであり、第１のクロックＣ
ＬＫ１の守上がり検出パルスである。
スとの論即積をとって第５図及び第３図に示す如き微分
パルスを出カする。この微分パルスは第５図からもわか
るように、第１のクロックＣＬＫ１の立上がりに位相同
期して立上がり、がっ、第２のクロックＣＬＫ２の一周
期分のパルス幅をもつパルスであり、第１のクロックＣ
ＬＫ１の守上がり検出パルスである。
上記の微分パルスは第２図に示すタイミング調弊回路１
９に供給ざれる。タイミング調整回路１９は例えばレジ
スタ４段からなるシフトレジスタ等で構成されたディジ
タル回路であり、第２のク０ツクＣＬＫ２がそのクロッ
ク入力端子に印加されることにより、第３図に示すよう
に第２のク０ツクＣ Ｌ． Ｋ ２の４周期分、上記の
微分パルスを遅延し、この遅延微分パルスをロードパル
スとしてレジスタ１５のロード端子に印加する。
９に供給ざれる。タイミング調整回路１９は例えばレジ
スタ４段からなるシフトレジスタ等で構成されたディジ
タル回路であり、第２のク０ツクＣＬＫ２がそのクロッ
ク入力端子に印加されることにより、第３図に示すよう
に第２のク０ツクＣ Ｌ． Ｋ ２の４周期分、上記の
微分パルスを遅延し、この遅延微分パルスをロードパル
スとしてレジスタ１５のロード端子に印加する。
上記のタイミング調整回路１９の遅延時間である、第２
のクロックＣＬＫ２の周期の４倍の期間は、第３図に示
すようにレジスタ１７の出カデータが確定している期間
内に上記遅延微分パルス（ロードパルス〉が位詔する期
間である。
のクロックＣＬＫ２の周期の４倍の期間は、第３図に示
すようにレジスタ１７の出カデータが確定している期間
内に上記遅延微分パルス（ロードパルス〉が位詔する期
間である。
従って、Ｏ−ドバルスが入力されている期間、第２のク
ロックＣＬＫ２の立上がりでラッチ動作を行なうレジス
タ１５からは、レジスタ１７からの第１のク０ツクＣＬ
Ｋ１に位相同期している入力データを、該入力データが
確定しているＩｆｌ間にＣＬＫ２でラッチして得た、Ｃ
ＬＫ２に位相同期したデータが取り出される。
ロックＣＬＫ２の立上がりでラッチ動作を行なうレジス
タ１５からは、レジスタ１７からの第１のク０ツクＣＬ
Ｋ１に位相同期している入力データを、該入力データが
確定しているＩｆｌ間にＣＬＫ２でラッチして得た、Ｃ
ＬＫ２に位相同期したデータが取り出される。
このように、本実施例によれば、微分回路１８及びタイ
ミング調整回路１９共にディレイラインによる遅延時間
の調整は不要である。また、微分回路１８及びタイミン
グ調整回路１９は共にディジタル回路であるから、この
クロック乗せ換え回路全体を集積回路内に組み込むこと
ができる。更に、レジスタ１７の出力データの確定時間
がロードパルスの期間少なくともあればよいから、ＣＬ
Ｋ１の周期と伝搬遅延時間との比が大きくなるような高
速回路にも適用できる。
ミング調整回路１９共にディレイラインによる遅延時間
の調整は不要である。また、微分回路１８及びタイミン
グ調整回路１９は共にディジタル回路であるから、この
クロック乗せ換え回路全体を集積回路内に組み込むこと
ができる。更に、レジスタ１７の出力データの確定時間
がロードパルスの期間少なくともあればよいから、ＣＬ
Ｋ１の周期と伝搬遅延時間との比が大きくなるような高
速回路にも適用できる。
なお、本発明は上記の実施例に限定されるものではなく
、例えばレジスタ１７の出力データがＣしＫ１の立下が
り時に確定している場合には、ＣＬＫ１の立下がりを微
分し、これをそのままロードパルスとして発牛出力する
ようにしてもよい。
、例えばレジスタ１７の出力データがＣしＫ１の立下が
り時に確定している場合には、ＣＬＫ１の立下がりを微
分し、これをそのままロードパルスとして発牛出力する
ようにしてもよい。
（発明の効果）
上述の如く、本発明によれば、タイミング調整のための
ディレイラインによる遅延ｆＦｆ間の調整を不要にでき
、またすべてディジタル回路で構成できるので全体を集
積回路内に組込むことができ、また経年変化による遅延
時間の変動も除去できる等の特長を有するものである。
ディレイラインによる遅延ｆＦｆ間の調整を不要にでき
、またすべてディジタル回路で構成できるので全体を集
積回路内に組込むことができ、また経年変化による遅延
時間の変動も除去できる等の特長を有するものである。
第１図は本発明の原！構成図、
第２図は本発明の一実施例の回路図、
第３図は第２図の動作説明用タイムチャート、第４図は
微分回路の一実施例の回路図、第５図は第４図の動作説
明用タイムチャート、第６図は従来の一例の回路図、 第７図は第６図の肋作説明用タイムチャートである。 図において、 １５．１７はレジスタ、 １６はロードパルス発生回路、 １８Ｇ．ｔ＠分回路、 １９はタイミング調整回路 を示す。 第 １ 図 第２図 隼２ｆｆｉの動イ官葎哨用タイムヰヤート第３図 １８ 嶽介目絡の−＊＃！ＪＰ１の固慈藺 ｆＪ４図 一÷時問 ＃４５ヨの１う〉４１１其巴５耳１ＩジＡ４ど、千一，
一ト第５図 ’ｆｆｉｌｎ − 夕１１ ／） Ｅｌｋ’ｅｉ第６図
微分回路の一実施例の回路図、第５図は第４図の動作説
明用タイムチャート、第６図は従来の一例の回路図、 第７図は第６図の肋作説明用タイムチャートである。 図において、 １５．１７はレジスタ、 １６はロードパルス発生回路、 １８Ｇ．ｔ＠分回路、 １９はタイミング調整回路 を示す。 第 １ 図 第２図 隼２ｆｆｉの動イ官葎哨用タイムヰヤート第３図 １８ 嶽介目絡の−＊＃！ＪＰ１の固慈藺 ｆＪ４図 一÷時問 ＃４５ヨの１う〉４１１其巴５耳１ＩジＡ４ど、千一，
一ト第５図 ’ｆｆｉｌｎ − 夕１１ ／） Ｅｌｋ’ｅｉ第６図
Claims (1)
- 【特許請求の範囲】 第１のクロックに位相同期している入力信号をロード
端子付レジスタ（１５）に入力し、該第１のクロックよ
り高周波数の第２のクロックを該レジスタ（１５）のク
ロック入力端子に印加して該レジスタ（１５）より該第
２のクロックに位相同期した信号を取り出すクロック乗
せ換え回路において、 前記第１のクロックを前記第２のクロックで微分し、か
つ、前記第２のクロックの周期の整数倍の期間遅延して
得た微分パルスをロードパルスとして前記レジスタ（１
５）のロード端子へ印加するロードパルス発生回路（１
６）を具備したことを特徴とするクロック乗せ換え回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184206A JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184206A JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348543A true JPH0348543A (ja) | 1991-03-01 |
| JP2665257B2 JP2665257B2 (ja) | 1997-10-22 |
Family
ID=16149216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184206A Expired - Fee Related JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665257B2 (ja) |
-
1989
- 1989-07-17 JP JP1184206A patent/JP2665257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2665257B2 (ja) | 1997-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |