JP2000151565A - パルス同期化回路 - Google Patents
パルス同期化回路Info
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Abstract
(57)【要約】
【課題】 高速クロックに同期したパルス信号を低速ク
ロックで同期化するパルス同期化回路において、回路構
成を最小にすると共に転送効率を向上させる。 【解決手段】 入力パルスを非同期リセット付きＤ−Ｆ
Ｆ１０１で受け、その非同期リセット付きＤ−ＦＦ１０
１のクロック信号を遅延させて、リセット信号を同期化
されたパルス信号にする。
ロックで同期化するパルス同期化回路において、回路構
成を最小にすると共に転送効率を向上させる。 【解決手段】 入力パルスを非同期リセット付きＤ−Ｆ
Ｆ１０１で受け、その非同期リセット付きＤ−ＦＦ１０
１のクロック信号を遅延させて、リセット信号を同期化
されたパルス信号にする。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス同期化回路
に関し、特に第２のクロックの周期が第１のクロックの
周期よりも大きい場合のパルス同期化回路に関する。
に関し、特に第２のクロックの周期が第１のクロックの
周期よりも大きい場合のパルス同期化回路に関する。
【０００２】
【従来の技術】従来、第１のクロックと第２のクロック
の周波数比に依存しないパルス同期化回路の先願技術
が、特開平７−１７７００２号公報に開示されている。
の周波数比に依存しないパルス同期化回路の先願技術
が、特開平７−１７７００２号公報に開示されている。
【０００３】特開平７−１７７００２号公報に開示され
た従来のパルス同期化回路を図７に基づいて説明する。
た従来のパルス同期化回路を図７に基づいて説明する。
【０００４】図７において、ＣＬＫ１が第１のクロッ
ク、ＣＬＫ２が第２のクロック、Ｄ１が第１のクロック
に同期した入力パルス、ＤＯが第２のクロックで同期化
された出力パルスであり、７００が入力パルスで“１”
にセットされ、第２のクロック側でパルスを検出したこ
とを示す信号（Ｄ７）で“０”にリセットするＪＫ−Ｆ
Ｆ、７０１及び７０２が第１のクロックに同期化した信
号を第２のクロックで同期化するためのＤ−ＦＦ、７０
３及び７０４が第２のクロックに同期したパルスを出力
するための微分回路となるＤ−ＦＦとＡＮＤゲート、７
０５及び７０６が第２のクロックに同期化した信号を第
１のクロックに同期化するためのＤ−ＦＦである。
ク、ＣＬＫ２が第２のクロック、Ｄ１が第１のクロック
に同期した入力パルス、ＤＯが第２のクロックで同期化
された出力パルスであり、７００が入力パルスで“１”
にセットされ、第２のクロック側でパルスを検出したこ
とを示す信号（Ｄ７）で“０”にリセットするＪＫ−Ｆ
Ｆ、７０１及び７０２が第１のクロックに同期化した信
号を第２のクロックで同期化するためのＤ−ＦＦ、７０
３及び７０４が第２のクロックに同期したパルスを出力
するための微分回路となるＤ−ＦＦとＡＮＤゲート、７
０５及び７０６が第２のクロックに同期化した信号を第
１のクロックに同期化するためのＤ−ＦＦである。
【０００５】次に図８のタイミングチャートを用いて、
動作について説明する。
動作について説明する。
【０００６】第１のクロックに同期したパルス信号（Ｄ
１）が“１”になると、ＪＫ−ＦＦ７００の出力は、第
１のクロックの立ち上がりで“１”になる。ＪＫ−ＦＦ
の出力（Ｄ２）は、ひげを防止するため、第２のクロッ
クを入力クロックとするＤ−ＦＦ７０１，７０２で２度
切り直され、その後、微分回路（７０３，７０４）にて
第２のクロックに同期したパルス信号として得ることと
なる。
１）が“１”になると、ＪＫ−ＦＦ７００の出力は、第
１のクロックの立ち上がりで“１”になる。ＪＫ−ＦＦ
の出力（Ｄ２）は、ひげを防止するため、第２のクロッ
クを入力クロックとするＤ−ＦＦ７０１，７０２で２度
切り直され、その後、微分回路（７０３，７０４）にて
第２のクロックに同期したパルス信号として得ることと
なる。
【０００７】また、ＪＫ−ＦＦ７００をリセットするた
め、Ｄ−ＦＦ７０２の出力（Ｄ４）を第１のクロックを
入力クロックとするＤ−ＦＦ７０５，７０６で２度切り
直した信号（Ｄ７）を得ている。
め、Ｄ−ＦＦ７０２の出力（Ｄ４）を第１のクロックを
入力クロックとするＤ−ＦＦ７０５，７０６で２度切り
直した信号（Ｄ７）を得ている。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
示す特開平７−１７７００２号公報に開示された従来の
パルス同期化回路は、回路規模が大きいという問題があ
る。
示す特開平７−１７７００２号公報に開示された従来の
パルス同期化回路は、回路規模が大きいという問題があ
る。
【０００９】その理由は、第２のクロック側で同期化し
た際に３クロック以上のレベルとなるため、微分回路が
必要であることと、入力パルスをレベルに変換したもの
をリセットする際に第１のクロックで同期化する必要が
あるため、Ｄ−ＦＦが２段必要であるためである。
た際に３クロック以上のレベルとなるため、微分回路が
必要であることと、入力パルスをレベルに変換したもの
をリセットする際に第１のクロックで同期化する必要が
あるため、Ｄ−ＦＦが２段必要であるためである。
【００１０】また、伝送効率が悪いという問題がある。
【００１１】その理由は、上述した理由によりクロック
数を余分に消費してしまうためである。
数を余分に消費してしまうためである。
【００１２】本発明の目的は、高速クロックに同期した
パルス信号を低速クロックで同期化するパルス同期化回
路において、回路構成を最小にすると共に転送効率を向
上させたパルス同期化回路を提供することにある。
パルス信号を低速クロックで同期化するパルス同期化回
路において、回路構成を最小にすると共に転送効率を向
上させたパルス同期化回路を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るパルス同期化回路は、第１のクロック
の立ち上がりに同期した入力パルスが入力する遅延ゲー
トと、前記遅延ゲートの出力信号を入力クロックとし、
前記入力パルスを入力データとする非同期リセット付き
Ｄ−ＦＦと、前記非同期リセット付きＤ−ＦＦの出力信
号を入力データとし、入力クロックを第２のクロックと
する第２のＤ−ＦＦと、前記第２のＤ−ＦＦの出力信号
を入力データとし、入力クロックを第２のクロックとす
る第３のＤ−ＦＦとを有し、前記第２のＤ−ＦＦと第３
のＤ−ＦＦとの出力信号の論理積によって同期化パルス
を生成し、その同期化パルスが前記非同期リセット付き
Ｄ−ＦＦの非同期リセット信号として用いるものであ
る。
め、本発明に係るパルス同期化回路は、第１のクロック
の立ち上がりに同期した入力パルスが入力する遅延ゲー
トと、前記遅延ゲートの出力信号を入力クロックとし、
前記入力パルスを入力データとする非同期リセット付き
Ｄ−ＦＦと、前記非同期リセット付きＤ−ＦＦの出力信
号を入力データとし、入力クロックを第２のクロックと
する第２のＤ−ＦＦと、前記第２のＤ−ＦＦの出力信号
を入力データとし、入力クロックを第２のクロックとす
る第３のＤ−ＦＦとを有し、前記第２のＤ−ＦＦと第３
のＤ−ＦＦとの出力信号の論理積によって同期化パルス
を生成し、その同期化パルスが前記非同期リセット付き
Ｄ−ＦＦの非同期リセット信号として用いるものであ
る。
【００１４】また、前記遅延ゲートの代えて、第１のク
ロックを反転させたものを入力クロックとするＤ−ＦＦ
を有するものである。
ロックを反転させたものを入力クロックとするＤ−ＦＦ
を有するものである。
【００１５】また、前記遅延ゲートの代えて、第１のク
ロックを入力クロックとするＤ−ＦＦを有するものであ
る。
ロックを入力クロックとするＤ−ＦＦを有するものであ
る。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図において本発明は基本的構成として、第
１のクロックに同期した入力パルスの“１”を保持する
ために、入力パルスを遅延させるための論理回路（図１
の遅延ゲート１００等）に入力すると共に、同期化パル
ス（図１のＤＯ）で非同期リセット付きＤ−ＦＦ（図１
の１０１）を非同期にリセットする手段を有することに
より、最小の回路構成かつ最短時間で次の入力パルスを
発生させるようにしたものである。
１のクロックに同期した入力パルスの“１”を保持する
ために、入力パルスを遅延させるための論理回路（図１
の遅延ゲート１００等）に入力すると共に、同期化パル
ス（図１のＤＯ）で非同期リセット付きＤ−ＦＦ（図１
の１０１）を非同期にリセットする手段を有することに
より、最小の回路構成かつ最短時間で次の入力パルスを
発生させるようにしたものである。
【００１８】したがって、本発明によれば、第２のクロ
ックで同期化した信号で前記非同期リセット付きＤ−Ｆ
Ｆを非同期にリセットすることにより、第２のクロック
で同期化した信号は必ず２クロック幅となるため、微分
回路が不要となると共に、“１”を保持していたデータ
をリセットするための同期化回路も不要となる。
ックで同期化した信号で前記非同期リセット付きＤ−Ｆ
Ｆを非同期にリセットすることにより、第２のクロック
で同期化した信号は必ず２クロック幅となるため、微分
回路が不要となると共に、“１”を保持していたデータ
をリセットするための同期化回路も不要となる。
【００１９】次に、具体例を用いて本発明を説明する。
【００２０】（実施形態１）図１は、本発明の実施形態
１に係るパルス同期化回路を示す回路図である。
１に係るパルス同期化回路を示す回路図である。
【００２１】図１において、遅延ゲート１００は、非同
期リセット付きＤ−ＦＦ１０１のクロック入力端子ＣＬ
Ｋに接続されている。
期リセット付きＤ−ＦＦ１０１のクロック入力端子ＣＬ
Ｋに接続されている。
【００２２】図１において、Ｄ１は高速なクロックであ
るクロック信号ＣＬＫ１に同期したパルス信号であり、
パルス信号Ｄ１は、遅延ゲート１００の入力端子と、非
同期リセット付きＤ−ＦＦ１０１のデータ入力端子Ｄに
それぞれ入力するようになっている。
るクロック信号ＣＬＫ１に同期したパルス信号であり、
パルス信号Ｄ１は、遅延ゲート１００の入力端子と、非
同期リセット付きＤ−ＦＦ１０１のデータ入力端子Ｄに
それぞれ入力するようになっている。
【００２３】また、遅延ゲート１００からの出力信号Ｃ
Ｄは、非同期リセット付きＤ−ＦＦ１０１のクロック入
力端子ＣＬＫに入力するようになっている。
Ｄは、非同期リセット付きＤ−ＦＦ１０１のクロック入
力端子ＣＬＫに入力するようになっている。
【００２４】また、非同期リセット付きＤ−ＦＦ１０１
の出力端子Ｑには、Ｄ−ＦＦ１０２のデータ入力端子Ｄ
が接続されている。
の出力端子Ｑには、Ｄ−ＦＦ１０２のデータ入力端子Ｄ
が接続されている。
【００２５】そして、Ｄ−ＦＦ１０２のデータ入力端子
Ｄには、非同期リセット付きＤ−ＦＦ１０１の出力端子
Ｑからの信号が入力し、Ｄ−ＦＦ１０２のクロック入力
端子ＣＬＫには、低速なクロックであるクロック信号Ｃ
ＬＫ２が入力するようになっている。
Ｄには、非同期リセット付きＤ−ＦＦ１０１の出力端子
Ｑからの信号が入力し、Ｄ−ＦＦ１０２のクロック入力
端子ＣＬＫには、低速なクロックであるクロック信号Ｃ
ＬＫ２が入力するようになっている。
【００２６】Ｄ−ＦＦ１０２のデータ出力端子Ｑには、
Ｄ−ＦＦ１０３のデータ入力端子Ｄに接続されていると
共に、ＡＮＤ回路１０４の一方の入力端子が接続され、
Ｄ−ＦＦ１０３のデータ出力端子ＤにＡＮＤ回路１０４
の他方の入力端子が接続されている。
Ｄ−ＦＦ１０３のデータ入力端子Ｄに接続されていると
共に、ＡＮＤ回路１０４の一方の入力端子が接続され、
Ｄ−ＦＦ１０３のデータ出力端子ＤにＡＮＤ回路１０４
の他方の入力端子が接続されている。
【００２７】そして、Ｄ−ＦＦ１０２のデータ出力端子
Ｑからの出力信号Ｄ２は、Ｄ−ＦＦ１０３のデータ入力
端子Ｄに入力すると共に、ＡＮＤ回路１０４の一方の入
力端子に入力するようになっている。
Ｑからの出力信号Ｄ２は、Ｄ−ＦＦ１０３のデータ入力
端子Ｄに入力すると共に、ＡＮＤ回路１０４の一方の入
力端子に入力するようになっている。
【００２８】また、Ｄ−ＦＦ１０３のクロック入力端子
ＣＬＫには、低速なクロックであるクロック信号ＣＬＫ
２が入力し、Ｄ−ＦＦ１０３のデータ出力端子Ｑからの
出力信号Ｄ３は、ＡＮＤ回路１０４の他方の入力端子に
入力するようになっている。そして、ＡＮＤ回路１０４
の出力端子には、同期化パルス信号Ｄ０が出力するよう
になっており、同期化パルス信号Ｄ０は、非同期リセッ
ト付きＤ−ＦＦ１０１のリセット入力端子に入力するよ
うになっている。
ＣＬＫには、低速なクロックであるクロック信号ＣＬＫ
２が入力し、Ｄ−ＦＦ１０３のデータ出力端子Ｑからの
出力信号Ｄ３は、ＡＮＤ回路１０４の他方の入力端子に
入力するようになっている。そして、ＡＮＤ回路１０４
の出力端子には、同期化パルス信号Ｄ０が出力するよう
になっており、同期化パルス信号Ｄ０は、非同期リセッ
ト付きＤ−ＦＦ１０１のリセット入力端子に入力するよ
うになっている。
【００２９】ここで、非同期リセット付きＤ−ＦＦ１０
１は、同期化パルス信号Ｄ０に基づいて非同期リセット
を行うＤ型フリップフロップ（ＦＦ）であり、Ｄ−ＦＦ
１０２，１０３は、低速なクロック信号ＣＬＫ１，ＣＬ
Ｋ２に基づくデイレイド機能を行うＤ型フリップフロッ
プ（ＦＦ）である。
１は、同期化パルス信号Ｄ０に基づいて非同期リセット
を行うＤ型フリップフロップ（ＦＦ）であり、Ｄ−ＦＦ
１０２，１０３は、低速なクロック信号ＣＬＫ１，ＣＬ
Ｋ２に基づくデイレイド機能を行うＤ型フリップフロッ
プ（ＦＦ）である。
【００３０】次に、本発明の実施形態１の動作を図１及
び図２に基づいて説明する。図２は、本発明の実施形態
１におけるタイミングチャートである。
び図２に基づいて説明する。図２は、本発明の実施形態
１におけるタイミングチャートである。
【００３１】高速なクロックであるクロック信号ＣＬＫ
１に同期したパルス信号Ｄ１が遅延ゲート１００に入力
すると、遅延ゲート１００の出力信号ＣＤは、パルス信
号Ｄ１の立ち上がり後（図２の）に変化し、パルス信
号Ｄ１の立ち下がり後に変化する。
１に同期したパルス信号Ｄ１が遅延ゲート１００に入力
すると、遅延ゲート１００の出力信号ＣＤは、パルス信
号Ｄ１の立ち上がり後（図２の）に変化し、パルス信
号Ｄ１の立ち下がり後に変化する。
【００３２】遅延ゲート１００の出力信号ＣＤが１０１
の非同期リセット付きＤ−ＦＦ１０１のクロック入力端
子ＣＬＫに入力すると、非同期リセット付きＤ−ＦＦ１
０１の出力信号Ｄholdは、遅延ゲート１００の出力信号
ＣＤの立ち上がりと同時に１に変化する。
の非同期リセット付きＤ−ＦＦ１０１のクロック入力端
子ＣＬＫに入力すると、非同期リセット付きＤ−ＦＦ１
０１の出力信号Ｄholdは、遅延ゲート１００の出力信号
ＣＤの立ち上がりと同時に１に変化する。
【００３３】非同期リセット付きＤ−ＦＦ１０１の出力
信号ＤholdがＤ−ＦＦ１０２のデータ入力端子Ｄに入力
すると、Ｄ−ＦＦ１０２の出力信号Ｄ２は、低速なクロ
ック信号ＣＬＫ２の立ち上がりで１に変化する。
信号ＤholdがＤ−ＦＦ１０２のデータ入力端子Ｄに入力
すると、Ｄ−ＦＦ１０２の出力信号Ｄ２は、低速なクロ
ック信号ＣＬＫ２の立ち上がりで１に変化する。
【００３４】さらに、Ｄ−ＦＦ１０２の出力信号Ｄ２が
Ｄ−ＦＦ１０３のデータ入力端子Ｄに入力すると、Ｄ−
ＦＦの出力Ｄ３は、次の低速なクロック信号ＣＬＫ２の
立ち上がりで１に変化する。
Ｄ−ＦＦ１０３のデータ入力端子Ｄに入力すると、Ｄ−
ＦＦの出力Ｄ３は、次の低速なクロック信号ＣＬＫ２の
立ち上がりで１に変化する。
【００３５】ここで、低速なクロック信号ＣＬＫ２に同
期するＤ−ＦＦ１０２，１０３を２段に設けて、出力信
号のパルスにひげを出さないようにしている。
期するＤ−ＦＦ１０２，１０３を２段に設けて、出力信
号のパルスにひげを出さないようにしている。
【００３６】Ｄ−ＦＦ１０２，１０３の出力信号Ｄ２と
Ｄ３がＡＮＤ回路１０４の入力端子に入力すると、ＡＮ
Ｄ回路１０４の出力側には、同期化パルスＤ０が出力す
ることとなる。
Ｄ３がＡＮＤ回路１０４の入力端子に入力すると、ＡＮ
Ｄ回路１０４の出力側には、同期化パルスＤ０が出力す
ることとなる。
【００３７】非同期リセット付きＤ−ＦＦ１０１の出力
信号Ｄholdは、ＡＮＤ回路１０４からの同期化パルスＤ
０で非同期にリセットされるため、ＡＮＤ回路１０４か
らの同期化パルスＤ０が１に変化した直後に０に変化す
る。
信号Ｄholdは、ＡＮＤ回路１０４からの同期化パルスＤ
０で非同期にリセットされるため、ＡＮＤ回路１０４か
らの同期化パルスＤ０が１に変化した直後に０に変化す
る。
【００３８】したがって、Ｄ−ＦＦ１０２からの出力信
号Ｄ２は、ＡＮＤ回路１０４からの同期化パルスＤ０が
ＤＯが１になった次のクロック信号ＣＬＫ２の立ち上が
りで０に変化し、Ｄ−ＦＦ１０３からの出力信号Ｄ３は
更に次のクロック信号ＣＬＫ２の立ち上がりで０に変化
する。
号Ｄ２は、ＡＮＤ回路１０４からの同期化パルスＤ０が
ＤＯが１になった次のクロック信号ＣＬＫ２の立ち上が
りで０に変化し、Ｄ−ＦＦ１０３からの出力信号Ｄ３は
更に次のクロック信号ＣＬＫ２の立ち上がりで０に変化
する。
【００３９】以上のように、図２において、高速なクロ
ックであるクロック信号ＣＬＫ１に同期したパルス信号
Ｄ１（図２の）の入力パルスは、低速なクロック信号
ＣＬＫ２で同期化（図２の’）されて出力する。ま
た、ＡＮＤ回路１０４からの同期化パルスＤＯを非同期
リセット付きＤ−ＦＦ１０１（ＣＬＫ１）側に帰還させ
ることにより、次の入力パルスを生成するためのきっか
けを与える。
ックであるクロック信号ＣＬＫ１に同期したパルス信号
Ｄ１（図２の）の入力パルスは、低速なクロック信号
ＣＬＫ２で同期化（図２の’）されて出力する。ま
た、ＡＮＤ回路１０４からの同期化パルスＤＯを非同期
リセット付きＤ−ＦＦ１０１（ＣＬＫ１）側に帰還させ
ることにより、次の入力パルスを生成するためのきっか
けを与える。
【００４０】以下、同様に図２に示すのパルスが’
のパルスに、のパルスが’のパルスにそれぞれ同期
化される。
のパルスに、のパルスが’のパルスにそれぞれ同期
化される。
【００４１】（実施形態２）図３は、本発明の実施形態
２に係るパルス同期化回路を示す回路図、図４は、本発
明の実施形態２に係るパルス同期化回路の動作を示すタ
イミングチャートである。
２に係るパルス同期化回路を示す回路図、図４は、本発
明の実施形態２に係るパルス同期化回路の動作を示すタ
イミングチャートである。
【００４２】図３に示す本発明の実施形態２に係るパル
ス同期化回路は、図１に示す遅延ゲート１００に代え
て、第１のクロックを反転させたものを入力クロックと
するＤ−ＦＦ２００を用い、Ｄ−ＦＦ２００のデータ入
力端子Ｄに高速なクロックであるクロック信号ＣＬＫ１
に同期したパルス信号Ｄ１を入力し、Ｄ−ＦＦ２００の
クロック入力端子ＣＬＫに高速なクロックであるクロッ
ク信号ＣＬＫ１を入力し、Ｄ−ＦＦ２００からの出力信
号ＣＤを非同期リセット付きＤ−ＦＦ１０１のクロック
入力端子ＣＬＫに入力するように構成したものである。
その他の構成は、実施形態１と同様に構成している。
ス同期化回路は、図１に示す遅延ゲート１００に代え
て、第１のクロックを反転させたものを入力クロックと
するＤ−ＦＦ２００を用い、Ｄ−ＦＦ２００のデータ入
力端子Ｄに高速なクロックであるクロック信号ＣＬＫ１
に同期したパルス信号Ｄ１を入力し、Ｄ−ＦＦ２００の
クロック入力端子ＣＬＫに高速なクロックであるクロッ
ク信号ＣＬＫ１を入力し、Ｄ−ＦＦ２００からの出力信
号ＣＤを非同期リセット付きＤ−ＦＦ１０１のクロック
入力端子ＣＬＫに入力するように構成したものである。
その他の構成は、実施形態１と同様に構成している。
【００４３】図３に示す本発明の実施形態２は、遅延ゲ
ート１００に代えて、Ｄ−ＦＦ２００を用いたため、Ｄ
−ＦＦ２００がパルス信号Ｄ１の立ち下がりエッジで動
作して、図４に示すのパルスが’のパルスに、の
パルスが’のパルスにそれぞれ同期化されることとな
り、入力パルスＤ１が第１のクロックから半周期以内の
遅延しかない場合であって、半導体のプロセス変更時に
も回路構成を変更する必要がないという利点がある。
ート１００に代えて、Ｄ−ＦＦ２００を用いたため、Ｄ
−ＦＦ２００がパルス信号Ｄ１の立ち下がりエッジで動
作して、図４に示すのパルスが’のパルスに、の
パルスが’のパルスにそれぞれ同期化されることとな
り、入力パルスＤ１が第１のクロックから半周期以内の
遅延しかない場合であって、半導体のプロセス変更時に
も回路構成を変更する必要がないという利点がある。
【００４４】（実施形態３）図５は、本発明の実施形態
３に係るパルス同期化回路を示す回路図、図６は、本発
明の実施形態３に係るパルス同期化回路の動作を示すタ
イミングチャートである。
３に係るパルス同期化回路を示す回路図、図６は、本発
明の実施形態３に係るパルス同期化回路の動作を示すタ
イミングチャートである。
【００４５】図５に示す本発明の実施形態３に係るパル
ス同期化回路は、遅延ゲート１００に代えて、第１のク
ロックを入力クロックとするＤ−ＦＦ３００を有するも
のであり、Ｄ−ＦＦ３００がパルス信号Ｄ１の立ち上が
りエッジで動作して、図６に示すのパルスが’のパ
ルスに、のパルスが’のパルスにそれぞれ同期化さ
れることとなり、入力パルスＤ１が第１のクロックから
半周期以内の遅延しかない場合であって、半導体のプロ
セス変更時にも回路構成を変更する必要がないという利
点がある。
ス同期化回路は、遅延ゲート１００に代えて、第１のク
ロックを入力クロックとするＤ−ＦＦ３００を有するも
のであり、Ｄ−ＦＦ３００がパルス信号Ｄ１の立ち上が
りエッジで動作して、図６に示すのパルスが’のパ
ルスに、のパルスが’のパルスにそれぞれ同期化さ
れることとなり、入力パルスＤ１が第１のクロックから
半周期以内の遅延しかない場合であって、半導体のプロ
セス変更時にも回路構成を変更する必要がないという利
点がある。
【００４６】
【発明の効果】以上説明したように本発明によれば、回
路規模が小さく構成することができるという効果があ
る。
路規模が小さく構成することができるという効果があ
る。
【００４７】その理由は、微分回路が不要になったこと
と、リセット用の同期化回路が不要になったためであ
る。
と、リセット用の同期化回路が不要になったためであ
る。
【００４８】さらに、伝送効率を向上させることができ
るという効果がある。
るという効果がある。
【００４９】その理由は、非同期にリセットするため、
次の入力パルスを受け付けるタイミングを早くできるた
めである。
次の入力パルスを受け付けるタイミングを早くできるた
めである。
【図１】本発明の実施形態１に係るパルス同期化回路を
示す回路図である。
示す回路図である。
【図２】本発明の実施形態１に係るパルス同期化回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図３】本発明の実施形態２に係るパルス同期化回路を
示す回路図である。
示す回路図である。
【図４】本発明の実施形態２に係るパルス同期化回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図５】本発明の実施形態３に係るパルス同期化回路を
示す回路図である。
示す回路図である。
【図６】本発明の実施形態３に係るパルス同期化回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図７】従来例に係るパルス同期化回路を示す回路図で
ある。
ある。
【図８】従来例に係るパルス同期化回路の動作を示すタ
イミングチャートである。
イミングチャートである。
１００ 遅延ゲート １０１ 非同期リセット付きＤ−ＦＦ １０２ Ｄ−ＦＦ １０３ Ｄ−ＦＦ １０４ ＡＮＤゲート ２００ Ｄ−ＦＦ ３００ Ｄ−ＦＦ
Claims (3)
- 【請求項１】 第１のクロックの立ち上がりに同期した
入力パルスが入力する遅延ゲートと、 前記遅延ゲートの出力信号を入力クロックとし、前記入
力パルスを入力データとする非同期リセット付きＤ−Ｆ
Ｆと、 前記非同期リセット付きＤ−ＦＦの出力信号を入力デー
タとし、入力クロックを第２のクロックとする第２のＤ
−ＦＦと、 前記第２のＤ−ＦＦの出力信号を入力データとし、入力
クロックを第２のクロックとする第３のＤ−ＦＦとを有
し、 前記第２のＤ−ＦＦと第３のＤ−ＦＦとの出力信号の論
理積によって同期化パルスを生成し、その同期化パルス
が前記非同期リセット付きＤ−ＦＦの非同期リセット信
号として用いるものであることを特徴とするパルス同期
化回路。 - 【請求項２】 前記遅延ゲートの代えて、第１のクロッ
クを反転させたものを入力クロックとするＤ−ＦＦを有
することを特徴とする請求項１に記載のパルス同期化回
路。 - 【請求項３】 前記遅延ゲートの代えて、第１のクロッ
クを入力クロックとするＤ−ＦＦを有することを特徴と
する請求項１に記載のパルス同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327015A JP3001544B1 (ja) | 1998-11-17 | 1998-11-17 | パルス同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327015A JP3001544B1 (ja) | 1998-11-17 | 1998-11-17 | パルス同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3001544B1 JP3001544B1 (ja) | 2000-01-24 |
| JP2000151565A true JP2000151565A (ja) | 2000-05-30 |
Family
ID=18194368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327015A Expired - Fee Related JP3001544B1 (ja) | 1998-11-17 | 1998-11-17 | パルス同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001544B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007108966A (ja) * | 2005-10-13 | 2007-04-26 | Nec Corp | 半導体ディジタル回路、ｆｉｆｏバッファ回路及びそれらに用いるデータ受け渡し方法 |
-
1998
- 1998-11-17 JP JP10327015A patent/JP3001544B1/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007108966A (ja) * | 2005-10-13 | 2007-04-26 | Nec Corp | 半導体ディジタル回路、ｆｉｆｏバッファ回路及びそれらに用いるデータ受け渡し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001544B1 (ja) | 2000-01-24 |
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Legal Events
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