JP2002215570A - データ保持回路 - Google Patents
データ保持回路Info
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Abstract
(57)【要約】
【課題】 データ信号のラッチに伴って発生するノイズ
の影響をより低減することができるデータ保持回路を提
供する。 【解決手段】 基準クロック信号ＣＫをＤラッチ１０に
より分周することで分周クロック信号ＣＫ１を生成し、
Ｄラッチ１０とはエッジの極性が逆のＤラッチ１１によ
って基準クロック信号ＣＫを分周することで、位相が９
０度異なる移相クロック信号ＣＫ２を生成する。そし
て、Ｄラッチ１，２は、分周クロック信号ＣＫ１の立上
がりエッジ，立下がりエッジに夫々同期してデータ信号
Ｄ１′，Ｄ２′をラッチし、Ｄラッチ３，４は、位相ク
ロック信号ＣＫ２の立上がりエッジ，立下がりエッジに
夫々同期してデータ信号Ｄ３′，Ｄ４′をラッチする。
の影響をより低減することができるデータ保持回路を提
供する。 【解決手段】 基準クロック信号ＣＫをＤラッチ１０に
より分周することで分周クロック信号ＣＫ１を生成し、
Ｄラッチ１０とはエッジの極性が逆のＤラッチ１１によ
って基準クロック信号ＣＫを分周することで、位相が９
０度異なる移相クロック信号ＣＫ２を生成する。そし
て、Ｄラッチ１，２は、分周クロック信号ＣＫ１の立上
がりエッジ，立下がりエッジに夫々同期してデータ信号
Ｄ１′，Ｄ２′をラッチし、Ｄラッチ３，４は、位相ク
ロック信号ＣＫ２の立上がりエッジ，立下がりエッジに
夫々同期してデータ信号Ｄ３′，Ｄ４′をラッチする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるデータ
信号を、クロック信号のエッジに同期してラッチするこ
とで保持するように構成されるデータ保持回路に関す
る。
信号を、クロック信号のエッジに同期してラッチするこ
とで保持するように構成されるデータ保持回路に関す
る。
【０００２】
【従来の技術】例えば、ＬＳＩ(Large Scale Integrati
on) 等の半導体集積回路装置においては、信号伝送速度
は上昇し、入出力ピン数は増加する傾向にあるため、そ
れに伴ってスイッチングノイズの発生や信号間でのクロ
ストークなどの問題も大きくなっており、その解決を図
ることが困難になりつつある。
on) 等の半導体集積回路装置においては、信号伝送速度
は上昇し、入出力ピン数は増加する傾向にあるため、そ
れに伴ってスイッチングノイズの発生や信号間でのクロ
ストークなどの問題も大きくなっており、その解決を図
ることが困難になりつつある。
【０００３】斯様な問題の解決を図るため、例えば、特
開平７−３３６２０７号公報においては、４つのＤラッ
チに入力される４つのデータ信号をラッチする際に、そ
の内２つのデータ信号をクロック信号の立ち上がりエッ
ジ側でラッチし、それ以外の２つのデータ信号をクロッ
ク信号の立ち下がりエッジ側でラッチするようにした技
術が開示されている。即ち、複数のデータ信号のラッチ
タイミングが同時にならないように設定することでスイ
ッチングノイズのエネルギを分散させて、ノイズやクロ
ストークの発生を抑制するようにしている。
開平７−３３６２０７号公報においては、４つのＤラッ
チに入力される４つのデータ信号をラッチする際に、そ
の内２つのデータ信号をクロック信号の立ち上がりエッ
ジ側でラッチし、それ以外の２つのデータ信号をクロッ
ク信号の立ち下がりエッジ側でラッチするようにした技
術が開示されている。即ち、複数のデータ信号のラッチ
タイミングが同時にならないように設定することでスイ
ッチングノイズのエネルギを分散させて、ノイズやクロ
ストークの発生を抑制するようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
７−３３６２０７号公報に開示された技術ではラッチタ
イミングを２系統に分けることしかできないため、ノイ
ズの低減などの効果には一定の限界があり、更なる信号
伝送速度の上昇や入出力ピン数の増加が見込まれる場合
に、上記技術による対策だけで十分であるという保証は
ない。
７−３３６２０７号公報に開示された技術ではラッチタ
イミングを２系統に分けることしかできないため、ノイ
ズの低減などの効果には一定の限界があり、更なる信号
伝送速度の上昇や入出力ピン数の増加が見込まれる場合
に、上記技術による対策だけで十分であるという保証は
ない。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、データ信号のラッチに伴って発生す
るノイズの影響をより低減することができるデータ保持
回路を提供することにある。
あり、その目的は、データ信号のラッチに伴って発生す
るノイズの影響をより低減することができるデータ保持
回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載のデータ保
持回路によれば、移相回路は、クロック信号を移相した
１つ以上の移相クロック信号を出力する。そして、複数
のラッチ回路は、入力されるデータ信号を、クロック信
号及び移相クロック信号のエッジに同期してラッチす
る。
持回路によれば、移相回路は、クロック信号を移相した
１つ以上の移相クロック信号を出力する。そして、複数
のラッチ回路は、入力されるデータ信号を、クロック信
号及び移相クロック信号のエッジに同期してラッチす
る。
【０００７】即ち、この場合、複数のラッチ回路におけ
データ信号のラッチは、例えば、少なくとも、クロック
信号の立上がりエッジと立下がりエッジの双方と、１つ
の移相クロック信号の立上がりエッジと立下がりエッジ
との何れか一方とを用いることで、３つの異なるタイミ
ングに同期して行うことが可能である。また、後者の立
上がりエッジと立下がりエッジとの双方を用いれば、４
つの異なるタイミングに同期してラッチを行うことがで
きる。
データ信号のラッチは、例えば、少なくとも、クロック
信号の立上がりエッジと立下がりエッジの双方と、１つ
の移相クロック信号の立上がりエッジと立下がりエッジ
との何れか一方とを用いることで、３つの異なるタイミ
ングに同期して行うことが可能である。また、後者の立
上がりエッジと立下がりエッジとの双方を用いれば、４
つの異なるタイミングに同期してラッチを行うことがで
きる。
【０００８】従って、従来よりも、スイッチングノイズ
の発生タイミングをより多様に分散させることができ、
信号伝送速度の上昇度合いや信号数の増加度合いがより
大きくなった場合でもノイズのエネルギを広く分散させ
て対応することで、ノイズレベルの突出した上昇やクロ
ストークの発生などを抑制することが可能となる。
の発生タイミングをより多様に分散させることができ、
信号伝送速度の上昇度合いや信号数の増加度合いがより
大きくなった場合でもノイズのエネルギを広く分散させ
て対応することで、ノイズレベルの突出した上昇やクロ
ストークの発生などを抑制することが可能となる。
【０００９】請求項２記載のデータ保持回路によれば、
移相回路は、移相クロック信号を、クロック信号に対す
る位相差が９０度となるように移相する。即ち、クロッ
ク信号に同期して動作する回路においては、２つのクロ
ック信号間において９０度の位相差を発生させることは
比較的に容易に行うことができるため、移相クロック信
号が１つだけ生成される場合には、回路構成を簡単にす
ることができる。
移相回路は、移相クロック信号を、クロック信号に対す
る位相差が９０度となるように移相する。即ち、クロッ
ク信号に同期して動作する回路においては、２つのクロ
ック信号間において９０度の位相差を発生させることは
比較的に容易に行うことができるため、移相クロック信
号が１つだけ生成される場合には、回路構成を簡単にす
ることができる。
【００１０】請求項３記載のデータ保持回路によれば、
クロック信号出力回路を、データ転送速度よりも少なく
とも２倍以上速い周期を有する基準クロック信号を分周
するエッジトリガタイプの分周用フリップフロップで構
成し、移相回路を、分周用フリップフロップに対してエ
ッジトリガの極性が逆で、基準クロック信号を分周する
移相用フリップフロップで構成する。
クロック信号出力回路を、データ転送速度よりも少なく
とも２倍以上速い周期を有する基準クロック信号を分周
するエッジトリガタイプの分周用フリップフロップで構
成し、移相回路を、分周用フリップフロップに対してエ
ッジトリガの極性が逆で、基準クロック信号を分周する
移相用フリップフロップで構成する。
【００１１】即ち、２個のフリップフロップによってク
ロック信号出力回路と移相回路とを構成することができ
る。そして、例えば回路の仕様によって基準クロック信
号の周波数が変更されデータ転送速度が変化する場合で
も、異なるラッチタイミングの間隔が基準クロック信号
に対して一定の比率となるように維持することができ
る。
ロック信号出力回路と移相回路とを構成することができ
る。そして、例えば回路の仕様によって基準クロック信
号の周波数が変更されデータ転送速度が変化する場合で
も、異なるラッチタイミングの間隔が基準クロック信号
に対して一定の比率となるように維持することができ
る。
【００１２】請求項４記載のデータ保持回路によれば、
クロック信号出力回路を、請求項３と同様に基準クロッ
ク信号を分周するエッジトリガタイプの分周用フリップ
フロップで構成し、移相回路を、基準クロック信号とク
ロック信号出力回路によって出力されるクロック信号と
の信号レベルの論理演算結果を出力する論理回路で構成
する。即ち、例えば、論理回路を排他的論理和（ＥＸＯ
Ｒ）素子で構成すれば、移相クロック信号を、クロック
信号に対する位相差が９０度（遅れ）となるように生成
することができる。従って、クロック信号出力回路と移
相回路とを、フリップフロップとＥＸＯＲ素子とで構成
することができ、請求項３と同様の効果が得られる。
クロック信号出力回路を、請求項３と同様に基準クロッ
ク信号を分周するエッジトリガタイプの分周用フリップ
フロップで構成し、移相回路を、基準クロック信号とク
ロック信号出力回路によって出力されるクロック信号と
の信号レベルの論理演算結果を出力する論理回路で構成
する。即ち、例えば、論理回路を排他的論理和（ＥＸＯ
Ｒ）素子で構成すれば、移相クロック信号を、クロック
信号に対する位相差が９０度（遅れ）となるように生成
することができる。従って、クロック信号出力回路と移
相回路とを、フリップフロップとＥＸＯＲ素子とで構成
することができ、請求項３と同様の効果が得られる。
【００１３】
【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１及び図２を参照して説明する。図
１は。例えばマイクロコンピュータの一部として構成さ
れるデータ保持回路の一電気的構成例を示すものであ
る。データ信号Ｄ１′〜Ｄ４′は、図示しない例えばＣ
ＰＵなどによって出力される４ビットのデータであり、
これら４ビットのデータ信号Ｄ１′〜Ｄ４′は、４つの
Ｄラッチ（Ｄフリップフロップ，ラッチ回路）１〜４に
よって夫々ラッチされるようになっている。
１実施例について図１及び図２を参照して説明する。図
１は。例えばマイクロコンピュータの一部として構成さ
れるデータ保持回路の一電気的構成例を示すものであ
る。データ信号Ｄ１′〜Ｄ４′は、図示しない例えばＣ
ＰＵなどによって出力される４ビットのデータであり、
これら４ビットのデータ信号Ｄ１′〜Ｄ４′は、４つの
Ｄラッチ（Ｄフリップフロップ，ラッチ回路）１〜４に
よって夫々ラッチされるようになっている。
【００１４】即ち、Ｄラッチ１〜４のＤ入力端子にはデ
ータ信号Ｄ１′〜Ｄ４′が夫々与えられており、Ｄラッ
チ１〜４のＱ出力端子より出力される信号は、４つの出
力バッファ５〜８を介してデータ信号Ｄ１〜Ｄ４として
出力されるようになっている。これらの出力バッファ５
〜８は、必要に応じてイネーブル制御が行われるように
なっている。
ータ信号Ｄ１′〜Ｄ４′が夫々与えられており、Ｄラッ
チ１〜４のＱ出力端子より出力される信号は、４つの出
力バッファ５〜８を介してデータ信号Ｄ１〜Ｄ４として
出力されるようになっている。これらの出力バッファ５
〜８は、必要に応じてイネーブル制御が行われるように
なっている。
【００１５】基準クロック信号出力回路９は、基準クロ
ック信号ＣＫを出力するように構成されている。基準ク
ロック信号ＣＫは、図２に示すように、データ信号Ｄ
１′〜Ｄ４′の出力期間Ｄｔ（データ転送速度たるdata
rate のクロック周期）に対して、十分短いクロック周
期ＣＫｔ（この場合、（Ｄｔ／４）＝ＣＫｔ，に設定さ
れている）を有している。
ック信号ＣＫを出力するように構成されている。基準ク
ロック信号ＣＫは、図２に示すように、データ信号Ｄ
１′〜Ｄ４′の出力期間Ｄｔ（データ転送速度たるdata
rate のクロック周期）に対して、十分短いクロック周
期ＣＫｔ（この場合、（Ｄｔ／４）＝ＣＫｔ，に設定さ
れている）を有している。
【００１６】基準クロック信号ＣＫは、２つのＤラッチ
１０，１１のクロック入力端子ＣＫに与えられている。
Ｄラッチ１０，１１は、Ｑバー出力端子がＤ入力端子に
直結されており、クロック入力端子ＣＫに与えられるク
ロック信号に同期してトグル動作をするように構成され
ている。また、Ｄラッチ１０（クロック信号出力回路，
分周用フリップフロップ）はポジティブエッジトリガタ
イプであり、Ｄラッチ１１（移相回路，移相用フリップ
フロップ）は、ネガティブエッジトリガタイプである。
１０，１１のクロック入力端子ＣＫに与えられている。
Ｄラッチ１０，１１は、Ｑバー出力端子がＤ入力端子に
直結されており、クロック入力端子ＣＫに与えられるク
ロック信号に同期してトグル動作をするように構成され
ている。また、Ｄラッチ１０（クロック信号出力回路，
分周用フリップフロップ）はポジティブエッジトリガタ
イプであり、Ｄラッチ１１（移相回路，移相用フリップ
フロップ）は、ネガティブエッジトリガタイプである。
【００１７】そして、Ｄラッチ１０のＱ出力端子は、Ｄ
ラッチ１及び２のクロック入力端子ＣＫに接続されてお
り、Ｄラッチ１１のＱ出力端子は、Ｄラッチ３及び４の
クロック入力端子ＣＫに接続されている。ここで、Ｄラ
ッチ１及び３はポジティブエッジトリガタイプであり、
Ｄラッチ２及び４はネガティブエッジトリガタイプであ
る。
ラッチ１及び２のクロック入力端子ＣＫに接続されてお
り、Ｄラッチ１１のＱ出力端子は、Ｄラッチ３及び４の
クロック入力端子ＣＫに接続されている。ここで、Ｄラ
ッチ１及び３はポジティブエッジトリガタイプであり、
Ｄラッチ２及び４はネガティブエッジトリガタイプであ
る。
【００１８】尚、具体的には図示しないが、マイクロコ
ンピュータのＣＰＵには、基準クロック信号ＣＫまたは
クロック信号ＣＫ１が動作用のクロック信号として供給
されており、ＣＰＵ及びその周辺回路は、これらのクロ
ック信号に同期したタイミングで動作するようになって
いる。
ンピュータのＣＰＵには、基準クロック信号ＣＫまたは
クロック信号ＣＫ１が動作用のクロック信号として供給
されており、ＣＰＵ及びその周辺回路は、これらのクロ
ック信号に同期したタイミングで動作するようになって
いる。
【００１９】次に、本実施例の作用について図２をも参
照して説明する。図２に示すように、Ｄラッチ１０は、
基準クロック信号ＣＫを２分周した分周クロック信号
（クロック信号）ＣＫ１を出力する。また、ネガティブ
エッジトリガタイプのＤラッチ１１は、基準クロック信
号ＣＫの立下がりエッジに同期して同様の分周動作を行
う。その結果、Ｄラッチ１１は、分周クロック信号ＣＫ
１を９０度遅れ側に移相させたものに等しい移相クロッ
ク信号ＣＫ２を出力している。
照して説明する。図２に示すように、Ｄラッチ１０は、
基準クロック信号ＣＫを２分周した分周クロック信号
（クロック信号）ＣＫ１を出力する。また、ネガティブ
エッジトリガタイプのＤラッチ１１は、基準クロック信
号ＣＫの立下がりエッジに同期して同様の分周動作を行
う。その結果、Ｄラッチ１１は、分周クロック信号ＣＫ
１を９０度遅れ側に移相させたものに等しい移相クロッ
ク信号ＣＫ２を出力している。
【００２０】そして、Ｄラッチ１は、分周クロック信号
ＣＫ１の立上がりエッジに同期してデータ信号Ｄ１′を
ラッチし、Ｄラッチ２は、分周クロック信号ＣＫ１の立
下がりエッジに同期してデータ信号Ｄ２′をラッチす
る。また、Ｄラッチ３は、移相クロック信号ＣＫ２の立
上がりエッジに同期してデータ信号Ｄ３′をラッチし、
Ｄラッチ４は、移相クロック信号ＣＫ２の立下がりエッ
ジに同期してデータ信号Ｄ４′をラッチする。
ＣＫ１の立上がりエッジに同期してデータ信号Ｄ１′を
ラッチし、Ｄラッチ２は、分周クロック信号ＣＫ１の立
下がりエッジに同期してデータ信号Ｄ２′をラッチす
る。また、Ｄラッチ３は、移相クロック信号ＣＫ２の立
上がりエッジに同期してデータ信号Ｄ３′をラッチし、
Ｄラッチ４は、移相クロック信号ＣＫ２の立下がりエッ
ジに同期してデータ信号Ｄ４′をラッチする。
【００２１】即ち、データ信号Ｄ１′〜Ｄ４′がＣＰＵ
などにより同時に出力されるとしても、各データ信号は
夫々異なる４つのラッチタイミングでラッチされること
になり、夫々のラッチ動作に伴って発生するスイッチン
グノイズのエネルギは、集中することなく分散される。
などにより同時に出力されるとしても、各データ信号は
夫々異なる４つのラッチタイミングでラッチされること
になり、夫々のラッチ動作に伴って発生するスイッチン
グノイズのエネルギは、集中することなく分散される。
【００２２】例えば、図２に示すＡ点においては、デー
タ信号Ｄ１′〜Ｄ４′が全て同じタイミングで“０”か
ら“１”に変化しているが、Ｄラッチ１〜４において夫
々異なるタイミングでラッチされた結果、それらの出力
データ信号であるＤ１〜Ｄ４が“０”から“１”に変化
するタイミングは夫々異なっている（即ち、ＣＫ１，Ｃ
Ｋ２の位相で９０度間隔でラッチされている）。
タ信号Ｄ１′〜Ｄ４′が全て同じタイミングで“０”か
ら“１”に変化しているが、Ｄラッチ１〜４において夫
々異なるタイミングでラッチされた結果、それらの出力
データ信号であるＤ１〜Ｄ４が“０”から“１”に変化
するタイミングは夫々異なっている（即ち、ＣＫ１，Ｃ
Ｋ２の位相で９０度間隔でラッチされている）。
【００２３】以上のように本実施例によれば、基準クロ
ック信号ＣＫをＤラッチ１０により分周することで分周
クロック信号ＣＫ１を生成し、Ｄラッチ１０とはエッジ
の極性が逆のＤラッチ１１によって基準クロック信号Ｃ
Ｋを分周することで、位相が９０度異なる移相クロック
信号ＣＫ２を生成するようにした。そして、Ｄラッチ
１，２は、分周クロック信号ＣＫ１の立上がりエッジ，
立下がりエッジに夫々同期してデータ信号Ｄ１′，Ｄ
２′をラッチし、Ｄラッチ３，４は、位相クロック信号
ＣＫ２の立上がりエッジ，立下がりエッジに夫々同期し
てデータ信号Ｄ３′，Ｄ４′をラッチする。
ック信号ＣＫをＤラッチ１０により分周することで分周
クロック信号ＣＫ１を生成し、Ｄラッチ１０とはエッジ
の極性が逆のＤラッチ１１によって基準クロック信号Ｃ
Ｋを分周することで、位相が９０度異なる移相クロック
信号ＣＫ２を生成するようにした。そして、Ｄラッチ
１，２は、分周クロック信号ＣＫ１の立上がりエッジ，
立下がりエッジに夫々同期してデータ信号Ｄ１′，Ｄ
２′をラッチし、Ｄラッチ３，４は、位相クロック信号
ＣＫ２の立上がりエッジ，立下がりエッジに夫々同期し
てデータ信号Ｄ３′，Ｄ４′をラッチする。
【００２４】従って、４ビットデータのラッチを、４つ
の異なるタイミングに同期して行うことが可能となり、
従来よりも、スイッチングノイズの発生をより多様に分
散させることができ、信号伝送速度の上昇度合いや信号
数の増加度合いがより大きくなった場合でも高周波ノイ
ズのエネルギを広く分散させて、ノイズレベルの突出し
た上昇やクロストークの発生などを抑制することが可能
となる。そして、２個のＤラッチ１０，１１を用いるこ
とで、クロック信号出力回路と移相回路とを構成に簡単
にすることができる。
の異なるタイミングに同期して行うことが可能となり、
従来よりも、スイッチングノイズの発生をより多様に分
散させることができ、信号伝送速度の上昇度合いや信号
数の増加度合いがより大きくなった場合でも高周波ノイ
ズのエネルギを広く分散させて、ノイズレベルの突出し
た上昇やクロストークの発生などを抑制することが可能
となる。そして、２個のＤラッチ１０，１１を用いるこ
とで、クロック信号出力回路と移相回路とを構成に簡単
にすることができる。
【００２５】また、例えば回路の仕様によって基準クロ
ック信号ＣＫの周波数が変更されデータ転送速度が変化
する場合でも、異なるラッチタイミングの間隔が基準ク
ロック信号ＣＫに対して一定の比率となるように維持す
ることができる。
ック信号ＣＫの周波数が変更されデータ転送速度が変化
する場合でも、異なるラッチタイミングの間隔が基準ク
ロック信号ＣＫに対して一定の比率となるように維持す
ることができる。
【００２６】（第２実施例）図３は、本発明の第２実施
例を示すものであり、第１実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第２実施例のデータ保持回路では、第１実施
例におけるＤラッチ１１が、ＥＸＯＲゲート（論理回
路，移相回路）１２に置き換わっている。
例を示すものであり、第１実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第２実施例のデータ保持回路では、第１実施
例におけるＤラッチ１１が、ＥＸＯＲゲート（論理回
路，移相回路）１２に置き換わっている。
【００２７】ＥＸＯＲゲート１２は、基準クロック信号
ＣＫと、Ｄラッチ１０によって出力される分周クロック
信号ＣＫ１との排他的論理和をとることで、移相クロッ
ク信号ＣＫ２を生成するようになっている。その他の構
成は第１実施例と同様である。
ＣＫと、Ｄラッチ１０によって出力される分周クロック
信号ＣＫ１との排他的論理和をとることで、移相クロッ
ク信号ＣＫ２を生成するようになっている。その他の構
成は第１実施例と同様である。
【００２８】即ち、図２を参照すれば明らかなように、
移相クロック信号ＣＫ２のレベルは、２つのクロック信
号ＣＫ，ＣＫ１の信号レベル（論理レベル）に対応して
以下のように決定されていると見ることができるので、 移相クロック信号ＣＫ２は、２つのクロック信号ＣＫ，
ＣＫ１の論理レベルの排他的論理和をとることで生成す
ることが可能である。以上のように構成された第２実施
例によれば、第１実施例と同様の効果を得ることができ
る。
移相クロック信号ＣＫ２のレベルは、２つのクロック信
号ＣＫ，ＣＫ１の信号レベル（論理レベル）に対応して
以下のように決定されていると見ることができるので、 移相クロック信号ＣＫ２は、２つのクロック信号ＣＫ，
ＣＫ１の論理レベルの排他的論理和をとることで生成す
ることが可能である。以上のように構成された第２実施
例によれば、第１実施例と同様の効果を得ることができ
る。
【００２９】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。基準クロック信号ＣＫと、data rat
e との関係は、少なくとも、（Ｄｔ／２）＞ＣＫｔの関
係を満たすように設定されていれば良い。例えば、入力
データのビット数が“８”である場合に、上記実施例の
ように４つのラッチタイミングを２ビットずつ割り当て
るようにしても良い。クロック信号と移相クロック信号
との位相差Ｐｄは９０度に限ることなく、０度＜Ｐｄ＜
１８０度，の範囲で適宜設定すれば良い。また、移相ク
ロック信号は、入力データのビット数が“５”以上ある
場合に応じて異なるラッチタイミングを提供できるよう
に、クロック信号に対して夫々異なる位相差を有するも
のを複数生成しても良い。また、データのビット数が
“３”である場合は、例えば、クロック信号の立上が
り，立下がりエッジと、移相クロック信号の立上がりエ
ッジを用いてラッチを行うようにすれば良い。例えば、
第１実施例のＤラッチ１１をクロック信号出力回路とし
て、Ｄラッチ１１が出力する信号をクロック信号とし、
そのクロック信号にディレイライン（移相回路）を介し
て位相を遅らせた信号を、移相クロック信号としても良
い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。基準クロック信号ＣＫと、data rat
e との関係は、少なくとも、（Ｄｔ／２）＞ＣＫｔの関
係を満たすように設定されていれば良い。例えば、入力
データのビット数が“８”である場合に、上記実施例の
ように４つのラッチタイミングを２ビットずつ割り当て
るようにしても良い。クロック信号と移相クロック信号
との位相差Ｐｄは９０度に限ることなく、０度＜Ｐｄ＜
１８０度，の範囲で適宜設定すれば良い。また、移相ク
ロック信号は、入力データのビット数が“５”以上ある
場合に応じて異なるラッチタイミングを提供できるよう
に、クロック信号に対して夫々異なる位相差を有するも
のを複数生成しても良い。また、データのビット数が
“３”である場合は、例えば、クロック信号の立上が
り，立下がりエッジと、移相クロック信号の立上がりエ
ッジを用いてラッチを行うようにすれば良い。例えば、
第１実施例のＤラッチ１１をクロック信号出力回路とし
て、Ｄラッチ１１が出力する信号をクロック信号とし、
そのクロック信号にディレイライン（移相回路）を介し
て位相を遅らせた信号を、移相クロック信号としても良
い。
【００３０】また、第１実施例の基準クロック信号ＣＫ
をラッチ用のクロック信号とし、基準クロック信号ＣＫ
にディレイラインを介して位相を遅らせた信号を、移相
クロック信号としても良い。更に、第１実施例のクロッ
ク信号ＣＫ１に相当するものを発振回路によって独自に
出力させ、そのクロック信号ＣＫ１をＰＬＬ回路等で逓
倍して基準クロック信号ＣＫに相当する信号を生成し、
第１または第２実施例と同様の構成で移相クロック信号
ＣＫ２を生成しても良い。即ち、クロック信号及び移相
クロック信号の周期は、データ転送速度（実施例中のda
ta rate ）に対して相対的に設定されるものであるた
め、必ずしも基準クロック信号を分周してラッチ用のク
ロック信号を生成する必要はない。論理回路は、ＥＸＯ
Ｒゲート１２に限ることなく、ＥＸＮＯＲゲートで構成
しても良い。この場合、移相クロック信号はクロック信
号に対して９０度進み位相となるが、適当なエッジのタ
イミングを利用してラッチを行えば良い。データ保持回
路は、ワンチップマイクロコンピュータの一部として構
成されるものであっても、ディスクリート素子によって
構成されるマイクロコンピュータの一部として構成され
るものであっても良い。また、ＣＰＵの動作とは非同期
でラッチを行うものでも良い。更に、マイクロコンピュ
ータの一部として構成されるものに限らない。
をラッチ用のクロック信号とし、基準クロック信号ＣＫ
にディレイラインを介して位相を遅らせた信号を、移相
クロック信号としても良い。更に、第１実施例のクロッ
ク信号ＣＫ１に相当するものを発振回路によって独自に
出力させ、そのクロック信号ＣＫ１をＰＬＬ回路等で逓
倍して基準クロック信号ＣＫに相当する信号を生成し、
第１または第２実施例と同様の構成で移相クロック信号
ＣＫ２を生成しても良い。即ち、クロック信号及び移相
クロック信号の周期は、データ転送速度（実施例中のda
ta rate ）に対して相対的に設定されるものであるた
め、必ずしも基準クロック信号を分周してラッチ用のク
ロック信号を生成する必要はない。論理回路は、ＥＸＯ
Ｒゲート１２に限ることなく、ＥＸＮＯＲゲートで構成
しても良い。この場合、移相クロック信号はクロック信
号に対して９０度進み位相となるが、適当なエッジのタ
イミングを利用してラッチを行えば良い。データ保持回
路は、ワンチップマイクロコンピュータの一部として構
成されるものであっても、ディスクリート素子によって
構成されるマイクロコンピュータの一部として構成され
るものであっても良い。また、ＣＰＵの動作とは非同期
でラッチを行うものでも良い。更に、マイクロコンピュ
ータの一部として構成されるものに限らない。
【図１】本発明の第１実施例であり、データ保持回路の
電気的構成を示す図
電気的構成を示す図
【図２】データ保持回路の動作を示すタイミングチャー
ト
ト
【図３】本発明の第２実施例を示す図１相当図
１〜４はＤラッチ（ラッチ回路）、１０はＤラッチ（分
周用フリップフロップ，クロック信号出力回路）、１１
はＤラッチ１１（移相用フリップフロップ，移相回
路）、１２はＥＸＯＲゲート（論理回路，移相回路）を
示す。
周用フリップフロップ，クロック信号出力回路）、１１
はＤラッチ１１（移相用フリップフロップ，移相回
路）、１２はＥＸＯＲゲート（論理回路，移相回路）を
示す。
Claims (4)
- 【請求項１】 データ信号をラッチするために使用され
るクロック信号を出力するクロック信号出力回路と、 前記クロック信号を移相した１つ以上の移相クロック信
号を出力する移相回路と、 入力されるデータ信号を、前記クロック信号及び前記移
相クロック信号のエッジに同期してラッチする複数のラ
ッチ回路とで構成されるデータ保持回路。 - 【請求項２】 前記移相回路は、前記移相クロック信号
を１つだけ出力すると共に、当該移相クロック信号を、
前記クロック信号に対する位相差が９０度となるように
移相することを特徴とする請求項１記載のデータ保持回
路。 - 【請求項３】 前記クロック信号出力回路は、データ転
送速度よりも少なくとも２倍以上速い周期を有する基準
クロック信号を分周するエッジトリガタイプの分周用フ
リップフロップで構成され、 前記移相回路は、前記分周用フリップフロップに対して
エッジトリガの極性が逆であり、前記基準クロック信号
を分周する移相用フリップフロップで構成されているこ
とを特徴とする請求項２記載のデータ保持回路。 - 【請求項４】 前記クロック信号出力回路は、データ転
送速度よりも少なくとも２倍以上速い周期を有する基準
クロック信号を分周するエッジトリガタイプの分周用フ
リップフロップで構成され、 前記移相回路は、前記基準クロック信号と、前記クロッ
ク信号出力回路によって出力されるクロック信号との信
号レベルを論理演算して出力する論理回路で構成されて
いることを特徴とする請求項２記載のデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013445A JP2002215570A (ja) | 2001-01-22 | 2001-01-22 | データ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013445A JP2002215570A (ja) | 2001-01-22 | 2001-01-22 | データ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002215570A true JP2002215570A (ja) | 2002-08-02 |
Family
ID=18880296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001013445A Pending JP2002215570A (ja) | 2001-01-22 | 2001-01-22 | データ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002215570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| US7546481B2 (en) | 2005-04-22 | 2009-06-09 | Oki Semiconductor Co., Ltd. | Clock control circuit that generates and selects one of a divided clock signal and a multiplied clock signal as a bus clock signal |
| JP2009526278A (ja) * | 2005-11-03 | 2009-07-16 | エヌエックスピー ビー ヴィ | データインタフェースおよび同期探索方法 |
-
2001
- 2001-01-22 JP JP2001013445A patent/JP2002215570A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| JP4652729B2 (ja) * | 2004-06-28 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7546481B2 (en) | 2005-04-22 | 2009-06-09 | Oki Semiconductor Co., Ltd. | Clock control circuit that generates and selects one of a divided clock signal and a multiplied clock signal as a bus clock signal |
| JP2009526278A (ja) * | 2005-11-03 | 2009-07-16 | エヌエックスピー ビー ヴィ | データインタフェースおよび同期探索方法 |
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