JP2006014065A - 半導体装置 - Google Patents
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Abstract
【解決手段】 クロック信号CLK1〜CLK4に基づいて、複数の出力信号DA1〜DA4を並行して出力する出力回路を備えた半導体装置において、出力回路FF1〜FF4,14a〜14dを動作させてSSOノイズを発生させるSSOノイズ発生回路13a〜13dと、SSOノイズを検出して、SSOノイズを抑制するようにクロック信号CLK1〜CLK4の位相を調整するクロック制御回路18とを備えた。
【選択図】 図1
Description
近年、大規模化されたLSIでは出力ピンの多ピン化が進み、各ピンに対応する出力パッドには、内部回路から供給される出力信号がそれぞれ出力バッファ回路を介して出力される。出力バッファ回路は、外部の半導体チップや実装基板上の配線等の大容量の負荷を高速に駆動するために、大きなサイズのトランジスタが使用されている。このため、多数の出力バッファ回路が同時に動作すると、出力バッファ回路を構成する出力トランジスタの同時スイッチング動作により電源ノイズが発生するので、この電源ノイズを抑制することが必要となっている。
また、特許文献1に記載された構成では、複数の出力バッファ回路に供給するクロック信号の位相をずらすことにより、SSOノイズの発生を抑制することができるが、各クロック信号の位相差は設計時に設定された固定値である。従って、デバイスの実装時には、設計時には想定できない要因により、SSOノイズの発生を確実に抑制できないという問題点がある。
図1は、この発明を具体化した第一の実施の形態の出力回路を示し、4つの出力パッドからそれぞれ出力信号DA1〜DA4を出力する例を示す。
前記テストパターン生成回路12は、タイマー回路15から出力される調整開始フラグsfgの入力に基づいて動作を開始する。前記タイマー回路15はこの出力回路を備えたデバイスへの電源投入から所定時間経過した後、すなわちパワーアップシーケンスの動作に基づいてPLL回路16の動作が安定した時点で、調整開始フラグsfgを出力する。
なお、前記抵抗RはトランジスタTr1の漏洩電流によるノードN1の電位の低下を防止するものであり、容量CはトランジスタTr1あるいはトランジスタTr2のオン動作に基づくノードN1でのノイズの発生を抑制するものである。
差動回路を構成するNチャネルMOSトランジスタTr3,Tr4のゲートには、電源Vssと基準電圧Vrefが入力される。前記トランジスタTr3のドレインはPチャネルMOSトランジスタTr5,Tr6のゲートに接続されるとともに、同トランジスタTr5のドレインに接続される。前記トランジスタTr5,Tr6のソースには、電源VDDXが供給される。前記トランジスタTr4のドレインは、前記トランジスタTr6のドレインに接続されている。
図5に示すノイズ検出部19は、図3に示すノイズ検出部19に比してSSOノイズを検出するしきい値を、基準電圧Vrefにより任意に設定できる利点がある。
従って、ノードN2がHレベルとなり、かつカウントアップ信号cu及びテストモード信号tmがHレベルとなると、AND回路24aの出力信号がHレベルとなる。また、ノードN2がLレベルとなり、かつカウントアップ信号cu及びテストモード信号tmがHレベルとなると、AND回路24bの出力信号がHレベルとなる。
次に、上記のように構成された出力回路におけるテストモード時のクロック調整動作を図9に従って説明する。
また、セレクタ17ではテストクロック信号TCLKが選択されて、動作クロック信号CLKAとして各クロック調整回路13a〜13dに入力される。クロック制御回路18から出力されるクロック調整信号sa1〜sa4の初期値は、すべてLレベルである。
テストモード動作の終了後は、カウンタ26のカウント値が維持される。そして、PLL回路16から信号されるメインクロック信号MCLKがセレクタ17で選択されて、動作クロック信号CLKAとしてクロック調整回路13a〜13dに供給され、カウンタ26のカウント値に基づいてクロック信号CLK1〜CLK4が生成される。
上記のような出力回路では、次に示す作用効果を得ることができる。
(1)基板上に実装された出力回路をテストモードで動作させて、SSOノイズの有無を検出することができる。
(2)基板上に実装された出力回路をテストモードで動作させて、SSOノイズの有無を検出し、そのSSOノイズを許容値以下とするように出力信号DA1〜DA4の位相を自動的に調整することができる。
(3)電源の投入に基づいて、テストパターン生成回路12と、クロック制御回路18と、クロック調整回路13a〜13dを動作させて、出力信号DA1〜DA4の位相を自動的に調整することができる。
(4)出力信号DA1〜DA4を出力するバッファ回路14a〜14d毎にクロック調整回路13a〜13dを設け、各出力信号DA1〜DA4の位相を順次調整することができるので、SSOノイズを許容値以下とする最適な出力信号DA1〜DA4の位相を容易に選択することができる。
(5)クロック制御回路18では、出力信号DA1〜DA4の立ち下がりに基づいて、SSOノイズを検出する度にカウンタ26でカウントアップ動作を行い、そのカウンタのカウント値に基づいて、クロック調整回路13a〜13dから出力するクロック信号CLK1〜CLK4を順次調整することができる。従って、出力信号DA1〜DA4の位相を最適に設定することができる。
(6)クロック制御回路18のノイズ検出部19には、出力回路を含む基板上の他の回路とは独立して供給される電源VssXを供給したので、出力回路に供給される電源VssにおけるSSOノイズの発生を確実に検出することができる。
(第二の実施の形態)
図11は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のクロック制御回路18を構成するクロック調整信号生成部20の構成を一部変更したものであり、その他の構成は第一の実施の形態と同様である。第一の実施の形態と同一構成部分は同一符号を付して詳細な説明を省略する。
AND回路24aの出力信号は、アドレスカウンタ37に入力される。アドレスカウンタ37は3ビットのカウンタであり、AND回路24aの出力信号がHレベルに立ち上がる毎に図12に示すカウントアップ動作を行い、その出力信号をROM(記憶装置)38に出力する。
(第三の実施の形態)
図13は、第三の実施の形態を示す。この実施の形態は、複数の出力信号が異なる周波数のクロック信号、すなわち異なるクロック領域で出力される出力回路について、SSOノイズを低減させる構成を示す。第一の実施の形態と同一構成部分は同一符号を付して詳細な説明を省略する。
前記クロック信号CLKbは、第二のクロック領域で動作するフリップフロップ回路FFB1〜FFBnにクロック信号としてそれぞれ入力される。フリップフロップ回路FFB1〜FFBnにはそれぞれセレクタ43bの出力信号が入力され、そのセレクタ43bには内部回路から出力される出力データdb1〜dbnと、テストパターン生成回路12から出力されるテストデータtdとが入力される。
前記クロック信号CLKcは、第三のクロック領域で動作するフリップフロップ回路FFC1〜FFCnにクロック信号としてそれぞれ入力される。フリップフロップ回路FFC1〜FFCnにはそれぞれセレクタ43cの出力信号が入力され、そのセレクタ43cには内部回路から出力される出力データdc1〜dcnと、テストパターン生成回路12から出力されるテストデータtdとが入力される。
前記クロック制御回路42の具体的構成を図14に従って説明する。このクロック制御回路42は、カウンタ45が9ビットのカウンタである点を除いて、図2に示す第一の実施の形態のクロック制御回路18と同様である。
また、この実施の形態は、図11に示すようなアドレスカウンタ37及びROM38でカウンタ45と同等な動作を行わせるようにしてもよい。
(第四の実施の形態)
前記第一〜第三の実施の形態における出力回路のクロック信号の位相調整動作は、パワーアップシーケンスに組み込まれる。図16は、従来のパワーアップシーケンスを示す。同図に示すように、電源の投入(ステップ1)、電源電圧の安定化(ステップ2)、PLL回路16の出力信号周波数の安定化及び出力段のフリップフロップ回路の初期化(ステップ3)を経て、デバイスの通常動作が開始される(ステップ4)。
(第五の実施の形態)
図18は、第五の実施の形態を示す。この実施の形態は、例えば第一の実施の形態のクロック制御回路18のカウンタ26のカウント値であるクロック調整信号sa1〜sa4を格納する記憶手段を備えたものである。
(第六の実施の形態)
図20は、第六の実施の形態を示す。この実施の形態は、上記各実施の形態におけるクロック信号の位相調整動作時に、SSOノイズの検出精度を向上させるための構成を示す。
上記実施の形態は、次に示すように変更してもよい。
・前記各実施の形態において、各クロック調整信号をさらに多ビット化することにより、フリップフロップ回路に供給するクロック信号をさらにきめ細かく調整することができる。
・前記各実施の形態において、各クロック調整信号を2ビット未満とすることにより、SSOノイズを許容値以下とするクロック信号を設定するために要する時間を短縮することができる。
・クロック制御回路18,42には、少なくとも低電位側電源のみ専用電源VssXを供給すればよい。
・前記各実施の形態は、低電位側電源に発生するSSOノイズを抑制するものであるが、高電位側電源に発生するSSOノイズを抑制するための構成として応用可能である。
(付記1)クロック信号に基づいて、複数の出力信号を並行して出力する出力回路を備えた半導体装置であって、
前記出力回路を動作させてSSOノイズを発生させるSSOノイズ発生回路と、
前記SSOノイズを検出して、前記SSOノイズを抑制するように前記クロック信号の位相を調整するクロック制御回路と
を備えたことを特徴とする半導体装置。
(付記2)前記出力回路は、
クロック信号に基づいて前記出力データを出力する複数のフリップフロップ回路と、
前記各フリップフロップ回路から出力される出力データを前記出力信号として出力する複数のバッファ回路と
を備え、
前記SSOノイズ発生回路は、
前記フリップフロップ回路に前記出力データを供給するセレクタと、
前記フリップフロップ回路に供給する前記クロック信号の位相を調整するクロック調整回路と
を備えたことを特徴とする付記1記載の半導体装置。
(付記3)
前記クロック制御回路は、
前記バッファ回路に供給される低電位側電源の電圧レベルが許容値以上となったとき、検出信号を出力するノイズ検出部と、
前記検出信号に基づいて、前記クロック信号の位相を調整するクロック調整信号を前記クロック調整回路に出力するクロック調整信号生成部と
を備えたことを特徴とする付記2記載の半導体装置。
(付記4)
前記ノイズ検出部は、前記クロック信号に同期して前記ノイズ検出動作を繰り返し行い、前記クロック調整信号生成部は、前記検出信号をカウントして前記クロック調整信号を生成することを特徴とする付記3記載の半導体装置。
(付記5)
前記クロック調整信号生成部は、前記検出信号をカウントし、該カウント値を前記クロック調整信号として出力するカウンタを備えたことを特徴とする付記4記載の半導体装置。
(付記6)
前記クロック調整信号生成部は、
前記検出信号をカウントするカウンタと、
前記カウンタのカウント値に対応するアドレスに格納されているクロック調整信号を出力する記憶装置と
を備えたことを特徴とする付記4記載の半導体装置。
(付記7)
前記クロック調整回路は、
複数の異なる位相のクロック信号を生成するクロック信号生成部と、
前記クロック調整信号に基づいて、クロック信号生成部で生成されるクロック信号の中からいずれか1つを選択するクロック信号選択部と
を備えたことを特徴とする付記3乃至6のいずれか1項に記載の半導体装置。
(付記8)
前記クロック制御回路をパワーアップシーケンスの行程中に動作させるテストパターン生成回路を備えたことを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
(付記9)
前記クロック調整信号を記憶して前記クロック調整回路に出力する不揮発性メモリを備えたことを特徴とする付記3乃至8のいずれか1項に記載の半導体装置。
(付記10)
前記SSOノイズ発生回路及びクロック制御回路の動作時に、前記バッファ回路に昇圧電源を供給する昇圧回路と、前記バッファ回路に低電位側電源を供給する電源供給線を削減するスイッチ回路との少なくともいずれかを備えたことを特徴とする付記1乃至9のいずれか1項に記載の半導体装置。
(付記11)前記ノイズ検出部は、該ノイズ検出部専用の低電位側電源と、前記バッファ回路に供給する低電位側電源との電位差に基づいて検出することを特徴とする付記3乃至10のいずれか1項に記載の半導体装置。
(付記12)前記クロック調整回路を、前記フリップフロップ回路毎に設けたことを特徴とする付記2乃至11のいずれか1項に記載の半導体装置。
(付記13)前記クロック調整回路を、同一のクロック領域で動作する前記フリップフロップ回路毎に設けたことを特徴とする付記2乃至11のいずれか1項に記載の半導体装置。
12 テストパターン生成回路
13a〜13d SSOノイズ発生回路(クロック調整回路)
14a〜14d 出力回路(バッファ回路)
18 クロック制御回路
19 ノイズ検出部
20 クロック調整信号生成部
FF1〜FF4 出力回路(フリップフロップ回路)
CLK1〜CLK4 クロック信号
Claims (10)
- クロック信号に基づいて、複数の出力信号を並行して出力する出力回路を備えた半導体装置であって、
前記出力回路を動作させてSSOノイズを発生させるSSOノイズ発生回路と、
前記SSOノイズを検出して、前記SSOノイズを抑制するように前記クロック信号の位相を調整するクロック制御回路と
を備えたことを特徴とする半導体装置。 - 前記出力回路は、
クロック信号に基づいて前記出力データを出力する複数のフリップフロップ回路と、
前記各フリップフロップ回路から出力される出力データを前記出力信号として出力する複数のバッファ回路と
を備え、
前記SSOノイズ発生回路は、
前記フリップフロップ回路に前記出力データを供給するセレクタと、
前記フリップフロップ回路に供給する前記クロック信号の位相を調整するクロック調整回路と
を備えたことを特徴とする請求項1記載の半導体装置。 - 前記クロック制御回路は、
前記バッファ回路に供給される低電位側電源の電圧レベルが許容値以上となったとき、検出信号を出力するノイズ検出部と、
前記検出信号に基づいて、前記クロック信号の位相を調整するクロック調整信号を前記クロック調整回路に出力するクロック調整信号生成部と
を備えたことを特徴とする請求項2記載の半導体装置。 - 前記ノイズ検出部は、前記クロック信号に同期してノイズ検出動作を繰り返し行い、前記クロック調整信号生成部は、前記検出信号をカウントして前記クロック調整信号を生成することを特徴とする請求項3記載の半導体装置。
- 前記クロック調整信号生成部は、前記検出信号をカウントし、該カウント値を前記クロック調整信号として出力するカウンタを備えたことを特徴とする請求項4記載の半導体装置。
- 前記クロック調整信号生成部は、
前記検出信号をカウントするカウンタと、
前記カウンタのカウント値に対応するアドレスに格納されているクロック調整信号を出力する記憶装置と
を備えたことを特徴とする請求項4記載の半導体装置。 - 前記クロック調整回路は、
複数の異なる位相のクロック信号を生成するクロック信号生成部と、
前記クロック調整信号に基づいて、クロック信号生成部で生成されるクロック信号の中からいずれか1つを選択するクロック信号選択部と
を備えたことを特徴とする請求項3乃至6のいずれか1項に記載の半導体装置。 - 前記クロック制御回路をパワーアップシーケンスの行程中に動作させるテストパターン生成回路を備えたことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記クロック調整信号を記憶して前記クロック調整回路に出力する不揮発性メモリを備えたことを特徴とする請求項3乃至8のいずれか1項に記載の半導体装置。
- 前記SSOノイズ発生回路及びクロック制御回路の動作時に、前記バッファ回路に昇圧電源を供給する昇圧回路と、前記バッファ回路に低電位側電源を供給する電源供給線を削減するスイッチ回路との少なくともいずれかを備えたことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
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