JPH11103244A - 出力バッファ遅延調整回路 - Google Patents
出力バッファ遅延調整回路Info
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- JPH11103244A JPH11103244A JP9262090A JP26209097A JPH11103244A JP H11103244 A JPH11103244 A JP H11103244A JP 9262090 A JP9262090 A JP 9262090A JP 26209097 A JP26209097 A JP 26209097A JP H11103244 A JPH11103244 A JP H11103244A
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Abstract
(57)【要約】
【課題】出力バッファに入力される同時動作信号を遅延
素子の挿入により分散させる際、設計段階での遅延調整
作業を不要とする。 【解決手段】ディレイ回路２，３，４は、遅延素子が連
なったディレイ素子群であり、出力バッファ５，６，７
への出力信号を遅延させるための入力端子を通常信号用
及び遅延調整用の２つ有し、切り換えて使う。分周回路
１は、遅延調整用信号を生成し、ディレイ回路に入力す
る。位相比較及びディレイ回路制御回路８は、分周回路
からの信号が、ディレイ回路を通った後、それぞれの出
力信号Ｓａ，Ｓｂ，Ｓｃの遅延量の比較を行い、ディレ
イ回路の遅延量を決める制御信号Ｃａ，Ｃｂ，Ｃｃを生
成する。出力バッファの遅延調整は、製品段階で通常信
号が入力される以前の電源投入時に自動的に行われるの
で、設計段階での遅延素子挿入による遅延調整は不要に
なる。
素子の挿入により分散させる際、設計段階での遅延調整
作業を不要とする。 【解決手段】ディレイ回路２，３，４は、遅延素子が連
なったディレイ素子群であり、出力バッファ５，６，７
への出力信号を遅延させるための入力端子を通常信号用
及び遅延調整用の２つ有し、切り換えて使う。分周回路
１は、遅延調整用信号を生成し、ディレイ回路に入力す
る。位相比較及びディレイ回路制御回路８は、分周回路
からの信号が、ディレイ回路を通った後、それぞれの出
力信号Ｓａ，Ｓｂ，Ｓｃの遅延量の比較を行い、ディレ
イ回路の遅延量を決める制御信号Ｃａ，Ｃｂ，Ｃｃを生
成する。出力バッファの遅延調整は、製品段階で通常信
号が入力される以前の電源投入時に自動的に行われるの
で、設計段階での遅延素子挿入による遅延調整は不要に
なる。
Description
【０００１】
【発明の属する技術分野】本発明は出力バッファ自動遅
延調整回路に関し、特に１つの半導体集積回路上に構成
され入力データ信号の緩衝出力を行う複数の出力バッフ
ァの同時動作時の各出力タイミングの分散を図る出力バ
ッファ遅延調整回路に関する。
延調整回路に関し、特に１つの半導体集積回路上に構成
され入力データ信号の緩衝出力を行う複数の出力バッフ
ァの同時動作時の各出力タイミングの分散を図る出力バ
ッファ遅延調整回路に関する。
【０００２】
【従来の技術】従来、この種の出力バッファ遅延調整回
路は、例えば特開平７−２４９９７６号公報に示される
ように、半導体集積回路において、複数の出力バッファ
回路の同時出力による基準電位のふらつきにより発生す
るノイズ等の障害を解消するために、各出力バッファの
出力タイミングに異なる遅延を与え分散させることを目
的として用いられる。
路は、例えば特開平７−２４９９７６号公報に示される
ように、半導体集積回路において、複数の出力バッファ
回路の同時出力による基準電位のふらつきにより発生す
るノイズ等の障害を解消するために、各出力バッファの
出力タイミングに異なる遅延を与え分散させることを目
的として用いられる。
【０００３】図６は、従来の出力バッファ遅延調整回路
の一例を示すブロック図である。処理回路９１は、遅延
制御部９２の制御により、データ入力をデータ出力とし
て出力バッファ９３に引き渡す。遅延制御部９２の遅延
回路９２１は、外部制御信号入力により、設計時に決定
された遅延量の付加を行い処理回路９１を制御する。処
理回路９１の各Ｆ／Ｆ（フリップ・フロップ）９１１，
９１２は、遅延回路９２１により、データ入力を対応す
る出力バッファ９３に引き渡す。その際、Ｆ／Ｆ９１１
の入力クロックと、Ｆ／Ｆ９１２の入力クロックとは、
遅延回路９２１の設計時に決定されている遅延量だけ、
位相が異なる。従って、Ｆ／Ｆ９１１と、Ｆ／Ｆ９１２
との各出力データは、遅延回路９２１に設定された遅延
量だけ、出力位相が異なる。遅延をつけるか否かの制御
は、制御入力信号で行う。
の一例を示すブロック図である。処理回路９１は、遅延
制御部９２の制御により、データ入力をデータ出力とし
て出力バッファ９３に引き渡す。遅延制御部９２の遅延
回路９２１は、外部制御信号入力により、設計時に決定
された遅延量の付加を行い処理回路９１を制御する。処
理回路９１の各Ｆ／Ｆ（フリップ・フロップ）９１１，
９１２は、遅延回路９２１により、データ入力を対応す
る出力バッファ９３に引き渡す。その際、Ｆ／Ｆ９１１
の入力クロックと、Ｆ／Ｆ９１２の入力クロックとは、
遅延回路９２１の設計時に決定されている遅延量だけ、
位相が異なる。従って、Ｆ／Ｆ９１１と、Ｆ／Ｆ９１２
との各出力データは、遅延回路９２１に設定された遅延
量だけ、出力位相が異なる。遅延をつけるか否かの制御
は、制御入力信号で行う。
【０００４】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ遅延調整回路では、設計段階で出力データの遅延
量を固定的に決定しているため、設計データの誤差や半
導体集積回路の微細加工上での製造ばらつきによる影響
を受けて、製品段階での出力データの遅延量がばらつい
てしまい、分散の効果が薄れてしまう。この際、製品段
階で出力データの遅延量を外部信号からの操作で固定遅
延量を付けるか付けないかの制御はできるが、任意の遅
延量に変更できない。すなわち、設計段階で適正な補正
遅延量の予測ができず、遅延回路の調整が面倒になって
いる。
ッファ遅延調整回路では、設計段階で出力データの遅延
量を固定的に決定しているため、設計データの誤差や半
導体集積回路の微細加工上での製造ばらつきによる影響
を受けて、製品段階での出力データの遅延量がばらつい
てしまい、分散の効果が薄れてしまう。この際、製品段
階で出力データの遅延量を外部信号からの操作で固定遅
延量を付けるか付けないかの制御はできるが、任意の遅
延量に変更できない。すなわち、設計段階で適正な補正
遅延量の予測ができず、遅延回路の調整が面倒になって
いる。
【０００５】本発明の目的は、半導体集積回路の製造ば
らつきに影響を受けず、適正な遅延量をもつ出力データ
信号を得る出力バッファ遅延調整回路を提供することに
ある。
らつきに影響を受けず、適正な遅延量をもつ出力データ
信号を得る出力バッファ遅延調整回路を提供することに
ある。
【０００６】本発明の他の目的は、製品段階でも出力デ
ータ信号の遅延量を変更可能とする出力バッファ遅延調
整回路を提供することにある。
ータ信号の遅延量を変更可能とする出力バッファ遅延調
整回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の出力バッファ遅
延調整回路は、１つの半導体集積回路上に構成され入力
データ信号の緩衝出力を行う複数の出力バッファの同時
動作時の各出力タイミングの分散を図る出力バッファ遅
延調整回路において、遅延調整用信号を発生する遅延調
整用信号発生手段と、信号の遅延量が調整可能であり、
入力された信号に指定された遅延量の遅延を与えて対応
する前記出力バッファに入力させる複数の遅延手段と、
前記各遅延手段の遅延量調整時に、前記入力データ信号
の代わりに前記遅延調整用信号を前記遅延手段に入力し
出力された信号の遅延量が指定された値になるように制
御し、遅延量調整後に前記入力データ信号を前記遅延手
段に入力させる制御手段とを有する。
延調整回路は、１つの半導体集積回路上に構成され入力
データ信号の緩衝出力を行う複数の出力バッファの同時
動作時の各出力タイミングの分散を図る出力バッファ遅
延調整回路において、遅延調整用信号を発生する遅延調
整用信号発生手段と、信号の遅延量が調整可能であり、
入力された信号に指定された遅延量の遅延を与えて対応
する前記出力バッファに入力させる複数の遅延手段と、
前記各遅延手段の遅延量調整時に、前記入力データ信号
の代わりに前記遅延調整用信号を前記遅延手段に入力し
出力された信号の遅延量が指定された値になるように制
御し、遅延量調整後に前記入力データ信号を前記遅延手
段に入力させる制御手段とを有する。
【０００８】また、上記構成において、前記遅延手段
が、互いに異なる遅延量を有する複数の遅延素子と、前
記複数の遅延素子のいずれかを選択する第１の選択手段
と、前記入力データ信号と前記遅延調整用信号とのいず
れかを選択する第２の選択手段とを有し、前記制御手段
からの制御信号に基づいて、前記第２の選択手段で選択
した信号を前記第１の選択手段で選択した遅延素子を通
して対応する前記出力バッファに入力させる構成とする
ことができる。
が、互いに異なる遅延量を有する複数の遅延素子と、前
記複数の遅延素子のいずれかを選択する第１の選択手段
と、前記入力データ信号と前記遅延調整用信号とのいず
れかを選択する第２の選択手段とを有し、前記制御手段
からの制御信号に基づいて、前記第２の選択手段で選択
した信号を前記第１の選択手段で選択した遅延素子を通
して対応する前記出力バッファに入力させる構成とする
ことができる。
【０００９】あるいは、前記制御手段が、前記各遅延手
段の遅延量調整時に、選択した２つの遅延手段間の前記
遅延調整用信号の遅延量の差が指定された値になるよう
に制御することを選択した２つの遅延手段の組み合わせ
を順次１つずつずらしながら行う構成とすることができ
る。
段の遅延量調整時に、選択した２つの遅延手段間の前記
遅延調整用信号の遅延量の差が指定された値になるよう
に制御することを選択した２つの遅延手段の組み合わせ
を順次１つずつずらしながら行う構成とすることができ
る。
【００１０】あるいは、前記遅延調整用信号発生手段
が、前記遅延調整用信号をシステムクロックを分周して
作成する構成とすることができる。
が、前記遅延調整用信号をシステムクロックを分周して
作成する構成とすることができる。
【００１１】あるいは、前記制御手段に対する前記各遅
延手段の遅延量の指定値を外部より変更自在に入力する
構成とすることができる。
延手段の遅延量の指定値を外部より変更自在に入力する
構成とすることができる。
【００１２】あるいは、前記制御手段による前記各遅延
手段の遅延量の調整を電源投入時に行う構成とすること
ができる。
手段の遅延量の調整を電源投入時に行う構成とすること
ができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１４】図１は本発明の実施の形態例を示すブロッ
ク図である。図１において本例の出力バッファ遅延調整
回路は、出力バッファ５，６，７とともに半導体集積回
路として構築され、分周回路１と、データ入力数分のデ
ィレイ回路２，３，４と、位相比較及びディレイ回路制
御回路８とを有する。分周回路１は、遅延調整用に使う
疑似入力信号（クロック分周信号）を生成し、ディレイ
回路２，３，４に入力する。ディレイ回路２，３，４
は、ディレイ素子が連なったディレイ素子群である。位
相比較及びディレイ回路制御回路８は、分周回路１から
の信号が、ディレイ回路２，３，４を通った後、それぞ
れの出力信号Ｓａ，Ｓｂ，Ｓｃの遅延量の比較を行い、
ディレイ回路２，３，４の遅延量を決める制御信号Ｃ
ａ，Ｃｂ，Ｃｃを出力する。
ク図である。図１において本例の出力バッファ遅延調整
回路は、出力バッファ５，６，７とともに半導体集積回
路として構築され、分周回路１と、データ入力数分のデ
ィレイ回路２，３，４と、位相比較及びディレイ回路制
御回路８とを有する。分周回路１は、遅延調整用に使う
疑似入力信号（クロック分周信号）を生成し、ディレイ
回路２，３，４に入力する。ディレイ回路２，３，４
は、ディレイ素子が連なったディレイ素子群である。位
相比較及びディレイ回路制御回路８は、分周回路１から
の信号が、ディレイ回路２，３，４を通った後、それぞ
れの出力信号Ｓａ，Ｓｂ，Ｓｃの遅延量の比較を行い、
ディレイ回路２，３，４の遅延量を決める制御信号Ｃ
ａ，Ｃｂ，Ｃｃを出力する。
【００１５】なお上記遅延調整は、通常の信号が入力さ
れる以前の電源投入時に行われる。
れる以前の電源投入時に行われる。
【００１６】図２は、図１に示す位相比較及びディレイ
回路制御回路８の詳細構成例を示すブロック図である。
図２において、位相比較及びディレイ回路制御回路８
は、選択回路８１と、比較器８２と、制御回路８３とを
有する。選択回路８１の各入力信号Ｓａ，Ｓｂ，Ｓｃ
は、各ディレイ回路２，３，４を通った分周回路１から
の疑似入力信号（クロック分周信号）であり、選択回路
８１によりまず、全入力信号Ｓａ，Ｓｂ，Ｓｃのうち任
意の２つの信号が選択される。比較器８２により選択さ
れた２つの入力信号の位相が比較され、進んでいる／遅
れているかの結果を得る。外部遅延量制御信号によって
指定された位相差になるまで制御回路８３に進め／遅れ
ろの信号を出力する。制御回路８３は、比較器８２から
の入力信号指示により、対応するディレイ回路２，３，
４に制御信号Ｃａ，Ｃｂ，Ｃｃを出力する。
回路制御回路８の詳細構成例を示すブロック図である。
図２において、位相比較及びディレイ回路制御回路８
は、選択回路８１と、比較器８２と、制御回路８３とを
有する。選択回路８１の各入力信号Ｓａ，Ｓｂ，Ｓｃ
は、各ディレイ回路２，３，４を通った分周回路１から
の疑似入力信号（クロック分周信号）であり、選択回路
８１によりまず、全入力信号Ｓａ，Ｓｂ，Ｓｃのうち任
意の２つの信号が選択される。比較器８２により選択さ
れた２つの入力信号の位相が比較され、進んでいる／遅
れているかの結果を得る。外部遅延量制御信号によって
指定された位相差になるまで制御回路８３に進め／遅れ
ろの信号を出力する。制御回路８３は、比較器８２から
の入力信号指示により、対応するディレイ回路２，３，
４に制御信号Ｃａ，Ｃｂ，Ｃｃを出力する。
【００１７】選択された入力信号Ｓａ，Ｓｂ，Ｓｃのう
ち２つの信号が、指定された位相差になった時点で、次
の２つの信号を選択し、上記と同様な手順で指定された
位相差を付けていく。すべての入力信号Ｓａ，Ｓｂ，Ｓ
ｃについて指定された位相差を付けた時点で、各ディレ
イ回路２，３，４へ位相差付加完了を知らせる切替信号
を出力する。
ち２つの信号が、指定された位相差になった時点で、次
の２つの信号を選択し、上記と同様な手順で指定された
位相差を付けていく。すべての入力信号Ｓａ，Ｓｂ，Ｓ
ｃについて指定された位相差を付けた時点で、各ディレ
イ回路２，３，４へ位相差付加完了を知らせる切替信号
を出力する。
【００１８】図３は、図１に示すディレイ回路２，３，
４の詳細構成例を示すブロック図である。図３において
各ディレイ回路２，３，４は同一の構成であり、それぞ
れ、遅延素子２１，２２，２３と、トライステート回路
２４，２５，２６と、切替回路２７と、カウンタ／デコ
ーダ回路２８とを有している。各遅延素子２１，２２，
２３は、それぞれ異なる遅延量を有する（例えば、遅延
素子２１の遅延量＜遅延素子２２の遅延量＜遅延素子２
３の遅延量）。トライステート回路２４，２５，２６
は、カウンタ／デコーダ回路２８からの入力により、い
ずれか１つのトライステートのみが、アクティブ状態と
なる。切替回路２７は、位相比較及びディレイ回路制御
回路８からの切替信号により、疑似入力信号と通常信号
との切替えを行う。
４の詳細構成例を示すブロック図である。図３において
各ディレイ回路２，３，４は同一の構成であり、それぞ
れ、遅延素子２１，２２，２３と、トライステート回路
２４，２５，２６と、切替回路２７と、カウンタ／デコ
ーダ回路２８とを有している。各遅延素子２１，２２，
２３は、それぞれ異なる遅延量を有する（例えば、遅延
素子２１の遅延量＜遅延素子２２の遅延量＜遅延素子２
３の遅延量）。トライステート回路２４，２５，２６
は、カウンタ／デコーダ回路２８からの入力により、い
ずれか１つのトライステートのみが、アクティブ状態と
なる。切替回路２７は、位相比較及びディレイ回路制御
回路８からの切替信号により、疑似入力信号と通常信号
との切替えを行う。
【００１９】次に、本例の出力バッファ遅延調整回路の
動作について、図１，図２，図３とともに図４のタイミ
ング図を参照して説明する。
動作について、図１，図２，図３とともに図４のタイミ
ング図を参照して説明する。
【００２０】半導体集積回路の電源が入り、システムク
ロックが半導体集積回路に供給された直後から、ディレ
イ回路２，３，４は、分周回路１からの疑似入力（シス
テムクロックの分周信号）を選択し、初期状態では遅延
量が中間の遅延素子２２を通過し、データを出力する。
ロックが半導体集積回路に供給された直後から、ディレ
イ回路２，３，４は、分周回路１からの疑似入力（シス
テムクロックの分周信号）を選択し、初期状態では遅延
量が中間の遅延素子２２を通過し、データを出力する。
【００２１】次に、外部遅延量制御信号により指定され
た位相差ｔになるまで、遅延素子２１，２２，２３の切
替えを行い、遅延量を増加もしくは減少させていく。す
なわち、位相比較及びディレイ回路制御回路８におい
て、ディレイ回路２，３，４からの入力信号Ｓａ，Ｓ
ｂ，Ｓｃの内、例えばＳａ，Ｓｂを選択し、位相を比較
する。外部遅延量制御信号により指定された位相差ｔに
なるまで、信号Ｓｂに対応するディレイ回路３に対して
制御信号を出力し、ディレイ回路３は制御信号により、
カウンタ／デコーダ回路２８をカウントアップもしくは
カウントダウンさせることにより、遅延素子２２から遅
延素子２３、もしくは遅延素子２２から遅延素子２１に
切替えを行い、出力データの遅延量を増加もしくは減少
させていく。
た位相差ｔになるまで、遅延素子２１，２２，２３の切
替えを行い、遅延量を増加もしくは減少させていく。す
なわち、位相比較及びディレイ回路制御回路８におい
て、ディレイ回路２，３，４からの入力信号Ｓａ，Ｓ
ｂ，Ｓｃの内、例えばＳａ，Ｓｂを選択し、位相を比較
する。外部遅延量制御信号により指定された位相差ｔに
なるまで、信号Ｓｂに対応するディレイ回路３に対して
制御信号を出力し、ディレイ回路３は制御信号により、
カウンタ／デコーダ回路２８をカウントアップもしくは
カウントダウンさせることにより、遅延素子２２から遅
延素子２３、もしくは遅延素子２２から遅延素子２１に
切替えを行い、出力データの遅延量を増加もしくは減少
させていく。
【００２２】位相比較及びディレイ回路制御回路８の制
御回路８３は、入力信号Ｓａ及びＳｂの位相差ｔが指定
された値になったところで、選択回路８１に対し入力信
号Ｓｂ，Ｓｃを選択する指示を出す。
御回路８３は、入力信号Ｓａ及びＳｂの位相差ｔが指定
された値になったところで、選択回路８１に対し入力信
号Ｓｂ，Ｓｃを選択する指示を出す。
【００２３】入力信号Ｓｂ，Ｓｃについても、入力信号
Ｓａ，Ｓｂのときと同様な動作を行い、位相差ｔを確立
する。図４はその時の入力信号Ｓａ，Ｓｂ，Ｓｃの状態
を示すタイミングチャートである。
Ｓａ，Ｓｂのときと同様な動作を行い、位相差ｔを確立
する。図４はその時の入力信号Ｓａ，Ｓｂ，Ｓｃの状態
を示すタイミングチャートである。
【００２４】各入力信号Ｓａ，Ｓｂ，Ｓｃの位相差ｔ
が、確立されたところで位相比較及びディレイ回路制御
回路８は、ディレイ回路２，３，４に対し、疑似入力信
号から通常信号へ切替えを行う切替信号を出力し、通常
信号（データ信号）の選択を行う。各通常信号は同時に
対応するディレイ回路２，３，４に入力されるが、設定
された位相差ｔをもって各出力バッファ５，６，７に入
力される。これにより、出力バッファ５，６，７の同時
動作を防止することができる。
が、確立されたところで位相比較及びディレイ回路制御
回路８は、ディレイ回路２，３，４に対し、疑似入力信
号から通常信号へ切替えを行う切替信号を出力し、通常
信号（データ信号）の選択を行う。各通常信号は同時に
対応するディレイ回路２，３，４に入力されるが、設定
された位相差ｔをもって各出力バッファ５，６，７に入
力される。これにより、出力バッファ５，６，７の同時
動作を防止することができる。
【００２５】次に、図１に示す出力バッファ遅延調整回
路の変形例を図５に示す。図５を参照すると、ディレイ
回路１０２とディレイ回路１０３との間には、出力バッ
ファ１０４，１０６の数に応じて、いくつものディレイ
回路を作ることができる。従って、出力データの数に制
限無く位相差調整が可能である。また、位相比較及びデ
ィレイ回路制御回路１０８への外部遅延量制御入力信号
を複数本にし、ディレイ回路内の異なる遅延量をもつデ
ィレイ素子を増加させることにより、各出力毎に基準デ
ータ出力に対し、色々な位相差の出力データを作り出す
ことが可能である。分周回路１０１は分周回路１と同様
にシステムクロックを分周して疑似入力信号を作成す
る。
路の変形例を図５に示す。図５を参照すると、ディレイ
回路１０２とディレイ回路１０３との間には、出力バッ
ファ１０４，１０６の数に応じて、いくつものディレイ
回路を作ることができる。従って、出力データの数に制
限無く位相差調整が可能である。また、位相比較及びデ
ィレイ回路制御回路１０８への外部遅延量制御入力信号
を複数本にし、ディレイ回路内の異なる遅延量をもつデ
ィレイ素子を増加させることにより、各出力毎に基準デ
ータ出力に対し、色々な位相差の出力データを作り出す
ことが可能である。分周回路１０１は分周回路１と同様
にシステムクロックを分周して疑似入力信号を作成す
る。
【００２６】以上説明したように、本発明の出力バッフ
ァ遅延調整回路は、半導体集積回路の製品段階で出力バ
ッファの遅延調整を行うことができる。具体的には、信
号に遅延を与えるディレイ回路内に遅延素子の切替え手
段を、位相比較及びディレイ回路制御回路内にこの遅延
素子の切替えを制御する遅延量制御手段を有し、出力バ
ッファの遅延量を変更可能としている。このため、製造
ばらつきも含んだ遅延調整が可能である。また、外部信
号により遅延量制御が可能なため、製品段階で、出力バ
ッファの遅延量を変更可能である。
ァ遅延調整回路は、半導体集積回路の製品段階で出力バ
ッファの遅延調整を行うことができる。具体的には、信
号に遅延を与えるディレイ回路内に遅延素子の切替え手
段を、位相比較及びディレイ回路制御回路内にこの遅延
素子の切替えを制御する遅延量制御手段を有し、出力バ
ッファの遅延量を変更可能としている。このため、製造
ばらつきも含んだ遅延調整が可能である。また、外部信
号により遅延量制御が可能なため、製品段階で、出力バ
ッファの遅延量を変更可能である。
【００２７】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路の製品段階において出力バッファの遅延量
を精度よく調整，変更可能なので、半導体集積回路の設
計段階における出力バッファの遅延調整は不要となると
ともに、半導体集積回路の出力データのタイミング規格
にマージンが得られるようになる。
導体集積回路の製品段階において出力バッファの遅延量
を精度よく調整，変更可能なので、半導体集積回路の設
計段階における出力バッファの遅延調整は不要となると
ともに、半導体集積回路の出力データのタイミング規格
にマージンが得られるようになる。
【図１】本発明の実施の形態例を示すブロック図であ
る。
る。
【図２】図１に示す位相比較及びディレイ回路制御回路
の詳細構成例を示すブロック図である。
の詳細構成例を示すブロック図である。
【図３】図１に示すディレイ回路の詳細構成例を示すブ
ロック図である。
ロック図である。
【図４】信号Ｓａ，Ｓｂ，Ｓｃの位相調整状態を示すタ
イミングチャートである。
イミングチャートである。
【図５】図１に示す出力バッファ遅延調整回路の変形例
を示すブロック図である。
を示すブロック図である。
【図６】従来の出力バッファ遅延調整回路の構成例を示
す図面である。
す図面である。
１，１０１ 分周回路 ２，３，４，１０２，１０３ ディレイ回路 ５，６，７，１０５，１０６ 出力バッファ ８，１０８ 位相比較及びディレイ回路制御回路 ２１，２２，２３ 遅延素子 ２４，２５，２６ トライステート回路 ２７ 切替回路 ２８ カウンタ／デコーダ回路 ８１ 選択回路 ８２ 比較器 ８３ 制御回路
Claims (6)
- 【請求項１】 １つの半導体集積回路上に構成され入力
データ信号の緩衝出力を行う複数の出力バッファの同時
動作時の各出力タイミングの分散を図る出力バッファ遅
延調整回路において、 遅延調整用信号を発生する遅延調整用信号発生手段と、 信号の遅延量が調整可能であり、入力された信号に指定
された遅延量の遅延を与えて対応する前記出力バッファ
に入力させる複数の遅延手段と、 前記各遅延手段の遅延量調整時に、前記入力データ信号
の代わりに前記遅延調整用信号を前記遅延手段に入力し
出力された信号の遅延量が指定された値になるように制
御し、遅延量調整後に前記入力データ信号を前記遅延手
段に入力させる制御手段とを有することを特徴とする出
力バッファ遅延調整回路。 - 【請求項２】 前記遅延手段が、互いに異なる遅延量を
有する複数の遅延素子と、前記複数の遅延素子のいずれ
かを選択する第１の選択手段と、前記入力データ信号と
前記遅延調整用信号とのいずれかを選択する第２の選択
手段とを有し、前記制御手段からの制御信号に基づい
て、前記第２の選択手段で選択した信号を前記第１の選
択手段で選択した遅延素子を通して対応する前記出力バ
ッファに入力させることを特徴とする請求項１記載の出
力バッファ遅延調整回路。 - 【請求項３】 前記制御手段が、前記各遅延手段の遅延
量調整時に、選択した２つの遅延手段間の前記遅延調整
用信号の遅延量の差が指定された値になるように制御す
ることを選択した２つの遅延手段の組み合わせを順次１
つずつずらしながら行うことを特徴とする請求項１記載
の出力バッファ遅延調整回路。 - 【請求項４】 前記遅延調整用信号発生手段が、前記遅
延調整用信号をシステムクロックを分周して作成するこ
とを特徴とする請求項１記載の出力バッファ遅延調整回
路。 - 【請求項５】 前記制御手段に対する前記各遅延手段の
遅延量の指定値を外部より変更自在に入力することを特
徴とする請求項１記載の出力バッファ遅延調整回路。 - 【請求項６】 前記制御手段による前記各遅延手段の遅
延量の調整を電源投入時に行うことを特徴とする請求項
１記載の出力バッファ遅延調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26209097A JP3226850B2 (ja) | 1997-09-26 | 1997-09-26 | 出力バッファ遅延調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26209097A JP3226850B2 (ja) | 1997-09-26 | 1997-09-26 | 出力バッファ遅延調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103244A true JPH11103244A (ja) | 1999-04-13 |
| JP3226850B2 JP3226850B2 (ja) | 2001-11-05 |
Family
ID=17370903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26209097A Expired - Fee Related JP3226850B2 (ja) | 1997-09-26 | 1997-09-26 | 出力バッファ遅延調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226850B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583649B2 (en) | 2000-01-24 | 2003-06-24 | Nec Corporation | Signal transmission apparatus for setting delay amount based on operational speed |
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| US8300003B2 (en) | 2007-03-14 | 2012-10-30 | Samsung Electronics Co., Ltd. | Driver for reducing a noise, display device having the driver, and method thereof |
-
1997
- 1997-09-26 JP JP26209097A patent/JP3226850B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583649B2 (en) | 2000-01-24 | 2003-06-24 | Nec Corporation | Signal transmission apparatus for setting delay amount based on operational speed |
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| JP4652729B2 (ja) * | 2004-06-28 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8300003B2 (en) | 2007-03-14 | 2012-10-30 | Samsung Electronics Co., Ltd. | Driver for reducing a noise, display device having the driver, and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3226850B2 (ja) | 2001-11-05 |
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