JPH0993082A

JPH0993082A - 可変遅延回路

Info

Publication number: JPH0993082A
Application number: JP7273419A
Authority: JP
Inventors: Haruhiko Fujii; 治彦藤井
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】所望する任意の分解能をもつ可変遅延回路を
提供する。【解決手段】それぞれ入力端子２１に入力した信号を
出力端子２２に送る経路Ａ、Ｂ、各経路Ａ、Ｂをセレク
ト信号により切り替える選択部２４３を備える可変遅延
部２４と、経路Ａの少なくとも一部の遅延時間のｘ倍の
固定の発振周期をもつリング発振器２６と、経路Ｂの少
なくとも一部の遅延時間のｙ倍の発振周期をもつリング
発振器２７と、リング発振器２６の出力とリング発振器
２７の出力との位相を比較する位相比較回路２８と、そ
の位相比較結果からリング発振器２６、２７の発振周期
が等しくなるようにリング発振器２７の発振周期を制御
するとともに経路Ｂの遅延時間を制御する遅延時間制御
回路２９とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は論理回路における
位相調整等に用いられる可変遅延回路に関する。

【０００２】

【従来の技術】従来の可変遅延回路は、一般に図９また
は図１０に示すように構成される。図９及び図１０にお
いて、１１は伝送信号入力端子、１２は伝送信号出力端
子、１３、１４は遅延回路、１５はセレクト信号入力端
子、１６はセレクタである。

【０００３】図９において、入力端子１１に入力された
伝送信号はセレクタ１６の一方の入力端に供給されると
共に、遅延回路１３を介してセレクタ１６の他方の入力
端に供給される。

【０００４】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、入力端子１１からの信
号、遅延回路１３からの信号のうちいずれか一方の信号
を選択して出力端子１２に出力する。

【０００５】また、図１０において、入力端子１１に入
力された伝送信号は遅延回路１３を介してセレクタ１６
の一方の入力端に供給されると共に、遅延回路１３の遅
延時間とは異なる遅延時間を有する遅延回路１４を介し
てセレクタ１６の他方の入力端に供給される。

【０００６】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、遅延回路１３で遅延され
た信号または遅延回路１４で遅延された信号のうちいず
れか一方の信号を選択して出力端子１２に出力する。

【０００７】図９の可変遅延回路では、遅延回路１３の
遅延時間が当該可変遅延回路の遅延時間の分解能とな
る。また、図１０の可変遅延回路では、遅延時間の分解
能は遅延回路１３の遅延時間と遅延回路１４の遅延時間
の差による特定の値となる。いずれの回路構成であって
も、遅延時間の分解能が特定の値に限定されてしまい、
汎用性の面で効率が悪い。

【０００８】

【発明が解決しようとする課題】以上述べたように従来
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。

【０００９】この発明の目的は、上記の問題点を解決
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、第１の発明に係る可変遅延回路は、少なくとも、入
力端子２１に入力された信号を出力端子２２に供給する
経路Ａ、入力端子２１に入力された信号を出力端子２２
に供給する遅延時間可変の経路Ｂを備え、経路Ａ、Ｂの
いずれか一方をセレクト信号に応じて選択する機能を有
する可変遅延部２４と、経路Ａの少なくとも一部の遅延
時間のｘ（ｘは任意の正の数）倍の固定の発振周期をも
つリング発振器２６と、経路Ｂの少なくとも一部の遅延
時間のｙ（ｙは任意の正の数）倍の遅延時間をもつ発振
周期可変のリング発振器２７と、リング発振器２６の出
力とリング発振器２７の出力の位相を比較する位相比較
回路２８と、位相比較回路２８の比較結果に基づいて、
リング発振器２６とリング発振器２７の発振周期が等し
くなるようにリング発振器２７の発振周期を制御すると
共に、経路Ｂの遅延時間を制御する遅延時間制御回路２
９とを備えて構成される。

【００１１】前記構成において、経路Ａはｎ（ｎは自然
数）個の固定遅延素子Ｔａを介在し、経路Ｂはｍ（ｍは
自然数）個の可変遅延素子Ｔｂを介在し、リング発振器
２６は経路Ａと同一の固定遅延素子Ｔａをｘ’（ｘ’は
自然数）個直列に接続して、その出力を反転して入力側
に帰還して構成し、リング発振器２７は経路Ｂと同一の
可変遅延素子Ｔｂをｙ’（ｙ’は自然数でｘ’／ｎ≠
ｙ’／ｍ）個直列に接続して、その出力を入力側に帰還
して構成し、経路Ｂの可変遅延素子Ｔｂ及びリング発振
器２７の各可変遅延素子Ｔｂの遅延時間を遅延時間制御
回路２９により同時に制御することを特徴とする。

【００１２】可変遅延部２４は、経路Ａに介在される遅
延回路部２４１と、経路Ｂに介在される遅延回路部２４
２と、遅延回路部２４１、２４２の遅延出力のいずれか
一方をセレクト信号に応じて選択し出力端子２２に導出
するセレクタ２４３１とを備えることを特徴とする。

【００１３】可変遅延部２４は、第１のセレクト信号に
応じて経路Ａに信号を導出するＡＮＤゲート２４３２
と、第２のセレクト信号に応じて経路Ｂに信号を導出す
るＡＮＤゲート２４３３と、ＡＮＤゲート２４３２の出
力を遅延する遅延回路部２４１と、第２のＡＮＤゲート
２４３３の出力を可変遅延する第２の遅延回路部２４２
と、遅延回路部２４１、２４２の出力を論理和演算して
出力端子２２に導出するＯＲゲート２４３４とを備える
ことを特徴とする。

【００１４】可変遅延部２４は、経路Ａ，Ｂ及び選択機
能を有する回路を複数段直列に接続し、各段の第２の経
路の遅延時間を遅延時間制御回路２９の制御出力により
制御するようにしたことを特徴とする。

【００１５】また、第２の発明に係る可変遅延回路は、
少なくとも、入力端子２１に入力された信号を出力端子
２２に供給する遅延時間可変の経路Ａ、入力端子２１に
入力された信号を出力端子２２に供給する遅延時間可変
の経路Ｂを備え、経路Ａ、Ｂのいずれか一方をセレクト
信号に応じて選択する機能を有する可変遅延部２４と、
経路Ａの少なくとも一部の遅延時間のｘ（ｘは任意の正
の数）倍の発振周期をもつ発振周期可変のリング発振器
２６と、経路Ｂの少なくとも一部の遅延時間のｙ（ｙは
任意の正の数）倍の発振周期をもつ発振周期可変のリン
グ発振器２７と、経路Ａの少なくとも一部の遅延時間の
ｚ（ｚは任意の正の数）倍の発振周期をもつ発振周期可
変のリング発振器３０と、リング発振器２６の出力とリ
ング発振器２７の出力の位相を比較する位相比較回路２
８１と、位相比較回路２８１の比較結果に基づいて、リ
ング発振器２６とリング発振器２７の発振周期が等しく
なるようにリング発振器２７の発振周期を制御すると共
に、第２の経路Ｂの遅延時間を制御する第１の遅延時間
制御回路２９１と、クロック信号とリング発振器３０の
出力の位相を比較する位相比較回路２８２と、位相比較
回路２８２の比較結果に基づいてリング発振器３０の発
振周期がクロックの周期と等しくなるようにリング発振
器３０の発振周期を制御すると共に、リング発振器２６
の発振周期及び経路Ａの遅延時間を制御する遅延時間制
御回路２９２とを備えて構成される。

【００１６】

【発明の実施の形態】以下、図１乃至図８を参照してこ
の発明の実施の形態を詳細に説明する。

【００１７】図１は本発明による可変遅延回路の基本構
成を示すブロック回路図である。図１において、２１は
伝送信号入力端子、２２は伝送信号出力端子、２３はセ
レクト信号入力端子である。

【００１８】伝送信号入力端子２１に入力された信号は
可変遅延部２４に供給される。この可変遅延部２４は、
入力信号を出力端子２２に送る際にそれぞれ任意の遅延
時間を与える第１、第２の経路Ａ、Ｂと、セレクト信号
入力端子２３から供給されるセレクト信号に従って第１
の経路Ａと第２の経路Ｂのいずれかを選択する選択機能
（図示せず）を備える。ここで、第２の経路Ｂは遅延時
間制御信号に応じて遅延時間を可変する機能を有する。

【００１９】一方、第１のリング発振器２６は第１の経
路Ａのもつ遅延時間のｘ倍の発振周期で発振する。ま
た、第２のリング発振器２７は第２の経路Ｂのもつ遅延
時間のｙ倍の発振周期で発振する。第２のリング発振器
２７は遅延時間制御信号により発振周期を任意に可変で
きる。

【００２０】各リング発振器２６、２７の出力は位相比
較回路２８で位相比較され、その比較結果は遅延時間制
御回路２９に供給される。この遅延時間制御回路２９は
位相比較回路２８で得られた位相比較結果に応じて遅延
時間制御信号を生成し、上記第２のリング発振器２７に
供給して第２のリング発振器２７の発振周期を第１のリ
ング発振器２６の発振周期と等しくすると共に、上記第
２の経路Ｂに供給してその遅延時間を可変制御する。

【００２１】上記構成によれば、第２の経路Ｂの遅延時
間は第１の経路Ａの遅延時間のｘ／ｙ倍となる。したが
って、ｘ，ｙの値を適当なものに定めることにより、所
望する任意の分解能を可変遅延回路に持たせることがで
きる。

【００２２】図２は上記可変遅延部２４の具体的な構成
を示すもので、第１の経路Ａに遅延時間固定の遅延回路
２４１を設け、第２の経路Ｂに遅延時間制御信号に応じ
て遅延時間を可変できる遅延回路２４２を設け、経路
Ａ、Ｂの選択を選択部２４３を構成するセレクタ２４３
１にてセレクト信号に応じて行うようにしたものであ
る。

【００２３】遅延回路２４１の遅延時間は第１のリング
発振器２６の発振周期の１／ｘである。遅延回路２４２
の遅延時間はリング発振器２７の発振周期の１／ｙであ
り、遅延時間制御信号によりリング発振器２７の発振周
期と共に制御される。

【００２４】図３は上記可変遅延部２４の他の具体的な
構成を示すもので、図２とは選択部２４３の構成が異な
る。すなわち、この可変遅延部２４では、入力信号を２
つのＡＮＤ回路２４３２、２４３３に供給し、それぞれ
端子２３１、２３２に供給される２ビットのセレクト信
号との論理積をとって、第１の経路Ａの遅延回路２４１
及び第２の経路Ｂの遅延回路２４２に供給する。そし
て、各遅延回路２４１、２４２の遅延出力をＯＲゲート
２４３４で論理和出力するようにしたものである。

【００２５】すなわち、入力信号とセレクト信号の第１
ビットとの論理積信号を遅延回路２４１で遅延し、ＯＲ
ゲート２４３４の一方の入力とする。また、入力信号と
セレクト信号の第２ビットとの論理積信号を遅延回路２
４２で遅延し、ＯＲゲート２４３４のもう一方の入力と
する。

【００２６】ここで、セレクト信号の第１ビット（端子
２３１側）をＨレベルとし、第２ビット（端子２３２
側）をＬレベルにすることにより、入力信号を第１の経
路Ａ側の遅延回路２４１に通して出力端子２２に送るこ
とができる。また、セレクト信号の第１ビット（端子２
３１側）をＬレベルとし、第２ビット（端子２３２側）
をＨレベルにすることにより、入力信号を第２の経路Ｂ
側の遅延回路２４２に通して出力端子２２に送ることが
できる。

【００２７】図４は図２に示した可変遅延部２４の構成
を用いたときの第１、第２のリング発振器２６、２７の
具体的な構成の一例を示すものである。

【００２８】まず、第１のリング発振器２６は、第１の
経路Ａの遅延回路２４１に用いられる遅延素子Ｔａと同
一のものをｘ’個直列に接続し、その出力をインバータ
２６１で反転し、入力側に帰還して構成され、遅延素子
Ｔａの遅延時間の２ｘ’倍の周期で発振する。

【００２９】また、第２のリング発振器２７は、第２の
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２７１で反転し、入力側に帰還して構成され、遅延
素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。

【００３０】ここで、各可変遅延素子Ｔｂにはそれぞれ
遅延時間制御回路２９から出力される遅延時間制御信号
を与えるようにする。これにより、第１、第２のリング
発振器２６、２７の発振周期を等しくしつつ、第２の経
路Ｂの遅延時間を第１の経路Ａの遅延時間のｘ’／ｙ’
倍とすることができる。

【００３１】例えば、第１のリング発振器２６の遅延素
子Ｔａの段数をｘ’＝９段、遅延時間を１０ｎｓとし、
第２のリング発振器２７の可変遅延素子Ｔｂの段数を
ｙ’＝１０段とすれば、各リング発振器２６、２７の発
振周期は共に１８０ｎｓとなり、可変遅延素子Ｔｂ１個
当たりの遅延時間は９ｎｓとなる。

【００３２】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。したがって、この場合の可変遅延回路の分解
能は１ｎｓとなる。

【００３３】図５は図４に示した実施形態を発展させ、
可変遅延部２４を多段（ここでは２段）構成としたもの
で、初段は遅延回路２４１、２４２及び選択部２４３で
構成され、次段は遅延回路２４４、２４５及び選択部２
４６で構成される。

【００３４】初段回路は第１、第２の経路Ａ、Ｂを端子
２３１から供給される第１セレクト信号に基づいて選択
し、次段回路は第３、第４の経路Ｃ、Ｄを端子２３２か
ら供給される第２セレクト信号に基づいて選択する。

【００３５】第３の経路Ｃに設けられる遅延回路２４４
は、第１の経路Ａの遅延回路２４１に用いる遅延素子Ｔ
ａと同じものを２個直列に接続して構成され、第４の経
路Ｄに用いられる遅延回路２４５は、第２の経路Ｂの遅
延回路２４２に用いられる可変遅延素子Ｔｂと同じもの
を２個直列に接続して構成される。各可変遅延素子Ｔｂ
の遅延時間は共に遅延時間制御信号により制御される。

【００３６】前述の例で説明する。第１のリング発振器
２６の遅延素子Ｔａの段数をｘ’＝９段、遅延時間を１
０ｎｓとし、第２のリング発振器２７の可変遅延素子Ｔ
ｂの段数をｙ’＝１０段とすれば、各リング発振器２
６、２７の発振周期は共に１８０ｎｓとなり、可変遅延
素子Ｔｂ１個当たりの遅延時間は９ｎｓとなる。

【００３７】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。また、第３の経路Ｃの遅延回路２４４の遅延
時間が２０ｎｓであるのに対して、第４の経路Ｄの遅延
回路２４５の遅延時間は１８ｎｓとなる。

【００３８】したがって、この場合の可変遅延回路の分
解能は、可変遅延部２４の前段で１ｎｓ、後段で２ｎｓ
となり、図４の場合より遅延時間の可変範囲を大きくす
ることができる。

【００３９】図６は図３に示した可変遅延部２４の構成
を用いたときの第１、第２のリング発振器２６、２７の
具体的な構成を示すものである。この場合、図６から明
らかなように、図４に示した構成と全く同じにして実現
できる。

【００４０】すなわち、まず、第１のリング発振器２６
は、第１の経路Ａの遅延回路２４１に用いられる遅延素
子Ｔａと同一のものをｘ’個直列に接続し、その出力を
インバータ２６１で反転し、入力側に帰還して構成さ
れ、遅延素子Ｔａの遅延時間の２ｘ’倍の周期で発振す
る。

【００４１】また、第２のリング発振器２７は、第２の
経路Ｂの遅延回路２４２に用いられる可変遅延素子Ｔｂ
と同一のものをｙ’個直列に接続し、その出力をインバ
ータ２７１で反転し、入力側に帰還して構成され、可変
遅延素子Ｔｂの遅延時間の２ｙ’倍の周期で発振する。

【００４２】ここで、各可変遅延素子Ｔｂにはそれぞれ
遅延時間制御回路２９から出力される遅延時間制御信号
を与えるようにする。これにより、第１、第２のリング
発振器２６、２７の発振周期を等しくしつつ、第２の経
路Ｂの遅延時間を第１の経路Ａの遅延時間のｘ’／ｙ’
倍とすることができる。

【００４３】ところで、可変遅延素子として、遅延時間
を制御可能なＯＲゲートがある。図７にこの遅延時間調
整機能付きのＯＲゲートを用いて、図６の構成をさらに
発展させた場合の構成を示す。

【００４４】図７に示す可変遅延部２４において、入力
端子２１からの伝送信号はＡＮＤゲート２４７１に供給
されると共に、遅延回路２４８を介してＡＮＤゲート２
４７２に供給され、さらに遅延回路２４９を介してＡＮ
Ｄゲート２４７３に供給される。各ＡＮＤゲート２４７
１〜２４７３はそれぞれ対応するセレクト端子２３１〜
２３３からセレクト信号によりいずれか一つが選択され
てアクティブとなる。

【００４５】ＡＮＤゲート２４７１の出力は遅延回路２
４１０に供給され、ＡＮＤゲート２４７２の出力は遅延
回路２４１１に供給され、ＡＮＤゲート２４７３の出力
はＯＲゲート２４７４の一方の入力端に供給される。上
記遅延回路２４１０の出力は遅延回路２４１１に供給さ
れ、この遅延回路２４１１の出力はＯＲゲート２４７４
の他方の入力端に供給される。

【００４６】上記遅延回路２４８、２４９はそれぞれ同
一の１個の固定遅延素子Ｔａで構成される。また、第１
のリング発振器２６はこれと同一の固定遅延素子Ｔａを
ｘ’個直列に接続し、その出力をインバータ２６１で反
転し、入力側に帰還して構成され、遅延素子Ｔａの遅延
時間の２ｘ’倍の周期で発振する。

【００４７】一方、上記遅延回路２４１０、２４１１に
はそれぞれ同一の１個の遅延時間可変ＯＲゲート（遅延
回路２４１０では、一方端がＬレベル固定）Ｔｃを用い
て構成され、それぞれ遅延時間制御信号により遅延時間
が制御されるようになっている。また、第２のリング発
振器２７はこれと同一の遅延時間可変ＯＲゲート（一方
端がＬレベル固定）Ｔｃをｙ’個直列に接続し、その出
力をインバータ２７１で反転し、入力側に帰還して構成
され、遅延時間可変ＯＲゲートＴｃの遅延時間の２ｙ’
倍の周期で発振する。また、各遅延時間可変ＯＲゲート
Ｔｃは、それぞれ遅延時間制御信号により遅延時間が制
御されるようになっている。

【００４８】ここで、ＡＮＤゲート２４７１〜２４７３
及びＯＲゲート２４７４は選択部２４７を構成してい
る。すなわち、端子２３１にセレクト信号が入力される
と、入力伝送信号をＡＮＤゲート２４７１、遅延回路２
４１０、２４１１を介してＯＲゲート２４７４より出力
端子２２に導く第１の経路Ａを選択することができる。
端子２３２にセレクト信号が入力されると、入力伝送信
号を遅延回路２４８、ＡＮＤゲート２４７２、遅延回路
２４１１を介してＯＲゲート２４７４より出力端子２２
に導く第２の経路Ｂを選択することができる。端子２３
３にセレクト信号が入力されると、入力伝送信号を遅延
回路２４８、２４９、ＡＮＤゲート２４７３を介してＯ
Ｒゲート２４７４より出力端子２２に導く第３の経路Ｃ
を選択することができる。

【００４９】上記構成によれば、第１及び第２のリング
発振器２６、２７の遅延素子数を適当に設定することに
より、任意の分解能を得ることができ、セレクト信号の
入力の仕方によって任意の経路を選択することができる
ようになる。

【００５０】ところで、図４に示した実施形態の可変遅
延回路を集積回路等の中で実施し、遅延素子Ｔａとして
ゲートを用いた場合、遅延素子Ｔａの遅延時間がたとえ
ば熱などにより変動すると、可変遅延回路の遅延時間が
遅延時間の分解能と共に変動してしまう。そこで、この
場合は遅延素子Ｔａのとして用いたゲートの遅延時間の
変動を防ぐことが望ましい。図８にこのときの構成を示
す。

【００５１】図８において、可変遅延部２４では、入力
端子２１からの伝送信号を第１の経路Ａにおける遅延回
路２４１の可変遅延素子Ｔｄを介して、選択部２４３の
セレクタ２４３１の一方の入力端に供給し、同時に第２
の経路Ｂにおける遅延回路２４２の可変遅延素子Ｔｂを
介して、上記セレクタ２４３１の他方の入力端に供給
し、端子２３からのセレクト信号に応じていずれか一方
の経路を選択してその信号を出力端子２２に導出する。

【００５２】これに対し、第１のリング発振器２６は上
記遅延回路２４１に用いた可変遅延素子Ｔｄと同一のも
のをｘ’個直列に接続し、その出力をインバータ２６１
で反転し、入力側に帰還して構成され、可変遅延素子Ｔ
ｄの遅延時間の２ｘ’倍の周期で発振する。

【００５３】また、第２のリング発振器２７は上記遅延
回路２４２に用いた可変遅延素子Ｔｂと同一のものを
ｙ’個直列に接続し、その出力をインバータ２７１で反
転し、入力側に帰還して構成され、可変遅延素子Ｔｂの
遅延時間の２ｙ’倍の周期で発振する。

【００５４】第１の位相比較回路２８１は各リング発振
器２６、２７の出力の位相差を検出する。第１の遅延時
間制御回路２９１は、第１の位相比較回路２８１で得ら
れた位相差に基づいて、リング発振器２６、２７の発振
周期が等しくなるように、第２のリング発振器２７の各
可変遅延素子Ｔｂの遅延時間を制御すると共に、同じ遅
延時間制御信号を用いて可変遅延部２４における遅延回
路２４２の可変遅延素子Ｔｂの遅延時間を制御する。

【００５５】また、第３のリング発振器３０は可変遅延
部２４の遅延回路２４１に用いた可変遅延素子Ｔｄと同
一のものをｚ’個直列に接続し、その出力をインバータ
３０１で反転し、入力側に帰還して構成され、可変遅延
素子Ｔｄの遅延時間の２ｚ’倍の周期で発振する。第２
の位相比較回路２８２は、第３のリング発振器３０の出
力と端子２５からのクロック信号との位相差を検出す
る。

【００５６】第２の遅延時間制御回路２９２は上記第２
の位相比較回路２８２で得られた位相差に基づいて、第
３のリング発振器３０の発振周期がクロック信号の周期
と等しくなるように、第３のリング発振器３０を構成す
る可変遅延素子Ｔｄの遅延時間を制御し、同時にその遅
延時間制御信号を用いて、第１のリング発振器２６及び
可変遅延部２４の遅延回路２４１の各可変遅延素子Ｔｄ
の遅延時間を制御する。

【００５７】上記構成において、具体例をあげて説明す
る。

【００５８】いま、クロック信号の周期を２００ｎｓ、
可変遅延部２４の遅延回路２４１、２４２の可変遅延素
子Ｔｂ、Ｔｄの個数を１、第１のリング発振器２６の可
変遅延素子Ｔｄの個数ｘ’を９、第２のリング発振器２
７の可変遅延素子Ｔｂの個数ｙ’を１０、第３のリング
発振器３０の可変遅延素子Ｔｄの個数ｚ’を１０とす
る。

【００５９】この場合、第３のリング発振器３０の発振
周期はクロック信号の周期に等しく制御されるため、２
００ｎｓとなり、可変遅延素子Ｔｄの１個当たりの遅延
時間は１０ｎｓとなる。また、同一の制御信号で制御さ
れる第１のリング発振器２６の発振周期は１８０ｎｓ、
可変遅延部２４の遅延回路２４１における遅延時間は１
０ｎｓとなる。

【００６０】一方、第２のリング発振器２７の発振周期
は、第１のリング発振器２６の発振周期に等しくなるよ
うに制御されるから、１８０ｎｓであり、可変遅延素子
Ｔｂの１個当たりの遅延時間は９ｎｓとなる。よって、
同一の制御信号で制御される可変遅延部２４の遅延回路
２４２における遅延時間は９ｎｓとなる。したがって、
この構成による可変遅延回路の分解能は１ｎｓとなる。

【００６１】

【発明の効果】以上述べたようにこの発明によれば、所
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。

【図面の簡単な説明】

【図１】本発明に係る可変遅延回路の一実施形態とする
基本構成を示すブロック回路図である。

【図２】同実施形態の可変遅延部の具体的な構成を示す
ブロック回路図である。

【図３】同実施形態の可変遅延部の他の具体的な構成を
示すブロック回路図である。

【図４】図２に示した可変遅延部の構成を用いたときの
第１、第２のリング発振器の具体的な構成を示すブロッ
ク回路図である。

【図５】図４に示した実施形態を発展させ、可変遅延部
を多段構成とした場合を示すブロック回路図である。

【図６】図３に示した可変遅延部の構成を用いたときの
第１、第２のリング発振器の具体的な構成を示すブロッ
ク回路図である。

【図７】遅延時間調整機能付きのＯＲゲートを用いて図
６の構成をさらに発展させた場合の構成を示すブロック
回路図である。

【図８】図４に示した実施形態を発展させ、図４に示さ
れる遅延素子Ｔａの遅延時間の変動を防ぐ構成とした場
合を示すブロック図である。

【図９】従来の可変遅延回路の構成を示すブロック回路
図である。

【図１０】従来の他の可変遅延回路の構成を示すブロッ
ク回路図である。

【符号の説明】２１伝送信号入力端子２２伝送信号出力端子２３、２３１〜２３３セレクト信号入力端子２４可変遅延部２４１、２４２、２４４、２４５、２４８、２４９、２
４１０、２４１１遅延回路２４３、２４６、２４７選択部２５クロック信号入力端子２６第１のリング発振器２７第２のリング発振器２８、２８１、２８２位相比較回路２９、２９１、２９２遅延時間制御回路３０第３のリング発振器

Claims

【特許請求の範囲】

【請求項１】少なくとも、入力端子(21)に入力された
信号を出力端子(22)に供給する第１の経路(A) 、入力端
子(21)に入力された信号を出力端子(22)に供給する遅延
時間可変の第２の経路(B) を備え、第１、第２の経路
(A,B) のいずれか一方をセレクト信号に応じて選択する
機能を有する可変遅延部(24)と、第１の経路(A) の少なくとも一部の遅延時間のｘ（ｘは
任意の正の数）倍の固定の発振周期をもつ第１のリング
発振器(26)と、第２の経路(B) の少なくとも一部の遅延時間のｙ（ｙは
任意の正の数）倍の発振周期をもつ発振周期可変の第２
のリング発振器(27)と、第１のリング発振器(26)の出力と第２のリング発振器(2
7)の出力の位相を比較する位相比較回路(28)と、位相比較回路(28)の比較結果に基づいて、第１のリング
発振器(26)と第２のリング発振器 (27) の発振周期が等
しくなるように第２の遅延回路(27)の発振周期を制御す
ると共に、第２の経路(B) の遅延時間を制御する遅延時
間制御回路(29)とを備えることを特徴とする可変遅延回
路。
【請求項２】請求項１において、第１の経路(A) はｎ
（ｎは自然数）個の固定遅延素子(Ta)を介在し、第２の
経路(B) はｍ（ｍは自然数）個の可変遅延素子(Tb)を介
在し、第１のリング発振器 (26) は第１の経路(A) と同
一の固定遅延素子(Ta)をｘ’（ｘ’は自然数）個直列に
接続して、その出力を反転して入力側に帰還して構成
し、第２のリング発振器(27)は第２の経路(B) と同一の
可変遅延素子(Tb)をｙ’（ｙ’は自然数でｘ’／ｎ≠
ｙ’／ｍ）個直列に接続して、その出力を反転して入力
側に帰還して構成し、第２の経路(B) の可変遅延素子(T
b)及び第２のリング発振器 (27) の各可変遅延素子(Tb)
の遅延時間を遅延時間制御回路(29)により同時に制御す
ることを特徴とする可変遅延回路。
【請求項３】請求項１において、可変遅延部(24)は、
第１の経路(A) に介在される第１の遅延回路部(241)
と、第２の経路(B) に介在される第２の遅延回路部(24
2) と、第１、第２の遅延回路部(241,242) の遅延出力
のいずれか一方をセレクト信号に応じて選択し前記出力
端子(22)に導出するセレクタ(2431)とを備えることを特
徴とする可変遅延回路。
【請求項４】請求項１において、可変遅延部(24)は、
第１のセレクト信号に応じて第１の経路(A) に信号を導
出する第１のＡＮＤゲート(2432)と、第２のセレクト信
号に応じて第２の経路(B) に信号を導出する第２のＡＮ
Ｄゲート(2433)と、第１のＡＮＤゲート(2432)の出力を
遅延する第１の遅延回路部(241) と、第２のＡＮＤゲー
ト(2433)の出力を可変遅延する第２の遅延回路部(242)
と、第１、第２の遅延回路部(241,242) の出力を論理和
演算して出力端子(22)に導出するＯＲゲート(2434)とを
備えることを特徴とする可変遅延回路。
【請求項５】請求項１において、可変遅延部(24)は、
第１、第２の経路(A,B) 及び選択機能を有する回路を複
数段直列に接続し、各段の第２の経路の遅延時間を遅延
時間制御回路(29)の制御出力により制御するようにした
ことを特徴とする可変遅延回路。
【請求項６】少なくとも、入力端子(21)に入力された
信号を出力端子(22)に供給する遅延時間可変の第１の経
路(A) 、入力端子(21)に入力された信号を出力端子(22)
に供給する遅延時間可変の第２の経路(B) を備え、第
１、第２の経路(A,B) のいずれか一方をセレクト信号に
応じて選択する機能を有する可変遅延部(24)と、第１の経路(A) の少なくとも一部の遅延時間のｘ（ｘは
任意の正の数）倍の発振周期をもつ発振周期可変の第１
のリング発振器(26)と、第２の経路(B) の少なくとも一部の遅延時間のｙ（ｙは
任意の正の数）倍の発振周期をもつ発振周期可変の第２
のリング発振器(27)と、第１の経路(A) の少なくとも一部の遅延時間のｚ（ｚは
任意の正の数）倍の発振周期をもつ発振周期可変の第３
のリング発振器(30)と、第１のリング発振器(26)の出力と第２のリング発振器(2
7)の出力の位相を比較する第１の位相比較回路(281)
と、この第１の位相比較回路(281) の比較結果に基づいて、
第１のリング発振器(26)と第２のリング発振器(27)の発
振周期が等しくなるように第２のリング発振器(27)の発
振周期を制御すると共に、第２の経路(B) の遅延時間を
制御する第１の遅延時間制御回路(291) と、クロック信号と第３のリング発振器(30)の出力の位相を
比較する第２の位相比較回路(282) と、第２の位相比較回路(282) の比較結果に基づいて第３の
リング発振器(30)の発振周期がクロック信号の周期と等
しくなるように第３のリング発振器(30)の発振周期を制
御すると共に、第１のリング発振器(26)の発振周期及び
第１の経路(A)の遅延時間を制御する第２の遅延時間制
御回路(292) とを備えることを特徴とする可変遅延回
路。