KR20010006635A - 지연 회로, 클럭 생성 회로 및 위상 동기 회로 - Google Patents

지연 회로, 클럭 생성 회로 및 위상 동기 회로 Download PDF

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Abstract

제조 공정의 변동이나 환경의 변화에 따른 지연 시간의 변화를 방지하는 것이 곤란한데다가 임의로 지연 시간을 변화시킬 수 없다고 하는 과제가 있었다.
소정의 지연 시간을 설정하기 위한 정보가 기억되는 레지스터(19)와, 각각의 지연 시간이 PLL(9)로부터의 제어 신호에 의해 제어되는 복수의 지연 소자로서 복수의 인버터(20)를 갖고 있고, 레지스터(19)에 기억된 정보에 따라, 입력 신호에 소정의 지연 시간을 부여하도록, 입력 신호가 통과하는 인버터(20)의 단수를 절환하는 멀티플렉서(12)를 구비하고 있다.

Description

지연 회로, 클럭 생성 회로 및 위상 동기 회로{DELAY CIRCUITRY, CLOCK GENERATING CIRCUITRY, AND PHASE SYNCHRONIZATION CIRCUITRY}
본 발명은, 입력되는 클럭등의 신호를 지연하는 지연 회로, 클럭을 생성하는 클럭 생성 회로, 및 입력되는 클럭을 기준 신호에 동기시키는 위상 동기 회로에 관한 것이다.
도 13은, PLL(Phase Locked Loop)를 이용하여, 입력 클럭에 동기하여 입력 클럭과 동일 또는 체배의 주파수를 갖는 출력 클럭을 생성하는, 종래의 클럭 생성 회로(또는 위상 동기 회로)의 구성을 나타내는 블럭도이다. 도 13에 있어서, 참조 번호(1)는 전압 제어 발진기(이하 VCO라고 함), 참조 번호(3)는 VCO(1)로부터의 입력 클럭의 주파수의 체배의 주파수를 갖는 출력 클럭을 분주하는 분주기, 참조 번호(4)는 입력 클럭으로서 기준 클럭을 생성하는 발진기, 참조 번호(6)는 분주기(3)로부터의 분주 클럭의 위상과 발진기(4)로부터의 기준 클럭의 위상을 비교하여, 이들 위상을 갖추도록 위상차에 따른 값의 제어 전압을 VCO(1)로 출력하는 차지 펌프, 참조 번호(8)는 VCO에 포함되는 인버터, 참조 번호(9)는 PLL이다.
다음으로,동작에 관해서 설명한다.
VCO(1)은 기준 클럭의 주파수의 n배의 주파수를 갖는 출력 클럭을 생성하고, 이것을 출력함과 함께 분주기(3)로 송출한다. 분주기(3)는, 이 출력 클럭을 분주하여 분주 클럭을 생성하여 차지 펌프(6)로 출력한다. 차지 펌프(6)는, 분주기(3)로부터의 분주 클럭의 위상과 발진기(4)로부터의 기준 클럭의 위상을 비교하여, 이들 위상을 갖추도록 위상차에 따른 값의 제어 신호를 생성한다. 구체적으로는, 분주 클럭의 위상이 빠른 경우에는 제어 신호의 값 즉 전압을 높히고, 이에 대해 기준 클럭의 위상쪽이 빠른 경우에는 제어 신호의 전압을 낮춘다. 분주기(3)로부터의 분주 클럭의 위상과 발진기(4)로부터의 기준 클럭의 위상이 일치하면, PLL(9)는 로크 상태가 된다. 그 때, 출력 클럭을 분주기(3)에 의해 n 분주한 분주 클럭의 주기와 기준 클럭의 주기는 동일해진다.
PLL(9)에 복수의 분주기(3)를 설치하고, 원하는 체배비에 맞추어 어느 하나의 분주기(3)를 선택함으로써 체배비를 전환하여 상기의 원하는 체배비로 설정할 수 있다. 예를 들면, n 분주가 선발되면, PLL(9)는 기준 클럭의 주파수를 n배한 주파수를 갖는 출력 클럭을 생성한다. 또한, 복수의 발진기(4)를 설치하여 이 중에서 어느 하나의 발진기(4)를 선택함으로써, 기준 클럭의 주파수를 변화시키는 것도 가능하다. 그러나, 이 방법으로 출력 클럭의 주기를 변경하기 위해서는, PLL의 로크가 풀리기 때문에 재로크를 행할 필요가 있어, 출력 클럭의 주기 변경에 많은 시간이 필요해진다. 그래서, 단시간에 주기를 전환할 필요가 있는 경우에는, 도 14에 도시된 바와 같이, 복수의 발진기(4)와 복수의 PLL(9)를 설치하여 주기가 다른 복수의 클럭을 생성하고, 이들 중에서 원하는 하나를 멀티플렉서(10)를 이용하여 선택하는 방법이 있다. 그러나, 이 방법은, 주기를 넓은 범위에서 정밀하게 조절하려고 하면 회로의 규모가 매우 커지고, 또한 클럭을 전환할 때에 위상 편차등이 일어나 큰 지터를 생기게 할 위험성이 있다고 하는 결점이 있다.
도 15는, 지연 시간을 조절할 수 있는 종래의 지연 회로의 일례의 구성을 나타내는 블럭도이다. 도 15에 있어서, 참조 번호(11)는 인버터, 참조 번호(12)는 멀티플렉서, 참조 번호(19)는 레지스터, 참조 번호(46)는 지연 회로이다. 도 15에 도시된 바와 같이, 지연 회로(46)는, 직렬로 접속된 짝수개의 인버터(11)를 갖고 있다. 이 직렬의 복수의 인버터(11)는, 2단씩의 복수의 조로 분할되고, 2단마다 설치된 복수의 리드선 및 직렬의 복수의 인버터(11)의 양끝으로부터의 리드선이 멀티플렉서(12)에 접속되어 있다. 멀티플렉서(12)는, 레지스터(19)의 내용에 따라 이들 리드선 중에서 어느 하나를 선택함에 따라 지연 시간을 전환할 수 있다. 또한, 도 15에 도시된 바와 같은 지연 회로를 구비한 PLL을 이용함에 따라, 출력 클럭의 주기를 조절하는 것도 가능하다. 그러나, 이러한 방법은, 게이트 지연으로 결정되는 시간 스텝에서밖에 지연 시간을 전환할 수 없고, 그 지연 시간은 주위 온도나 전원 전압등에 따라 변화하고, 정확한 시간 스텝으로 주기를 변경할 수 없다고 하는 결점이 있다.
도 16은, 지연 시간을 넓은 범위에서 정밀하게 조절하기 위해, 복수의 지연 회로가 직렬로 접속된, 종래의 지연 회로의 다른 예의 구성을 나타내는 블럭도이다. 도 16에 도시된 바와 같이, 예를 들면 2개의 지연 회로(46a, 46b)가 직렬로 접속된 경우에는, 제1 지연 회로(46a)는 지연 시간을 세세하게 조절할 수 있도록, 제2 지연 회로(46b)는 지연 시간을 대충 설정할 수 있도록 구성된다. 제1 및 제2 지연 회로(46a, 46b)의 지연 시간은, 각각 레지스터(19)의 하위 비트, 상위 비트에 따라 설정된다. 이 때, 제1 지연 회로(46a)는 8단계의 조절이 가능하고, 제1 지연 회로(46a)의 인버터(11)의 2단당 지연 시간을 Δd, 제2 지연 회로(46b)의 인버터(11)의 2단당 지연 시간을 ΔD로 하면, ΔD는 (Δd×8)과 동일해야한다. 그러나, 전원 전압이나 주위 온도, 제조 공정의 변동 등에 따라, 항상 ΔD를 Δd×8과 동일해지도록 하는 것은 불가능하다. 만약 항상 ΔD를 Δd×8에 일치시킬 수 없으면, 지연 회로의 지연 시간의 변화의 최소폭이 Δd이상이 되거나, 레지스터(19)의 내용이 지연 시간을 증대시키도록 변화한 경우라도 반대로 지연 시간이 감소할 가능성이 있다.
도 17은, 예를 들면 특허 공개소59-63822호 공보에 개시된 종래의 지연 회로의 다른 예의 구성을 나타내는 블럭도이다. 도 17에 있어서, 참조 번호(50)는 인가된 기준 클럭의 위상 또는 주파수와 분주기(3)로부터의 분주 클럭의 위상 또는 주파수를 비교하는 위상/주파수 비교기, 참조 번호(51)는 위상/주파수 비교기(50)의 출력으로부터 제어 신호를 생성하여, VCO(1) 및 지연 라인(53)으로 출력하는 루프 필터 및 레벨 시프터이다.
이어서 동작에 대해 설명한다.
VCO1의 출력은, 분주기(3)로 전송되고, 여기서 분주된다. 분주기(3)의 출력인 분주 클럭은 위상/주파수 비교기(50)로 전송되고, 여기서 기준 클럭과 비교된다. 위상/주파수 비교기(50)의 출력은, 루프 필터 및 레벨 시프터(51)로 전송된다. 루프 필터 및 레벨 시프터(51)는, 제어 신호를 지연 라인(53)으로 출력한다. 제어 신호는, 기준 클럭과 분주 클럭사이의 위상차를 나타내고 있고, 위상/주파수 비교기(50)의 펄스 신호에 따라 변화한다. 제어 신호는 지연 라인(53)에도 인가되고, 지연 라인(53)의 지연 시간은 제어 신호에 따라 소정의 값으로 설정된다.
종래의 클럭 생성 회로는 이상과 같이 구성되므로, PLL에서는 출력 클럭의 주기를 입력 클럭의 체배나 분주에 따라 결정되기 때문에, 주기를 넓은 범위에서 정밀하게 조절하는 것은 곤란하다는 과제가 있었다.
또한, 도 15에 도시된 바와 같은 종래의 지연 회로는, 제조 공정의 변동이나 환경의 변화에 따라 지연 시간이 변화하기 때문에, 일정 시간 스텝에서 지연 시간을 설정할 수 없고, 이 때문에 일정 시간 스텝에서 주기나 위상차를 설정할 수 있는 클럭 생성 회로를 제공할 수 없다고 하는 과제가 있었다.
또한, 도 16에 도시된 바와 같은 복수의 지연 회로를 직렬로 연결하고, 지연 시간을 넓은 범위에서 정밀하게 조절하는 회로에서는, 전원 전압이나 주위 온도, 제조 공정의 변동 등에 따라 지연 시간을 일정하게 유지할 수 없으므로, 지연 회로의 지연 시간의 변화의 최소폭이 커지거나, 지연 시간을 증대시키려고 제어해도 반대로 지연 시간을 감소시킬 가능성이 있다는 등의 과제가 있었다.
또한, 도 17에 도시된 바와 같은 종래의 지연 회로는, 지연 라인(53)에 포함되는 각 지연 소자와 VCO(1)에 포함되는 각 지연 소자를 동일 구조로 함에 따라, 제조 공정의 변동이나 환경의 변화에 따른 지연 시간의 변화를 방지할 수 있지만, 임의로 지연 시간을 변화시킬 수 없다고 하는 과제가 있었다.
본 발명은 상기된 바와 같은 과제를 해결하기 위해 이루어진 것으로, 제조 프로세스나 환경 변화에 관계없이 지연 시간을 일정 시간 스텝에서 정확하게 변경 가능함과 함께, 임의로 지연 시간을 변경 가능한 지연 회로, 이 지연 회로를 이용하여 출력 클럭의 주기나 위상을 일정 시간 스텝에서 정확하게 변경 가능한 클럭 생성 회로, 및 상기 지연 회로를 이용하여 출력 클럭의 위상을 일정 시간 스텝에서 정확하게 변경할 수 있음과 함께 다른 클럭과 동기를 정확하게 취하는 것이 가능한 위상 동기 회로를 얻는 것을 목적으로 한다.
본 발명에 따른 지연 회로는, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 따라 제어되는 복수의 지연 소자를 갖고, 상기 기억 수단에 기억된 정보에 따라, 입력 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 신호가 통과하는 지연 소자의 단수를 전환하는 지연 수단을 구비한 것이다.
본 발명에 따른 클럭 생성 회로는, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 따라 제어되는 복수의 지연 소자를 갖고, 상기 기억 수단에 기억된 정보에 따라 입력 신호에 소정의 지연 시간을 부여하도록 상기 입력 신호가 통과하는 지연 소자의 단수를 결정하고, 상기 소정의 지연 시간을 상기 입력 신호에 부여하여 출력하는 지연 수단을 각각 구비한 적어도 1개의 지연 회로와, 적어도 1개의 상기 지연 회로와 함께 루프를 형성하고, 소정의 기본 펄스 주기의 클럭 펄스를 생성하여 상기 지연 회로로 공급하고, 상기 지연 회로와 협동하여 소정의 주기의 클럭을 생성하기 위한 클럭 생성 수단을 구비한 것이다.
본 발명에 따른 위상 동기 회로는, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라 입력 클럭 신호에 상기 소정의 지연 시간을 부여하도록 상기 입력 클럭 신호가 공급되는 지연 소자의 단수를 전환하는 지연 수단과, 인가되는 제2 기준 클럭의 위상과 상기 지연 수단의 출력 클럭 신호의 위상을 비교하여, 이들 위상이 일치하도록 상기 기억 수단에 기억되어 상기 정보를 변경하는 위상 동기 수단을 구비한 것이다.
도 1은 본 발명의 실시예 1에 따른 지연 회로의 구성을 나타내는 블럭도.
도 2는 도 1에 도시된 본 발명의 실시예 1에 따른 지연 회로의 PLL에 포함되는 차지 펌프의 일례의 구성을 나타내는 블럭도.
도 3은 도 1에 도시된 본 발명의 실시예 1에 따른 지연 회로의 PLL에 포함되는 인버터의 일례의 구성을 나타내는 블럭도.
도 4는 도 1에 도시된 지연 회로를 이용하여 AC 특성을 제어하는 회로의 일례의 구성을 나타내는 블럭도.
도 5는 본 발명의 실시예 2에 따른 클럭 생성 회로의 구성을 나타내는 블럭도.
도 6은 본 발명의 실시예 3에 따른 클럭 생성 회로의 구성을 나타내는 블럭도.
도 7은 본 발명의 실시예 4에 따른 위상 동기 회로의 구성을 나타내는 블럭도.
도 8은 본 발명의 실시예 5에 따른 클럭 생성 회로의 구성을 나타내는 블럭도.
도 9는 본 발명의 실시예 6에 따른 지연 회로의 구성을 나타내는 블럭도.
도 10은 본 발명의 실시예 7에 따른 클럭 생성 회로의 구성을 나타내는 블럭도.
도 11은 본 발명의 실시예 8에 따른 클럭 생성 회로의 구성을 나타내는 블럭도.
도 12는 본 발명의 실시예 9에 따른 위상 동기 회로의 구성을 나타내는 블럭도.
도 13은 종래의 클럭 생성 회로의 일례의 구성을 나타내는 블록도.
도 14는 복수의 다른 주기의 출력 클럭을 전환할 수 있는 종래의 클럭 생성 회로의 일례의 구성을 나타내는 블럭도.
도 15는 지연 시간을 설정할 수 있는 종래의 지연 회로의 일례의 구성을 나타내는 블럭도.
도 16은 지연 시간을 설정할 수 있는 종래의 지연 회로의 다른 예의 구성을 나타내는 블럭도.
도 17은 종래의 지연 회로의 다른 예의 구성을 나타내는 블럭도.
＜도면의 주요 부분에 대한 부호의 설명＞
8 : 인버터(지연 소자)
9 : PLL (발진 수단)
10 : 지연부(지연 수단)
12 : 멀티플렉서(지연 수단)
18 : 지연 회로
19 : 레지스터(기억 수단)
20 : 인버터(지연 소자)
21 : 인버터(클럭 생성 수단)
22 : VCO (지연부)
28 : 인버터(지연 소자)
30 : PLL(클럭 생성 수단, 제어 수단)
31 : 지연부(클럭 생성 수단, 지연 수단)
32 : 인버터(지연 소자)
38 : 위상 비교기(위상 동기 수단)
43 : 디지털 PLL (클럭 생성 수단, 제어 수단)
44 : 디지털 지연 라인(지연부)
45 : 디지털 지연 라인(클럭 생성 수단, 지연 수단)
이하, 본 발명의 실시의 일형태를 설명한다.
실시예 1.
도 1은 본 발명의 실시예 1에 따른 지연 회로의 구성을 나타내는 블럭도이다. 도 1에 있어서, 참조 번호(1)는 전압 제어 발진기(이하 VCO라고 함), 참조 번호(4)는 기준 클럭을 생성하는 발진기, 참조 번호(6)는 기준 클럭의 위상과 분주기(3)의 출력의 위상을 비교하고, 그 위상차에 따른 값 즉 전압을 갖는 제어 신호를 VCO1로 출력하는 차지 펌프, 참조 번호(8)는 VCO(1)에 설치된 인버터(지연 소자), 참조 번호(9)는 이들 VCO(1), 차지 펌프(6), 루프형으로 접속된 복수의 인버터(8)를 구비한 PLL (발진 수단), 참조 번호(11)은 지연해야 할 입력 신호가 인가되는 입력 단자, 참조 번호(10)는 입력 단자(11)와 멀티플렉서(12) 사이에 설치되어 있고, 입력 단자(1)에 인가된 입력 신호에 복수의 소정의 지연 시간을 부여하여 복수의 지연된 출력을 생성하는 지연부(지연 수단), 참조 번호(12)는 지연부(10)로부터의 복수의 출력중에서 하나를 선택하여 출력 단자(13)로 출력하는 멀티플렉서(지연 수단), 참조 번호(19)는 멀티플렉서(12)를 제어하기 위한 정보가 기록되는 레지스터(기억 수단)이다. 또, 도 1에서는 5개의 인버터(8)가 도시되어 있지만, 인버터(8)의 단수는 5단에 한정되는 것이 아니다. 또한, 지연 수단은 지연부(10) 및 멀티플렉서(12)로 구성된다. 분주기(3)는, VCO(1)의 출력 신호의 주파수를 (1/n)하고, 기준 클럭의 주파수와 동일한 주파수의 분주 클럭을 생성하여 차지 펌프(7)로 출력한다. VCO(1)은 차지 펌프(6)로부터의 제어 신호에 따라 그 위상이 제어된 체배 클럭을 생성한다. 또, 이 체배 클럭의 주파수는 기준 클럭의 주파수의 n 배이다. 또한, 도 1에 도시된 바와 같이, 지연부(10)는 직렬로 접속된 짝수개의 인버터(지연 소자 : 20)로 구성될 수 있다. 이 직렬의 복수의 인버터(20)는 2단씩의 복수의 조로 분할되고, 2단마다 설치된 복수의 리드선 및 직렬의 복수의 인버터(20)의 양끝이 멀티플렉서(12)에 접속되어 있다. 또한, 바람직하게는 각 인버터(20)는 VCO(1)에 사용되고 있는 각 인버터(8)와 동일 반도체 프로세스에 의해 제조된다.
도 2는 차지 펌프(6)의 구성을 나타내는 블럭도이다. 도 2에 있어서, 참조 번호(40)는 기준 클럭의 위상과 분주기(3)로부터의 분주 클럭의 위상을 비교하고, 그 위상차에 따른 값의 신호 UPOUT 및 DOWNOUT을 출력하는 위상 비교기이다. 또한, 도 3은 각 인버터(8)의 구성을 나타내는 블럭도이다. 도 3에 있어서, 참조 번호(16)는 인가되는 제어 신호의 값에 따라 그 저항이 변화하는 p 채널 MOS 트랜지스터이다.
이어서 동작에 대해 설명한다.
이하에서는, 도 1에 도시된 바와 같이, PLL(9)의 VCO(1)이 5단의 인버터(8)로 구성되어 있다고 하고, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 기준 클럭을 생성한 것으로서 설명한다. PLL(9)가 기준 클럭을 수신하면, PLL(9)의 차지 펌프(6)는 기준 클럭의 위상과 분주기(3)로부터의 분주 클럭의 위상을 비교한다. 그 비교 결과에 따라, 차지 펌프(6)는 VCO(1)로 출력하는 제어 신호의 전압을 변화시킨다. 차지 펌프(6)는, 분주 클럭의 위상쪽이 빠른 경우에는 제어 신호의 전압을 높이고, 기준 클럭의 위상쪽이 빠른 경우에는 제어 신호의 전압을 낮춘다. VCO(1)의 각 인버터(8)에서는, 그 p 채널 MOS 트랜지스터(16)가 제어 신호에 의해 제어되는 가변 저항으로서 기능한다. p 채널 MOS 트랜지스터(16)는, 제어 신호의 전압이 낮아지면 저저항이 되고, 제어 신호의 전압이 높아지면 고저항이 된다. 따라서, 각 인버터(8)의 지연 시간은 제어 신호의 전압이 낮아지면 작아지고, 높아지면 커진다. 그 결과, 분주 클럭의 위상쪽이 빠를 때에는 각 인버터(8)의 지연 시간이 커지므로 출력되는 체배 클럭의 펄스 주기는 길어지고, 기준 클럭의 위상쪽이 빠를 때는, 각 인버터(8)의 지연 시간이 작아지므로 출력되는 체배 클럭의 펄스 주기는 짧아진다. 그리고, 분주 클럭의 위상과 기준 클럭의 위상이 일치하면, PLL(9)는 로크 상태가 되고, 그 때, 체배 클럭의 주파수를 분주기(3)에 의해 1/n로 분주한 분주 클럭의 주기와 기준 클럭의 주기와는 동일해진다. 이 때, VCO(1)이 생성하는 체배 클럭의 펄스 주기는, (25/n) nsec가 된다. 예를 들면, 분주기(3)가 입력되는 체배 클럭의 주파수를 1/20로 하는 경우, VCO(1)이 생성하는 체배 클럭의 펄스 주기는 1.25nsec가 된다.
PLL(9)의 차지 펌프(6)의 출력인 제어 신호는, 도 1에 도시된 바와 같이, VCO(1)의 각 인버터(8)의 제어 단자에 인가됨과 함께, 지연부(10)의 각 인버터(20)의 제어 단자에도 인가된다. 각 인버터(20)에 의해 부여되는 지연 시간은 PLL(9)에 의해 제어된다. PLL(9)가 로크 상태가 되면, 상기된 바와 같이 VCO(1)이 생성하는 체배 클럭을 분주한 클럭의 위상은 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스 주기는, 예를 들면 발진기(4)가 주기 25nsec의 기준 클럭을 생성하는 경우에는 (25/n)nsec가 되고, VCO(1)의 각 인버터(8)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 지연부(10)의 각 인버터(20)의 지연 시간도 PLL(9)의 제어에 의해 상기 소정의 값으로 고정된다. 예를 들면, 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20으로 하는 경우, VCO(1)로 생성되는 체배 클럭의 펄스 주기는 1.25nsec가 된다. VCO(1)은 5단의 인버터(8)로 구성되어 있는 경우, 각 인버터(8)에 의해 부여되는 지연 시간도 0.25nsec가 된다. 마찬가지로, 지연부(10)의 각 인버터(20)에 의해 부여되는 지연 시간도 0.25nsec가 된다. 따라서, 지연부(10)가 2N개의 인버터(20)에 의해 구성되어 있는 경우에는, 지연부(10)는 입력 단자(11)를 통해 입력된 신호에 0.5nsec간격으로 0∼(0.5xN)nsec의 범위의 지연 시간으로 지연된 (N+1)개의 출력을 멀티플렉서(12)로 출력한다. 즉, 지연부(10)에 의해 입력 단자(11)에 인가되는 입력 신호에 주어지는 지연 시간의 변화의 최소폭은 인버터(20)의 2단분의 지연 시간에 상당한다. 멀티플렉서(12)는 레지스터(19)에 기록되는 정보에 의해 제어된다. 즉, 레지스터(19)의 내용에 따라 멀티플렉서(12)는 지연부(10)로부터의 상기 복수의 출력으로부터 하나를 선택한다.
도 4는 이 실시예 1에 따른 지연 회로를 임의의 내부 회로의 출력 단자에 설치한 예를 나타내는 블럭도이다. 이와 같이, 지연 회로를 출력 핀과 내부 회로의 출력 단자 사이에 설치함에 따라, 내부 회로의 출력하는 신호에 정확한 소정의 시간 스텝 간격으로 0으로부터 소정의 지연 시간을 부여하는 것이 가능해진다. 즉, 내부 회로의 출력 단자의 AC 특성을 지연 회로의 레지스터(19)의 내용을 변경함으로써 제어하는 것이 가능해진다. 또, 이 실시예 1에 따른 지연 회로를 임의의 내부 회로의 입력측에 설치해도 좋다. 이 경우도, 마찬가지로 내부 회로의 입력 단자의 AC 특성을 지연 회로의 레지스터(19)의 내용을 변경함으로써 제어하는 것이 가능해진다.
이상과 같이, 이 실시예 1에 따르면, PLL(9)에 의해 제어된 지연부(10)에 의해 소정의 시간 스텝 간격으로 0으로부터 소정의 지연 시간으로 지연된 복수의 출력을 생성하고, 또한 멀티플렉서(12)를 이용하여 지연부(10)로부터의 복수의 출력으로부터 원하는 하나를 선택할 수 있다. 따라서, 도 1의 지연 회로(18)의 지연 시간을 정확하게 소정의 시간 스텝 간격으로, 예를 들면 0.5nsec간격으로 제어하는 것이 가능해진다. 이 때, 사용 환경의 주위 온도나 전원 전압 등의 변동에 따라 지연부(10)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나고 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭을 분주한 것과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연부(10)에 의해 입력 신호에 부여되는 지연 시간을 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기된 바와 같이 지연부(10)의 복수의 인버터(20)는 PLL(9)에 포함되는 복수의 인버터(8)와 동일 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 지연 시간의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 2.
도 5는 본 발명의 실시예 2에 따른 클럭 생성 회로의 구성을 나타내는 블럭도이다. 도 5에 있어서, 도 1에 도시된 것과 동일 참조 부호는 상기 실시예 1에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 생략한다. 이 실시예 2에 따른 클럭 생성 회로는 도 5로부터 알 수 있듯이 상기 실시예 1에 따른 지연 회로(18)를 갖고 있다. 또한, 도 5에 있어서, 참조 번호(21)는 지연 회로(18)의 출력 단자(13)와 입력 단자(11)를 접속하여 루프를 형성하는 인버터(클럭 생성 수단)이다. 또한, 도 5에 도시된 예에서는, PLL(9)의 VCO(1)은 5단의 인버터(8)로 구성되어 있다. 물론, 인버터(8)의 단수는 5단에 한정되는 것이 아니다.
이어서 동작에 관해 설명한다.
이하에서는, 도 5에 도시된 바와 같이, PLL(9)의 VCO(1)이 5단의 인버터(8)로 구성되어 있다고 하고, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 기준 클럭을 생성한다고 하고 설명한다. 또, 지연 회로(18)는 상기 실시예 1과 같이 동작한다. 즉, PLL(9)가 기준 클럭을 수신하면, PLL(9)의 차지 펌프(6)는 기준 클럭의 위상과 분주기(3)로부터의 분주 클럭의 위상을 비교한다. 그 비교 결과에 따라, 분주 클럭의 위상과 기준 클럭의 위상이 일치하도록, 차지 펌프(6)는 VCO(1)로 출력하는 제어 신호의 전압을 변화시킨다. 그리고, 분주 클럭의 위상과 기준 클럭의 위상이 일치하면, PLL(9)는 로크 상태가 된다. 그 결과, 체배 클럭의 주파수를 분주기(3)에 의해 1/n으로 분주한 분주 클럭의 주기와 기준 클럭의 주기는 동일해진다. 이 때, VCO(1)이 생성하는 체배 클럭의 펄스 주기는, (25/n)nsec이 된다. 예를 들면, 분주기(3)가 입력되는 체배 클럭의 주파수를 1/20으로 하는 경우, VCO(1)이 생성하는 체배 클럭의 펄스 주기는 1.25nsec가 된다.
PLL(9)의 차지 펌프(6)의 출력인 제어 신호는, 도 5에 도시된 바와 같이, VCO(1)의 각 인버터(8)의 제어 단자에 인가됨과 함께, 지연부(10)의 각 인버터(20)의 제어 단자에도 인가된다. 각 인버터(20)에 의해 부여되는 지연 시간은 PLL(9)에 의해 제어된다. PLL(9)가 로크 상태가 되면, 상기된 바와 같이 VCO(1)이 생성하는 체배 클럭의 위상은 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스 주기는, 예를 들면 발진기(4)가 주기 25nsec의 기준 클럭을 생성하는 경우에는 (25/n)nsec가 되고, VCO(1)의 각 인버터(8)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 지연부(10)의 각 인버터(20)의 지연 시간도 PLL(9)의 제어에 의해 상기 소정의 값으로 고정된다. 예를 들면, 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20로 하는 경우, 지연부(10)의 각 인버터(20)에 의해 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(10)가 2N개의 인버터(20)에 의해 구성되는 경우에는, 지연부(10)는 입력 신호에 0.5nsec 간격으로 0∼(0.5xN)nsec로 지연된 (N+1)개의 출력을 멀티플렉서(12)로 출력한다. 즉, 지연부(10)에 의해 입력 단자(11)에 인가되는 인버터(21)로부터의 입력 신호에 주어지는 지연 시간의 변화의 최소폭은 인버터(20)의 2단분의 지연 시간에 상당한다. 멀티플렉서(12)는 레지스터(19)에 기록되는 정보에 따라 제어된다. 즉, 레지스터(19)의 내용에 따라 멀티플렉서(12)는 지연부(10)로부터의 상기 복수의 출력으로부터 하나를 선택한다. 이 결과, 이 실시예 2에 따른 클럭 생성 회로는, 출력 클럭의 펄스 주기를 레지스터(19)의 내용에 따라 정확하게 0.5nsec 간격으로 변화시킬 수 있다. 또, 출력 클럭의 기본 펄스 주기는 인버터(21)에 의한 지연 시간에 따라 결정된다. 따라서, 상기 예에서는, 출력 클럭의 주기는, 이 기본 펄스 주기로부터{기본 펄스 주기+(0.5xN)} nsec의 범위에서 0.5nsec간격으로 변화 가능하다.
이상과 같이, 이 실시예 2에 따르면, PLL(9)에 의해 제어된 지연부(10)에 의해 소정의 시간 스텝 간격으로 0으로부터 소정의 지연 시간으로 지연된 복수의 출력을 생성하고, 또한 멀티플렉서(12)를 이용하여 지연부(10)로부터의 복수의 출력으로부터 원하는 하나를 선택할 수 있는 지연 회로(18)를 이용하여, 출력 클럭의 펄스 주기를 소정의 시간 스텝 간격으로 정확하게 변화시킬 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로(18)의 지연부(10)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭을 분주한 것과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연 회로(18)에 의해 설정된 출력 클럭의 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기된 바와 같이 지연부(10)의 복수의 인버터(20)는 PLL(9)에 포함되는 복수의 인버터(8)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 출력 클럭의 펄스 주기의 설정치로부터의 어긋남이 생기는 일은 없다. 실시예 3.
도 6은 본 발명의 실시예 3에 따른 클럭 생성 회로의 구성을 나타내는 블럭도이다. 도 6에서, 도 1에 도시된 것과 동일한 참조 부호는 상기 실시예 1에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 생략한다. 이 실시예 3에 의한 클럭 생성 회로는 도 6으로부터 알 수 있듯이 실시예 1에 따른 지연 회로(18)를 갖고 있다. 또한, 도 6에서, 참조 번호(24)는 제2 기준 클럭을 생성하는 발진기, 참조 번호(26)는 제2 기준 클럭의 위상과 분주기(23)의 출력의 위상을 비교하여, 그 위상차에 따른 값을 갖는 제어 신호를 VCO(지연부 : 22)로 출력하는 차지 펌프, 참조 번호(28)는 VCO(22)에 설치된 인버터(지연 소자), 참조 번호(29)는 VCO(22)에 내장되어 있고, 지연 회로(18)에 설치된 멀티플렉서(12)와 동일한 지연 시간을 입력 신호에 부여하는 멀티플렉서, 참조 번호(30)는 이들 구성 요소(22, 23, 26)로 구성되는 PLL (클럭 생성 수단, 제어 수단), 참조 번호(31)는 지연 회로(18)의 출력 단자(13)와 입력 단자(11) 사이에 접속되고, PLL(30)의 차지 펌프(26)로부터의 제어 신호에 의해 지연 시간이 제어되는 지연부(클럭 생성 수단, 지연 수단), 참조 번호(32)는 지연부(31)에 설치되어 지연 시간이 그 제어 신호에 의해 제어되는 인버터(지연 소자)이다. 분주기(23)는, VCO(22)의 출력 신호의 주파수를 (1/m)하고, 제2 기준 클럭의 주파수와 동일한 주파수의 분주 클럭을 생성하여 차지 펌프(26)로 출력한다. VCO(22)는 차지 펌프(26)로부터의 제어 신호에 의해 그 위상이 제어된 체배 클럭을 생성한다. 또, 이 체배 클럭의 주파수는 제2 기준 클럭의 주파수의 m 배이다.
또한, 도 6에 도시된 바와 같이, 지연부(31)는, VCO(22) 내장의 복수의 인버터(28)와 동수의 직렬로 접속된 복수의 인버터(32)로 구성될 수 있다. 또한, 도 6에 도시된 예에서는, VCO(22)는 5단의 인버터(28)로 구성되고, 지연부(31)는 5단의 인버터(32)로 구성되어 있다. 물론, 인버터(28)의 단수는 5단에 한정되는 것이 아니다. 또한, 바람직하게는, 인버터(32)는 인버터(28)와 동일한 반도체 프로세스에 의해 제조된다.
이어서 동작에 대해 설명한다.
이하에서는, 도 6에 도시된 바와 같이, 지연 회로(18)의 PLL(9)의 VCO(1)이 5단의 인버터(8)로 구성되어 있다고 하고, 마찬가지로 PLL(30)의 VCO(22)가 5단의 인버터(28)로 구성되고 또한 지연부(31)가 5단의 인버터(32)로 구성되어 있다고 한다. 또한, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 제1 기준 클럭을 생성하고, 발진기(24)가 펄스 주기 20nsec (즉 주파수가 50㎒)의 제2 기준 클럭을 생성한다고 한다. 지연 회로(18)는 상기 실시예 1과 마찬가지로 동작하므로, 이하에서는 그 설명을 생략한다.
지연 회로(18)의 PLL(9)와 마찬가지로, PLL(30)이 제2 기준 클럭을 수신하면, PLL(30)의 차지 펌프(26)는 제2 기준 클럭의 위상과 분주기(23)로부터의 분주 클럭의 위상을 비교한다. 그 비교 결과에 따라, 분주 클럭의 위상과 기준 클럭의 위상이 일치하도록, 차지 펌프(26)는 VCO(22)로 출력하는 제어 신호의 전압을 변화시킨다. 그리고, 분주 클럭의 위상과 제2 기준 클럭의 위상이 일치하면, PLL(30)은 로크 상태가 된다. 그 결과, 체배 클럭의 주파수를 분주기(23)에 의해 1/m으로 분주한 분주 클럭의 주기와 제2 기준 클럭의 주기와는 동일해진다. 이 때, VCO(22)가 생성하는 체배 클럭의 펄스 주기는, (20/m)nsec가 된다. 예를 들면, 분주기(23)가 입력되는 체배 클럭의 주파수를 1/2로 하는 경우, VCO(22)가 생성하는 체배 클럭의 펄스 주기는 10nsec가 된다.
PLL(30)의 차지 펌프(26)의 출력인 제어 신호는, 도 6에 도시된 바와 같이 VCO(22)의 각 인버터(28)의 제어 단자에 인가됨과 함께, 지연부(31)의 각 인버터(32)의 제어 단자에도 인가된다. 각 인버터(32)에 의해 입력 신호에 부여되는 지연 시간은 PLL(30)에 의해 제어된다. PLL(30)이 로크 상태가 되면, 상기된 바와 같이 VCO(22)가 생성하는 체배 클럭의 위상은 제2 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스 주기는, 예를 들면 발진기(24)가 주기가 20nsec의 제2 기준 클럭을 생성하는 경우에는 (20/m)nsec가 되고, VCO22의 각 인버터(28)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 지연부(31)의 각 인버터(32)의 지연 시간도 PLL(30)의 제어에 의해 이 소정의 값으로 고정된다. 예를 들면, 분주기(23)가 VCO(22)로부터의 체배 클럭의 주파수를 1/2로 하는 경우, VCO(22)에 의해 생성되는 체배 클럭의 주기는 10nsec가 된다. 여기서, VCO(22) 내장의 복수의 인버터(28)와 멀티플렉서(29)에의한 지연 시간은, 지연부(31)에 의한 지연 시간과 지연 회로(18)의 멀티플렉서(12)의 지연 시간과의 합에 상당하므로, 지연부(31) 및 멀티플렉서(12)에 의해 신호에 부여되는 지연 시간은 10nsec가 된다. 따라서, 출력 클럭의 기본 주기는 10nsec (즉, 기본 주파수는 100㎒)가 된다.
한편, 지연 회로(18)의 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20으로 하는 경우에는, 상기 실시예 1에서 상술된 바와 같이, 지연부(10)의 각 인버터(20)에 의해 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(10)가 2N개의 인버터(20)에 의해 구성되는 경우에는, 지연부(10)는 입력 신호에 0.5nsec간격으로 0∼(0.5xN)nsec에서 지연된 (N+1)개의 출력을 멀티플렉서(12)로 출력한다. 멀티플렉서(12)는, 레지스터(19)의 내용에 따라 지연부(10)로부터의 상기 복수의 출력으로부터 하나를 선택한다. 이 결과, 이 실시예 3에 따른 클럭 생성 회로는, 출력 클럭의 펄스 주기를 레지스터(19)의 내용에 따라 정확하게 10nsec로부터 (10+0.5xN) nsec까지 0.5nsec간격으로 전환할 수 있다.
제1 및 제2 기준 클럭을 동일 주파수로 해도 좋다. 예를 들면, 발진기(4) 및 발진기(24)가, 주기 25nsec (주파수 40㎒)의 제1 및 제2 기준 클럭을 각각 생성하고, 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20하고, 분주기(23)가 VCO(22)로부터의 체배 클럭의 주파수를 그대로 유지하는 경우, 출력 클럭의 주기는, 레지스터(19)의 내용에 따라, 25nsec로부터 (25+0.5xN)nsec까지 0.5nsec간격으로 전환할 수 있다.
이상과 같이, 이 실시예 3에 따르면, PLL(30)에 의해 제어된 지연부(31)에 의해, 출력 클럭의 기본 펄스 주기를 정확하게 유지할 수 있고, 또한 지연 회로(18)의 멀티플렉서(12)를 이용하여 지연부(10)로부터의 복수의 출력으로부터 원하는 하나를 선택함으로써, 출력 클럭의 펄스 주기를 소정의 시간 스텝 간격으로 변화시킬 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압 등의 변동에 따라 지연부(31)에 의해 설정되는 기본 펄스 주기가 비록 변화했다고 해도, PLL(30)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(30)이 생성하는 체배 클럭과 제2 기준 클럭과의 위상차를 제로로 하도록 PLL(30)은 동작하므로, 지연부(31)에 의해 설정된 출력 클럭의 기본 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로(18)의 지연부(10)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)은 동작하므로, 지연 회로(18)에 의해 설정된 출력 클럭의 펄스주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기된 바와 같이 지연부(31)의 복수의 인버터(32)는 PLL(30)에 포함되는 복수의 인버터(28)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 출력 클럭의 기본 펄스 주기의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 4.
도 7은 본 발명의 실시예 4에 따른 위상 동기 회로의 구성을 나타내는 블럭도이다. 도 7에서, 도 1에 도시된 것과 동일한 참조 부호는 상기 실시예 1에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 생략한다. 이 실시예 4에 따른 위상 동기 회로는 도 7로부터 알 수 있듯이 상기 실시예 1에 따른 지연 회로(18)를 갖고 있다. 또한, 도 7에서 참조 번호(37)는 소정의 펄스 주기의 클럭을 생성하는 발진기이다. 발진기(37)는 PLL로 구성될 수 있다. 또한, 이것에 대신하여, 발진기(37)는, 상기 실시예 2 또는 3에 따른 클럭 생성 회로일 수도 있다. 또한, 도 7에서, 참조 번호(38)는 인가되는 제2 기준 클럭의 위상과 지연 회로(18)의 출력 클럭의 위상을 비교하고, 그 위상차에 따른 제어 신호를 레지스터(19)에 출력하여, 그 위상차가 제로가 되도록 레지스터(19)의 내용을 변경하는 위상 비교기(위상 동기 수단)이다.
이어서 동작에 대해 설명한다.
이하에서는, 도 6에 도시된 바와 같이, 지연 회로(18)의 PLL(9)의 VCO(1)이 5단의 인버터(8)로 구성되어 있다고 한다. 또한, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 제1 기준 클럭을 생성한다고 한다. 지연 회로(18)는 상기 실시예 1과 마찬가지로 동작하므로, 이하에서는 그 설명을 생략한다.
지연 회로(18)의 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20로 하는 경우에는, 상기 실시예 1에서 진술된 바와 같이, 지연부(10)의 각 인버터(20)에 의해 입력되는 클럭에 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(10)가 2N개의 인버터(20)에 의해 구성되는 경우에는, 지연부(10)는 입력 신호에 0.5nsec간격으로 0∼(0.5xN)nsec에서 지연된 (N+1)개의 출력을 멀티플렉서(12)로 출력한다. 멀티플렉서(12)는, 레지스터(19)의 내용에 따라 지연부(10)로부터의 상기 복수의 출력으로부터 하나를 선택한다. 이 결과, 이 실시예 4에 따른 위상 동기 회로는, 입력 클럭의 위상을 레지스터(19)의 내용에 따라 0으로부터 (0.5xN)nsec까지 0.5nsec간격으로 정확하게 지연시킬 수 있다.
또한, 다른 클럭, 즉 제2 기준 클럭과 발진 회로(37)로부터의 출력 클럭과의 동기를 취하는 경우, 위상 비교기(38)가 제2 기준 클럭의 위상과 출력 클럭의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 레지스터(19)로 출력하여, 그 위상차가 제로가 되도록 레지스터(19)의 내용을 변경한다. 즉, 위상 비교기(38)는, 출력 클럭의 위상쪽이 느릴 때에는 인버터(20)의 단수를 많게 하고, 출력 클럭의 위상쪽이 느릴 때에는 인버터(20)의 단수를 적게 하도록, 레지스터(19)의 내용을 재기록한다. 지연 회로(18)의 분주기(3)가 VCO(1)로부터의 체배 클럭의 주파수를 1/20로 하는 경우에는, 레지스터(19)의 내용을 변화시켜, 출력 클럭의 위상을 다른 클럭의 위상에 대해 0으로부터 (0.5xN)nsec까지 0.5nsec 간격으로 정확하게 변화시켜, 출력 클럭을 제2 기준 클럭으로 동기시킬 수 있다.
이상과 같이, 이 실시예 4에 따르면, 지연 회로(18)의 멀티플렉서(12)를 이용하여 지연부(10)로부터의 복수의 출력으로부터 원하는 하나를 선택함에 따라, 출력 클럭의 위상을 소정의 시간 스텝 간격으로 변화시키고, 필요에 따라 다른 클럭과 동기를 취할 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압 등의 변동에 따라 지연 회로(18)의 지연부(10)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연 회로(18)에 의해 설정된 입력 클럭에 부여하는 위상 시프트를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 지연부(10)의 복수의 인버터(20)는 PLL(9)에 포함되는 복수의 인버터(8)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 입력 클럭에 부여하는 위상 시프트의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 5.
도 8은 본 발명의 실시예 5에 따른 클럭 생성 회로의 구성을 나타내는 블럭도이다. 도 8에서, 도 6에 도시된 것과 동일한 참조 부호는 상기 실시예 3에 따른 클럭 생성 회로의 구성 요소와 동일한 것을 나타내고 있고, 이하에서는 그 설명을 생략한다. 이 실시예 5에 따른 클럭 생성 회로는 도 8로부터 알 수 있듯이 상기 실시예 1에 따른 지연 회로와 동일한 구성을 갖는 복수의 지연 회로(18a, 18b, 18c, 18d)를 갖고 있다. 또한, 도 8에서, 참조 번호(24)는 기준 클럭을 생성하는 발진기, 참조 번호(26)는 기준 클럭의 위상과 분주기(23)의 출력의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 VCO(22)에 출력하는 차지 펌프, 참조 번호(28)는 VCO(22)에 설치된 인버터, 참조 번호(29)는 VCO(22)에 내장되어 있고, 각 지연 회로(18a, 18b)에 설치된 멀티플렉서(12)와 동일한 지연 시간을 입력 신호로 부여하는 멀티플렉서, 참조 번호(30)는 이들 구성 요소(22, 23, 26)로 구성되는 PLL, 참조 번호(31)는 PLL(30)의 차지 펌프(26)로부터의 제어 신호에 의해 지연 시간이 제어되는 지연부, 참조 번호(32)는 지연부(31)에 설치되어 지연 시간이 그 제어 신호에 의해 제어되는 인버터이다.
분주기(23)는, VCO(22)의 출력 신호의 주파수를 (1/m)하고, 기준 클럭의 주파수와 동일한 주파수의 분주 클럭을 생성하여 차지 펌프(26)로 출력한다. VCO(22)는 차지 펌프(26)로부터의 제어 신호에 따라 그 위상이 제어된 체배 클럭을 생성한다. 또, 이 체배 클럭의 주파수는 기준 클럭의 주파수의 m배이다. 또한, 도 8에 도시된 바와 같이, 지연부(31)는, VCO(22)내장의 복수의 인버터(28)와 동수의 직렬로 접속된 복수의 인버터(32)로 구성되고, 복수의 지연 회로(18a, 18b)와 루프를 구성하고 있다. 또한, 루프의 출력단이기도 한 지연부(31)의 출력은 직렬로 접속된 복수의 지연 회로(18c, 18d)에 접속되고, 최종단의 지연 회로(18d)로부터 출력 클럭이 출력된다. 또한, 도 8에 나타내는 예에서는, VCO(22)는 5단의 인버터(28)로 구성되고, 지연부(31)도 5단의 인버터(32)로 구성되어 있다. 물론, 인버터(28)의 단수는 5단에 한정되는 것이 아니다. 또한, 바람직하게는, 인버터(32)는 인버터(28)와 동일한 반도체 프로세스에 따라 제조된다.
이어서 동작에 대해 설명한다.
이하에서는, 발진기(24)가 펄스 주기 20nsec (즉 주파수가 50㎒)의 기준 클럭을 생성한다고 한다. 지연 회로(18a, 18b, 18c, 18d)는 상기 실시예 1의 지연 회로와 마찬가지로 동작하므로, 이하에서는 그 상세한 설명을 생략한다.
도 8에 도시된 이 실시예 5에 따른 클럭 생성 회로는, PLL(30) 및 지연부(31)에 의해 출력 클럭의 기본 주기를 설정하고, 또한 적어도 2개의 지연 회로(18a, 18b)에 의해 출력 클럭의 주기를 조절한다. 그리고, 이 클럭 생성 회로는, 적어도 2개의 한층 더 지연 회로(18c, 18d)에 의해 출력 클럭의 위상을 조절할 수 있다. 이와 같이, 이 실시예 5에 따른 클럭 생성 회로는, 출력 클럭의 주기나 위상을 조절하기 위한 복수의 지연 회로(18a∼18d)를 구비하고 있으므로, 출력 클럭의 펄스 주기를 세세한 시간 스텝폭에서 보다 큰 범위에서 변화시킴과 함께 그 위상을 미소하게 더욱 넓은 범위에서 조절할 수 있다.
예를 들면, 상기 실시예 1에서 설명한 방법으로 지연 회로(18a)를 0.5nsec간격으로 0∼10nsec의 범위에서 펄스 주기를 조절할 수 있도록 설정하고, 지연 회로(18b)를 10nsec간격으로 0∼100nssec의 범위에서 펄스 주기를 조절할 수 있도록 설정함에 따라, 이 클럭 생성 회로는 출력 클럭의 펄스 주기를 0.5nsec간격으로 0∼110nsec의 범위에서 조절 가능하다. 또한, 출력 클럭의 위상에 대해서도, 마찬가지로 설정된 지연 회로(18c, 18d)를 이용함에 따라, 미세하게 더욱 넓은 범위에서 조절될 수 있다.
이상과 같이, 이 실시예 5에 따르면, PLL(30)에 의해 제어된 지연부(31)에 의해, 출력 클럭의 기본 펄스 주기를 정확하게 유지할 수 있는데다가, 출력 클럭의 주기나 위상을 조절하기 위한 복수의 지연 회로(18a∼18d)를 구비하고 있으므로, 출력 클럭의 펄스 주기를 세세한 시간 스텝에서 보다 큰 범위에서 변화시킴과 함께 그 위상을 미세하게 더욱 넓은 범위에서 조절할 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압 등의 변동에 따라 지연부(31)에 의해 설정되는 기본 펄스 주기가 비록 변화했다고 해도, PLL(30)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(30)이 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(30)은 동작하므로, 지연부(31)에 의해 설정된 출력 클럭의 기본 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 이 때 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 각 지연 회로(18a, 18b, 18c, 또는 18d)의 지연부가 설정된 지연 시간을 예로 들어 변화했다고 해도, 각 지연 회로 내장의 PLL에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL이 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL은 동작하므로, 각 지연 회로에 의해 설정된 입력 클럭에 부여하는 위상 시프트를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 지연부(31)의 복수의 인버터(32)는 PLL(30)에 포함되는 복수의 인버터(28)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 입력 클럭에 부여하는 위상 시프트의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 6.
도 9는 본 발명의 실시예 6에 따른 지연 회로의 구성을 나타내는 블럭도이다. 도 9에서, 참조 번호(36)는 전압 제어 발진기(이하 VCO라고 함), 참조 번호(4)는 기준 클럭을 생성하는 발진기, 참조 번호(6)는 기준 클럭의 위상과 분주기(3)의 출력의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 VCO(36)으로 출력하는 차지 펌프, 참조 번호(33)는 VCO(36)에 설치된 멀티플렉서, 참조 번호(9)는 이들 차지 펌프(6), VCO(36), 및 분주기(3)를 포함하는 PLL, 참조 번호(11)는 지연해야 할 입력 신호가 인가되는 입력 단자, 참조 번호(34)는 입력 단자(11)와 출력 단자(13) 사이에 설치되어 있고, 입력 단자(11)에 인가된 입력 신호에 소정의 지연 시간을 부여하는 지연부, 참조 번호(35)는 지연부(34)에 설치된 멀티플렉서, 참조 번호(19)는 지연부(34)의 복수의 멀티플렉서(35)를 제어하기 위한 정보가 기록되는 레지스터, 참조 번호(41)는 지연 회로이다.
분주기(3)는, VCO(36)의 출력 신호의 주파수를 (1/n)하고, 기준 클럭의 주파수와 동일한 주파수의 분주 클럭을 생성하여 차지 펌프(6)로 출력한다. VCO(36)은 차지 펌프(6)로부터의 제어 신호에 의해 그 위상이 제어된 체배 클럭을 생성한다. 또, 이 체배 클럭의 주파수는 기준 클럭의 주파수의 n 배이다. 또한, 도 9에 도시된 바와 같이, 지연부(34)는 직렬로 접속된 짝수개의 멀티플렉서(35)로 구성될 수 있다. 입력 단자(11)에 가장 가까운 2개의 멀티플렉서(35)를 제외한 각 조의 2개의 멀티플렉서(35)의 입력측에 레지스터(19)로부터의 선택 제어 신호가 인가된다. 또한, 바람직하게는, 각 멀티플렉서(35)는 VCO(36)에 사용되고 있는 각 멀티플렉서(33)와 동일한 반도체 프로세스에 의해 제조된다.
이어서 동작에 대해 설명한다.
이하에서는, 도 9에 도시된 바와 같이 PLL(9)의 VCO(36)이 5단의 멀티플렉서(33)로 구성되어 있다고 하고, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 기준 클럭을 생성한다고 해도 설명한다. PLL(9)가 기준 클럭을 수신하면, PLL(9)의 차지 펌프(6)는 기준 클럭의 위상과 분주기(3)로부터의 분주 클럭의 위상을 비교한다. 그 비교 결과에 따라, 차지 펌프(6)는 VCO(36)으로 출력하는 제어 신호의 전압을 변화시킨다. 차지 펌프(6)는, 분주 클럭의 위상이 빠른 경우에는 제어 신호의 전압을 높히고, 기준 클럭의 위상쪽이 빠른 경우에는 제어 신호의 전압을 낮춘다. VCO(36)의 각 멀티플렉서(33)의 지연 시간은 제어 신호의 전압이 낮아지면 작아지고, 높아지면 커진다. 그 결과, 분주 클럭의 위상쪽이 빠를 때는 각 멀티플렉서(33)의 지연 시간이 커지므로 출력되는 체배 클럭의 펄스 주기는 길어지고, 기준 클럭의 위상쪽이 빠를 때는, 각 멀티플렉서(33)의 지연 시간이 작아지므로 출력되는 체배 클럭의 펄스주기는 짧아진다. 그리고, 분주 클럭의 위상과 기준 클럭의 위상이 일치하면, PLL(9)는 로크 상태가 되고, 그 때에 체배 클럭의 주파수를 분주기(3)에 의해 1/n으로 분주한 분주 클럭의 주기와 기준 클럭의 주기와는 동일해진다. 이 때, VCO(36)이 생성하는 체배 클럭의 펄스 주기는, (25/n)nsec가 된다. 예를 들면, 분주기(3)가 입력되는 체배 클럭의 주파수를 1/20로 하는 경우, VCO(36)이 생성하는 체배 클럭의 펄스 주기는 1.25nsec가 된다.
PLL(9)의 차지 펌프(6)의 출력인 제어 신호는, 도 9에 도시된 바와 같이 VCO(36)의 각 멀티플렉서(33)의 제어 단자에 인가됨과 함께, 지연부(34)의 각 멀티플렉서(35)의 제어 단자에도 인가된다. 각 멀티플렉서(35)에 의해 부여되는 지연 시간은 PLL(9)에 의해 제어된다. PLL(9)가 로크 상태로 되면, 상기된 바와 같이 VCO(36)이 생성하는 체배 클럭의 위상은 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스주기는, 예를 들면 발진기(4)가 주기 25nsec의 기준 클럭을 생성하는 경우에는 (25/n)nsec가 되고, VCO(36)의 각 멀티플렉서(33)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 지연부(34)의 각 멀티플렉서(35)의 지연 시간도 PLL(9)의 제어에 의해 상기 소정의 값으로 고정된다.
예를 들면, 분주기(3)가 VCO(36)로부터의 체배 클럭의 주파수를 1/20로 하는 경우, VCO(36)에서 생성되는 체배 클럭의 펄스 주기는 1.25nsec가 된다. VCO(36)이 5단의 멀티플렉서(33)로 구성되어 있는 경우, 각 멀티플렉서(33)에 의해 부여되는 지연 시간은 0.25nsec가 된다. 마찬가지로, 지연부(34)의 각 멀티플렉서(35)에 의해 부여되는 지연 시간도 0.25nsec가 된다. 따라서, 지연부(34)가 2N개의 멀티플렉서(35)에 의해 구성되어 있는 경우에는, 지연부(34)는 0.5nsec간격으로 0.5∼(0.5xN)nsec의 지연 시간을 입력 신호로 부여할 수 있다. 즉, 지연부(34)에 의해 입력 단자(11)에 인가되는 입력 신호에 부여되는 지연 시간의 스텝 폭은 멀티플렉서(35)의 2단분의 지연 시간에 상당한다. 입력 단자(11)에 가장 가까운 2개의 멀티플렉서(35)를 제외하고, 2개 1조로 한 각 조의 멀티플렉서(35)의 입력측은 레지스터(19)에 기록되는 정보에 의해 제어된다. 예를 들면, 레지스터(19)의 내용에 따라 가장 출력 단자(13)에 가까운 조의 입력측의 멀티플렉서(35)가 입력 단자(11)로부터의 입력을 선택하도록 제어된 경우, 지연부(34)는 입력 신호에 0.5nsec의 지연 시간을 부여한다.
이상과 같이, 이 실시예 6에 따르면, PLL(9)에 의해 지연 시간의 스텝 폭이 제어된 지연부(34)를 더욱 레지스터(19)에 의해 제어함으로써, 제어된 시간 스텝 간격으로 시간 스텝에 상당하는 지연 시간으로부터 소정의 지연 시간의 범위에 있는 지연 시간을 입력 신호에 부여할 수 있다. 따라서, 도 9의 지연 회로(41)의 지연 시간을 정확하게 소정의 시간 스텝 간격으로, 예를 들면 0.5nsec간격으로 제어하는 것이 가능해진다. 이 때, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연부(34)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에 있어서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연부(34)에 의해 입력 신호에 부여되는 지연 시간을 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기 된 바와 같이, 지연부(34)의 복수의 멀티플렉서(35)는 PLL(9)에 포함되는 복수의 멀티플렉서(33)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 지연 시간의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 7.
도 10은 본 발명의 실시예 7에 따른 클럭 생성 회로의 구성을 나타내는 블럭도이다. 도 10에서, 도 9에 도시된 것과 동일한 참조 부호는 상기 실시예 6에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 이하에 생략한다. 이 실시예 7에 따른 클럭 생성 회로는 도 10으로부터 알 수 있듯이 상기 실시예 6에 따른 지연 회로(41)를 갖고 있다. 또한, 도 10에서, 참조 번호(21)는 지연 회로(41)의 출력 단자(13)(이)와 입력 단자(11)를 접속하여 루프를 형성하는 인버터이다. 또한, 도 10에 도시된 예에서는, PLL(9)의 VCO(36)은 5단의 멀티플렉서(33)로 구성되어 있다. 물론, 멀티플렉서(33)의 단수는 5단에 한정되는 것이 아니다.
이어서 동작에 대해 설명한다.
이하에서는, 도 10에 도시된 바와 같이, PLL(9)의 VCO(36)이 5단의 멀티플렉서(33)로 구성되어 있다고 하고, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 기준 클럭을 생성한다고 해도 설명한다. 또, 지연 회로(41)는 상기 실시예 6과 마찬가지로 동작한다. 즉, PLL(9)가 기준 클럭을 수신하면, PLL(9)의 차지 펌프(6)는 기준 클럭의 위상과 분주기(3)로부터의 분주 클럭의 위상을 비교한다. 그 비교 결과에 따라, 분주 클럭의 위상과 기준 클럭의 위상이 동일해지도록, 차지 펌프(6)는 VCO(36)으로 출력하는 제어 신호의 전압을 변화시킨다. 그리고, 분주 클럭의 위상과 기준 클럭의 위상이 동일해지면, PLL(9)는 로크 상태가 된다. 그 결과, 체배 클럭의 주파수를 분주기(3)에 의해 1/n로 분주한 분주 클럭의 주기와 기준 클럭의 주기와는 동일해진다. 이 때, VCO(36)이 생성하는 체배 클럭의 펄스 주기는, (25/n)nsec가 된다. 예를 들면, 분주기(3)가 입력되는 체배 클럭의 주파수를 1/20로 하는 경우, VCO(36)이 생성하는 체배 클럭의 펄스 주기는 1.25nsec가 된다.
PLL(9)의 차지 펌프(6)의 출력인 제어 신호는, 도 10에 도시된 바와 같이, VCO(36)의 각 멀티플렉서(33)의 제어 단자에 인가됨과 함께, 지연부(34)의 각 멀티플렉서(35)의 제어 단자에도 인가된다. 각 멀티플렉서(35)에 의해 부여되는 지연 시간은 PLL(9)에 의해 제어된다. PLL(9)가 로크 상태가 되면, 상기된 바와 같이 VCO(36)이 생성하는 체배 클럭의 위상은 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스주기는, 예를 들면 발진기(4)가 주기 25nsec의 기준 클럭을 생성하는 경우에는(25/n)nsec가 되고, VCO(36)의 각 멀티플렉서(33)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 지연부(34)의 각 멀티플렉서(35)의 지연 시간도 PLL(9)의 제어에 의해 상기 소정의 값으로 고정된다.
예를 들면, 분주기(3)가 VCO(36)으로부터의 체배 클럭의 주파수를 1/20로 하는 경우, 지연부(34)의 각 멀티플렉서(35)에 의해 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(34)가 2N개의 멀티플렉서(35)에 의해 구성되는 경우에는, 지연부(34)는 입력 신호에 0.5nsec간격으로 0.5∼(0.5xN)nsec의 범위의 지연 시간을 부여한다. 즉, 지연부(34)에 의해 입력 단자(11)에 인가되는 입력 신호에 부여되는 지연 시간의 스텝 폭은 멀티플렉서(35)의 2단분의 지연 시간에 상당한다. 입력 단자(11)에 가장 가까운 2개의 멀티플렉서(35)를 제외하고, 각 조의 멀티플렉서(35)의 입력측은 레지스터(19)에 기록되는 정보에 의해 제어된다. 이 결과, 이 실시예 7에 따른 클럭 생성 회로는, 출력 클럭의 펄스 주기를 레지스터(19)의 내용에 따라 정확하게 0.5nsec간격으로 기본 펄스 주기로부터 (기본 펄스 주기+10.5x(N-1))의 범위에서 전환할 수 있다. 또, 출력 클럭의 기본 펄스 주기는, 인버터(21)에 의한 지연 시간에 0.5nsec를 더한 것과 같다.
이상과 같이, 이 실시예 7에 따르면, PLL(9)에 의해 제어된 지연부(34)에 의해 소정의 시간 스텝 간격으로 그 시간 스텝에 상당하는 지연 시간으로부터 소정의 지연 시간의 범위에서 입력 신호를 지연시킴으로써, 출력 클럭의 펄스 주기를 변화시킬 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로(41)의 지연부(34)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에 있어서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연 회로(41)에 의해 설정된 출력 클럭의 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기된 바와 같이 지연부(34)의 복수의 멀티플렉서(35)는 PLL(9)에 포함되는 복수의 멀티플렉서(33)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 출력 클럭의 펄스 주기의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 8.
도 11은 본 발명의 실시예 8에 따른 클럭 생성 회로의 구성을 나타내는 블럭도이다. 도 11에서, 도 9에 도시된 것과 동일한 참조 부호는 상기 실시예 6에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 생략한다. 이 실시예 8에 따른 클럭 생성 회로는 도 11로부터 알 수 있듯이 상기 실시예 6에 따른 지연 회로(41)를 갖고 있다. 또한, 도 11에서, 참조 번호(24)는 제2 기준 클럭을 생성하는 발진기, 참조 번호(42)는 제2 기준 클럭의 위상과 디지털 지연 라인(지연부 : 44)의 출력의 위상을 비교하고, 그 위상차에 따른 제어 신호를 생성하여 디지털 지연 라인(44)의 지연 시간을 결정함과 함께, 도시하지 않은 카운터를 이용하여 디지털 지연 라인(44)에서 생성되는 체배 클럭의 체배비를 결정하는 제어 회로, 참조 번호(43)는 이들 성 요소(42, 44)로 구성되는 디지털 PLL (클럭 생성 수단, 제어 수단), 참조 번호(45)는 지연 회로(41)의 출력 단자(13)와 입력 단자(11) 사이에 접속되고, 디지털 PLL(43)의 제어 회로(42)로부터의 제어 신호에 의해 지연 시간이 제어되는 디지털 지연 라인(클럭 생성 수단, 지연 수단)이고, 이 디지털 지연 라인(45)의 지연 시간은 디지털 지연 라인(44)의 지연 시간과 같다(즉, 디지털 지연 라인(45)의 지연 시간은 디지털 PLL(43)이 생성하는 체배 클럭의 주기와 같음). 디지털 지연 라인(44)은 제어 회로(42)로부터의 제어 신호에 의해 그 위상이 제어된 체배 클럭을 생성한다. 또, 이 체배 클럭의 주파수는 제2 기준 클럭의 주파수의 m 배이다. 또한, 바람직하게는, 디지털 지연 라인(45)은 디지털 지연 라인(44)과 동일한 조건하에서 제조된다.
이어서 동작에 대해 설명한다.
이하에서는, 도 11에 도시된 바와 같이, 지연 회로(41)의 PLL(9)의 VCO(36)이 5단의 멀티플렉서(33)로 구성되어 있다고 하고, 지연부(34)가 2N개의 멀티플렉서(35)로 구성되어 있다고 한다. 또한, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 제1 기준 클럭을 생성하고, 발진기(24)가 펄스 주기 20nsec (즉 주파수가 50㎒)의 제2 기준 클럭을 생성한다고 한다. 지연 회로(41)는 상기 실시예 6과 마찬가지로 동작하므로, 이하에서는 그 상세한 설명을 생략한다.
지연 회로(41)의 PLL(9)와 마찬가지로, 디지털 PLL(43)이 제2 기준 클럭을 수신하면, 디지털 PLL(43)의 제어 회로(42)는 제2 기준 클럭의 위상과 디지털 지연 라인(44)으로부터의 체배 클럭의 위상을 비교한다. 그 체배 클럭은, 제2 기준 클럭의 주파수의 m 배의 주파수를 갖는 것이다. 그 비교 결과에 따라, 체배 클럭의 위상과 제2 기준 클럭의 위상이 동일해지도록, 제어 회로(42)는 디지털 지연 라인(44)으로 출력하는 제어 신호의 전압을 변화시킨다. 그리고, 분주 클럭의 위상과 제2 기준 클럭의 위상이 일치하면, 디지털 PLL(43)은 로크 상태가 된다. 이 때, 디지털 지연 라인(44)이 생성하는 체배 클럭의 펄스 주기는, (20/m)nsec가 된다. 예를 들면, 디지털 지연 라인(44)이 2체배의 클럭을 생성하는 경우, 그 체배 클럭의 주기는 10nsec가 된다.
디지털 PLL(43)의 제어 회로(42)의 출력인 제어 신호는, 도 11에 도시된 바와 같이, 디지털 지연 라인(44)의 제어 단자에 인가됨과 함께, 디지털 지연 라인(45)의 제어 단자에도 인가된다. 이 결과, 디지털 지연 라인(45)에 의해 입력 신호에 부여되는 지연 시간은 제어 회로(42)에 의해 제어된다. 디지털 PLL(43)이 로크 상태로 되면, 상기된 바와 같이 디지털 지연 라인(44)이 생성하는 체배 클럭의 위상은 제2 기준 클럭의 위상에 일치함과 함께, 체배 클럭의 펄스 주기는, 예를 들면 발진기(24)가 주기 20nsec의 제2 기준 클럭을 생성하는 경우에는 (20/m)nsec가 되고, 디지털 지연 라인(44)의 지연 시간은 소정의 값으로 고정된다. 그 결과, 디지털 지연 라인(45)의 지연 시간도 제어 회로(42)의 제어에 의해 이 소정의 값으로 고정된다. 예를 들면, 디지털 지연 라인(44)이 2체배의 클럭을 생성하는 경우, 디지털 지연 라인(45)의 지연 시간은 10nsec가 된다.
한편, 지연 회로(41)의 분주기(3)가 VCO(36)으로부터의 체배 클럭의 주파수를 1/20로 하는 경우에는, 지연부(34)의 각 멀티플렉서(35)에 의해 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(34)가 2N개의 멀티플렉서(35)에 의해 구성되는 경우에는, 지연부(34)는 입력 신호에 0.5nsec간격으로 0.5∼(0.5xN)nsec의 범위의 지연 시간을 부여한다. 이 결과, 이 실시예 8에 따른 클럭 생성 회로는, 출력 클럭의 펄스 주기를 레지스터(19)의 내용에 따라 정확하게 0.5nsec간격으로 기본 펄스 주기로부터(기본 펄스 주기 10.5x(N-1))의 범위에서 전환할 수 있다. 또, 상기된 예에서는, 출력 클럭의 기본 펄스 주기는, 10.5nsec가 된다.
제1 및 제2 기준 클럭을 동일 주파수로 해도 좋다. 예를 들면, 발진기(4) 및 발진기(24)가, 주기 25nsec (주파수 40㎒)의 제1 및 제2 기준 클럭을 각각 생성하고, 분주기(3)가 VCO(36)으로부터의 체배 클럭의 주파수를 1/20로 하고, 디지털 지연 라인(44)이 1체배의 클럭을 생성하는 경우, 출력 클럭의 주기는, 25.5nsec로부터 (25+0.5xN)nsec까지 0.5nsec간격으로 전환할 수 있다.
이상과 같이, 이 실시예 8에 따르면, 디지털 PLL(43)에 의해 제어된 디지털 지연 라인(45)에 의해, 출력 클럭의 기본 펄스 주기를 정확하게 유지할 수 있고, 또한 PLL(9)에 의해 제어된 지연부(34)에 의해 소정의 시간 스텝 간격으로 그 시간 스텝에 상당하는 지연 시간으로부터 소정의 지연 시간의 범위에서 입력 신호를 지연시킴에 따라, 출력 클럭의 펄스 주기를 변화시킬 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 디지털 지연 라인(45)에 의해 설정되는 기본 펄스 주기가 비록 변화했다고 해도, 디지털 PLL(43)에서도 동일한 변화가 일어나 이에 따라 유기되는 디지털 PLL(43)이 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(43)은 동작하므로, 디지털 지연 라인(45)에 의해 설정된 출력 클럭의 기본 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로(41)의 지연부(34)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연 회로(41)에 의해 설정된 출력 클럭의 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 상기된 바와 같이 디지털 지연 라인(45)은 디지털 지연 라인(44)과 동일한 조건하에서 형성될 수 있으므로, 제조 공정의 변동에 기인하는 출력 클럭의 기본 펄스 주기의 설정치로부터의 어긋남이 생기는 일은 없다.
실시예 9.
도 12는 본 발명의 실시예 9에 따른 위상 동기 회로의 구성을 나타내는 블럭도이다. 도 12에서, 도 9에 도시된 것과 동일한 참조 부호는 상기 실시예 6에 따른 지연 회로의 구성 요소와 동일한 것을 나타내고 있으므로, 이하에서는 그 설명을 생략한다. 이 실시예 9에 따른 위상 동기 회로는 도 12로부터 알 수 있듯이 상기 실시예 6에 따른 지연 회로(41)를 갖고 있다. 또한, 도 12에서, 참조 번호(37)는 소정의 펄스 주기의 클럭을 생성하는 발진기이다. 발진기(37)는 PLL로 구성될 수 있다. 또한, 이것에 대신하여, 발진기(37)는, 상기 실시예 2 또는 3, 또는 상기 실시예 7 또는 8에 따른 클럭 생성 회로라도 좋다. 또한, 도 12에서, 참조 번호(38)는 인가되는 제2 기준 클럭의 위상과 지연 회로(41)의 출력 클럭의 위상을 비교하고, 그 위상차에 따른 제어 신호를 레지스터(19)에 출력하여, 그 위상차가 제로가 되도록 레지스터(19)의 내용을 변경하는 위상 비교기(위상 동기 수단)이다.
이어서 동작에 대해 설명한다.
이하에서는, 도 12에 도시된 바와 같이, 지연 회로(41)의 PLL(9)의 VCO(36)이 5단의 멀티플렉서(33)로 구성되어 있다고 한다. 또한, 발진기(4)가 펄스 주기 25nsec (즉 주파수가 40㎒)의 제1 기준 클럭을 생성한다고 한다. 지연 회로(41)는 상기 실시예 6의 것과 동일하게 동작하므로, 이하에서는 그 상세한 설명을 생략한다.
지연 회로(41)의 분주기(3)가 VCO(36)으로부터의 체배 클럭의 주파수를 1/20으로 하는 경우에는, 상기 실시예 6에서 진술된 바와 같이, 지연부(34)의 각 멀티플렉서(35)에 의해 입력되는 클럭에 부여되는 지연 시간은 0.25nsec가 된다. 따라서, 지연부(34)가 2N개의 멀티플렉서(35)에 의해 구성되어 있는 경우에는, 지연부(34)는 입력 신호에 0.5nsec간격으로 0.5∼(0.5xN) nsec의 지연 시간을 입력 신호에 부여할 수 있다. 즉, 지연부(34)에 의해 입력 단자(11)에 인가되는 입력 신호에 주어지는 지연 시간의 스텝 폭은 멀티플렉서(35)의 2단분의 지연 시간에 상당한다. 입력 단자(11)에 가장 가까운 2개의 멀티플렉서(35)를 제외하고, 각 조의 멀티플렉서(35)의 입력측은 레지스터(19)에 기록되는 정보에 의해 제어된다. 예를 들면, 레지스터(19)의 내용에 따라 가장 출력 단자(13)에 가까운 조의 입력측의 멀티플렉서(35)가 입력 단자(11)로부터의 입력을 선택하도록 제어된 경우, 지연부(34)는 입력 클럭에 0.5nsec의 지연 시간을 부여한다.
또한, 다른 클럭인 제2 기준 클럭과 발진 회로(37)로부터의 출력 클럭과의 동기를 취하는 경우, 위상 비교기(38)가 제2 기준 클럭의 위상과 출력 클럭의 위상을 비교하고, 그 위상차에 따른 제어 신호를 레지스터(19)로 출력하여, 그 위상차가 제로가 되도록 레지스터(19)의 내용을 변경한다. 위상 비교기(38)는, 출력 클럭의 위상쪽이 빠를 때에는 멀티플렉서(35)의 단수를 많게 하고, 출력 클럭의 위상쪽이 느릴 때에는 멀티플렉서(35)의 단수를 적게 하도록, 레지스터(19)의 내용을 재기록한다. 지연 회로(41)의 분주기(3)가 VCO(36)으로부터의 체배 클럭의 주파수를 1/20로 하는 경우에는, 레지스터(19)의 내용을 변화시켜, 출력 클럭의 위상을 다른 클럭의 위상에 대해 0.5로부터 (0.5xN)nsec까지 0.5nsec간격으로 정확하게 변화시켜, 출력 클럭을 다른 클럭에 동기시킬 수 있다. 따라서, 출력 클럭을 반도체 회로의 내부 기준 클럭으로서 사용한 경우, 그 반도체 회로의 AC 특성을 레지스터(19)에 의해 제어할 수 있다.
이상과 같이, 이 실시예 9에 따르면, PLL(9)에 의해 제어된 지연부(34)에 의해 소정의 시간 스텝 간격으로 그 시간 스텝에 상당하는 지연 시간으로부터 소정의 지연 시간의 범위에서 입력 클럭을 지연시킴으로써, 출력 클럭의 위상을 소정의 스텝폭간격으로 변화시키고, 필요에 따라 다른 클럭과 동기를 취할 수 있다. 이 때, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로(41)의 지연부(34)의 설정된 지연 시간이 비록 변화했다고 해도, PLL(9)에서도 동일한 변화가 일어나 이에 따라 유기되는 PLL(9)가 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 PLL(9)는 동작하므로, 지연 회로(41)에 의해 설정된 입력 클럭에 부여하는 위상 시프트를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다. 또한, 지연부(34)의 복수의 멀티플렉서(35)는 VCO(36)에 포함되는 복수의 멀티플렉서(33)와 동일한 반도체 프로세스에 의해 형성될 수 있으므로, 제조 공정의 변동에 기인하는 입력 클럭에 부여하는 위상 시프트의 설정치로부터의 어긋남이 생기는 일은 없다.
이상과 같이, 본 발명에 따르면, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라, 입력 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 신호가 통과하는 지연 소자의 단수를 전환하는 지연 수단을 구비하도록 구성했으므로, 지연 시간을 정확하게 소정의 시간 스텝 간격으로 제어하는 것이 가능해지는 효과가 있다. 또한, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 수단의 설정된 지연 시간이 비록 변화했다고 해도, 발진 수단에서도 동일한 변화가 일어나 이에 따라 유기되는 발진 수단이 생성하는 클럭과 기준 클럭과의 위상차를 제로로 하도록 발진 수단은 동작하므로, 지연 수단에 의해 입력 신호에 부여되는 지연 시간을 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있는 효과가 있다.
본 발명에 따른 클럭 생성 회로는, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라, 입력 신호에 소정의 지연 시간을 부여하도록 상기 입력 신호가 통과하는 지연 소자의 단수를 결정하고, 상기 소정의 지연 시간을 상기 입력 신호에 부여하여 출력하는 지연 수단을 각각 구비한 적어도 하나의 지연 회로와, 적어도 1개의 상기 지연 회로와 함께 루프를 형성하고, 소정의 기본 펄스 주기의 클럭 펄스를 생성하여 상기 지연 회로로 공급하고, 상기 지연 회로와 협동하여 소정의 주기의 클럭을 생성하기 위한 클럭 생성 수단을 구비하도록 구성했으므로, 출력 클럭의 펄스 주기를 소정의 시간스텝 간격으로 정확하게 변화시킬 수 있다고 하는 효과가 있다. 또한, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 회로의 지연 수단의 설정된 지연 시간이 비록 변화했다고 해도, 지연 회로의 발진 수단에서도 동일한 변화가 일어나 이에 따라 유기되는 발진 수단이 생성하는 클럭과 기준 클럭과의 위상차를 제로로 하도록 발진 수단은 동작하므로, 지연 회로에 의해 설정된 출력 클럭의 펄스 주기를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있다고 하는 효과가 있다.
본 발명에 따른 위상 동기 회로는, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단과, 각각의 지연 시간이 발진 수단으로부터의 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라 입력 클럭 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 클럭 신호가 공급되는 지연 소자의 단수를 전환하는 지연 수단과, 인가되는 제2 기준 클럭의 위상과 상기 지연 수단의 출력 클럭 신호의 위상을 비교하고, 이들의 위상이 일치하도록 상기 기억 수단에 기억되어 상기 정보를 변경하는 위상 동기 수단을 구비하도록 구성하고 있으므로, 출력 클럭의 위상을 소정의 시간 스텝 간격으로 변화시키고, 필요에 따라 다른 클럭과 동기를 취할 수 있는 효과가 있다. 또한, 사용 환경의 주위 온도나 전원 전압등의 변동에 따라 지연 수단의 설정된 지연 시간이 비록 변화했다고 해도, 발진 수단에서도 동일한 변화가 일어나 이에 따라 유기되는 발진 수단이 생성하는 체배 클럭과 기준 클럭과의 위상차를 제로로 하도록 발진 수단은 동작하므로, 지연 수단에 의해 설정된 입력 클럭에 부여하는 위상 시프트를 즉석에서 더욱 용이하게 원하는 설정치로 복귀할 수 있게 되는 효과가 있다.

Claims (3)

  1. 인가되는 기준 클럭의 위상과 비교용 클럭의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 생성하고, 상기 제어 신호에 의해 각각의 지연 시간이 제어되는 루프형으로 접속된 복수의 지연 소자를 적어도 이용하여 상기 비교용 클럭을 생성하고, 상기 비교용 클럭의 위상을 상기 기준 클럭의 위상에 일치시키도록 상기 제어 신호를 변화시키는 발진 수단;
    소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단; 및
    각각의 지연 시간이 상기 발진 수단으로부터의 상기 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라 입력 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 신호가 통과하는 지연 소자의 단수(a number of delay elements)를 전환하는 지연 수단
    을 구비하는 지연 회로.
  2. 인가되는 기준 클럭의 위상과 비교용 클럭의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 생성하고, 상기 제어 신호에 의해 각각의 지연 시간이 제어되는 루프형으로 접속된 복수의 지연 소자를 적어도 이용하여 상기 비교용 클럭을 생성하고, 상기 비교용 클럭의 위상을 상기 기준 클럭의 위상에 일치시키도록 상기 제어 신호를 변화시키는 발진 수단, 소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단, 및 각각의 지연 시간이 상기 발진 수단으로부터의 상기 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라 입력 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 신호가 통과하는 지연 소자의 단수를 전환하는 지연 수단을 각각 포함하는 적어도 하나의 지연 회로; 및
    상기 적어도 하나의 지연 회로와 함께 루프를 형성하고, 소정의 기본 펄스 주기의 클럭 펄스를 생성하여 상기 지연 회로로 공급하고, 상기 지연 회로와 협동하여 소정의 주기의 클럭을 생성하기 위한 클럭 생성 수단
    을 구비하는 클럭 생성 회로.
  3. 인가되는 제1 기준 클럭의 위상과 비교용 클럭의 위상을 비교하고, 그 위상차에 따른 값을 갖는 제어 신호를 생성하고, 상기 제어 신호에 의해 각각의 지연 시간이 제어되는 루프형으로 접속된 복수의 지연 소자를 적어도 이용하여 상기 비교용 클럭을 생성하고, 상기 비교용 클럭의 위상을 상기 기준 클럭의 위상에 일치시키도록 상기 제어 신호를 변화시키는 발진 수단;
    소정의 지연 시간을 설정하기 위한 정보가 기억되는 기억 수단;
    각각의 지연 시간이 상기 발진 수단으로부터의 상기 제어 신호에 의해 제어되는 복수의 지연 소자를 갖고 있고, 상기 기억 수단에 기억된 정보에 따라, 입력 클럭 신호에 상기 소정의 지연 시간을 부여하도록, 상기 입력 클럭 신호가 통과하는 지연 소자의 단수를 전환하는 지연 수단; 및
    인가되는 제2 기준 클럭의 위상과 상기 지연 수단의 출력 클럭 신호의 위상을 비교하고, 이들의 위상이 일치하도록 상기 기억 수단에 기억된 상기 정보를 변경하는 위상 동기 수단
    을 구비하는 위상 동기 회로.
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