KR100795004B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL 회로는, 복수 개의 지연 라인으로부터 전달되는 클럭의 위상을 혼합하는 위상 혼합 수단; PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 감지 신호를 생성하는 지연 변동 감지 수단; 상기 감지 신호의 입력에 대응하여 상기 지연 변동 감지 수단의 동작을 제어하는 감지 제어 신호를 생성하는 감지 제어 신호 생성 수단; 및 상기 감지 제어 신호의 입력에 대응하여 위상 제어 신호를 생성하여 상기 위상 혼합 수단으로 출력하는 위상 제어 신호 생성 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 지연 장치, PVT

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method for Controlling the Same}
도 1은 본 발명의 DLL 회로의 지연 장치의 구성도,
도 2는 도 1에 도시한 지연 변동 감지 수단의 구성도,
도 3a는 도 2에 도시한 고정 지연부의 구성을 나타낸 일 예시도,
도 3b는 도 2에 도시한 가변 지연부의 구성을 나타낸 일 예시도,
도 4는 도 3a 및 도 3b에 도시한 단위 지연기의 상세 구성도,
도 5는 도 1에 도시한 감지 제어 신호 생성 수단의 구성도,
도 6은 도 1에 도시한 위상 제어 신호 생성 수단의 구성도,
도 7은 도 1에 도시한 위상 혼합 수단의 구성을 나타낸 일 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 지연 수단 20 : 제 2 지연 수단
25 : 위상 제어 수단 30 : 지연 변동 감지 수단
40 : 감지 제어 신호 생성 수단 50 : 위상 제어 신호 생성 수단
60 : 위상 혼합 수단
본 발명은 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 외부 환경이 변화하여도 정상적인 지연 동작을 수행하는 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기 되어 동작하기 위하여 생성된다.
보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 입력 버퍼로 입력되면 클럭 입력 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등 의 영역에서 기준 클럭으로 사용된다.
이와 같은 기능을 하는 DLL 회로는 클럭 버퍼, 지연 장치, 출력 드라이버, 지연 보상 장치, 위상 비교 장치, 지연 제어 장치 및 쉬프트 레지스터 등을 구비한다. 이 때 상기 지연 장치는 일반적으로 상기 클럭 버퍼로부터 전달되는 기준 클럭을 각각 소정 시간 지연시키는 두 개의 지연 수단을 구비하며, 각각의 지연 수단으로부터 전달되는 내부 지연 클럭은 위상 혼합 수단을 통해 혼합되어 지연 클럭으로서 이후의 지연 고정 동작에 사용된다. 상기 두 개의 지연 수단은 각각 상기 쉬프트 레지스터로부터 전달되는 푸쉬(Push) 지연 신호 또는 풀(Pull) 지연 신호의 제어를 받아 동작한다.
종래의 기술에 따른 DLL 회로의 지연 장치 내에 구비되는 미세 지연 유닛은 그 출력 노드에 많은 부하가 걸리게 되어, 출력 노드에서 생성되는 신호의 라이징 타임과 폴링 타임에 대한 마진을 보장할 수 없다는 문제점이 있었다. 이에 따라 본 출원인은 2006년 4월 6일자로 대한민국 특허출원번호 10-2006-0031275의 특허를 출원하여 그 문제점을 해결하기 위한 DLL 장치를 제시한 바 있다. 즉, 상기 인용발명은 지연량을 가변시킬 수 있는 지연 제어부에 의해 코스(Coarse) 지연부에서 출력되는 클럭 신호의 지연량을 미세 조정하고, 위상이 앞선 신호의 지연량을 위상이 느린 신호에 맞추어 보정하여 출력하며, 출력 노드에 가해지는 부하를 줄임으로써, 반도체 집적 회로가 외부 클럭에 정확히 동기된 신호에 의해 동작할 수 있도록 하였다.
그러나 상기 인용발명의 DLL 장치는 전압, 공정 및 온도(이하, PVT: Process, Voltage, Temperature)의 변화에 따라 그 동작에 있어서 미세한 변화를 겪는다는 문제점이 있다. 특히 지연 장치는 PVT 변화에 따라 기 설정된 지연 시간과는 다른 지연 시간을 내부 클럭에 부여하는 등의 부작용이 발생 가능하게 된다. 이러한 부작용으로 인해 DLL 회로는 제 기능을 수행하지 못하게 될 수도 있으며, 이와 같은 DLL 회로를 구비한 반도체 집적 회로는 PVT 변화에 의해 오동작하게 될 수도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 그 결과에 따라 내부 지연 클럭들의 위상 혼합 동작을 제어함으로써 외부 환경이 변화하여도 정상적인 지연 동작을 수행하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 DLL 회로는, 복수 개의 지연 라인으로부터 전달되는 클럭의 위상을 혼합하는 위상 혼합 수단; PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 감지 신호를 생성하는 지연 변동 감지 수단; 상기 감지 신호의 입력에 대응하여 상기 지연 변동 감지 수단의 동작을 제어하는 감지 제어 신호를 생성하는 감지 제어 신호 생성 수단; 및 상기 감지 제어 신호의 입력에 대응하여 위상 제어 신호를 생성하여 상기 위상 혼합 수단으로 출력하는 위상 제어 신호 생성 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 DLL 회로의 제어 방법은, a) PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 변화된 지연량을 보상하기 위해 위상 제어 신호를 생성하는 단계; 및 b) 상기 위상 제어 신호에 대응하여 복수 개의 지연 라인으로부터 전달되는 클럭의 위상을 혼합하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 DLL 회로의 지연 장치의 구성도이다.
도시한 바와 같이, 상기 지연 장치는 지연 제어 신호(dlc)의 제어에 따라 기준 클럭(clk_ref)을 소정 시간 지연시켜 제 1 내부 지연 클럭(clk_idl1)을 출력하는 제 1 지연 수단(10), 상기 지연 제어 신호(dlc)의 제어에 따라 상기 기준 클럭(clk_ref)을 소정 시간 지연시켜 제 2 내부 지연 클럭(clk_idl2)을 출력하는 제 2 지연 수단(20), 감지 제어 신호(dtc)의 제어에 따라 PVT 변화에 대응되는 상기 기준 클럭(clk_ref)의 지연량의 변화를 감지하여 감지 신호(det)를 생성하는 지연 변동 감지 수단(30), 제 1 리셋 신호(rst1), 상기 기준 클럭(clk_ref) 및 상기 감지 신호(det)의 입력에 대응하여 상기 감지 제어 신호(dtc)를 생성하는 감지 제어 신호 생성 수단(40), 제 2 리셋 신호(rst2), 푸쉬 지연 신호(psd), 풀 지연 신호(pld) 및 상기 감지 제어 신호(dtc)의 입력에 대응하여 위상 제어 신호(phc)를 생성하는 위상 제어 신호 생성 수단(50) 및 상기 위상 제어 신호(phc)의 입력에 대응하여 상기 제 1 및 제 2 지연 수단(10, 20)으로부터 전달되는 상기 제 1 및 제 2 내부 지연 클럭(clk_idl1, clk_idl2)의 위상을 혼합하는 위상 혼합 수단(60)으로 구성된다.
여기에서 상기 지연 변동 감지 수단(30), 상기 감지 제어 신호 생성 수 단(40) 및 상기 위상 제어 신호 생성 수단(50)을 통틀어 위상 제어 수단(25)으로 명명하기로 한다.
이 때, 상기 제 1 지연 수단(10)이 상기 기준 클럭(clk_ref)에 부여하는 지연 시간은 상기 제 2 지연 수단(20)이 상기 기준 클럭(clk_ref)에 부여하는 지연 시간보다 크며, 이에 따라 상기 제 1 내부 지연 클럭(clk_idl1)은 상기 제 2 내부 지연 클럭(clk_idl2)의 위상보다 늦어지게 된다. 상기 제 1 및 제 2 지연 수단(10, 20)이 부여하는 지연 시간의 양은 상기 지연 제어 신호(dlc)에 의해 제어된다. 이후 위상 혼합 수단(60)은 상기 제 1 내부 지연 클럭(clk_idl1)과 상기 제 2 내부 지연 클럭(clk_idl2)의 위상을 혼합하여 내부 클럭(clk_int)을 생성한다.
상기 감지 제어 신호(dtc)는 복수 개의 신호의 조합 형태로 이루어진다. 따라서 이하에서는 n개의 감지 제어 신호(dtc<1:n>)로 표현하기로 한다. 상기 지연 변동 감지 수단(30)에서 출력되는 상기 감지 신호(det)는 기준 시점부터 그 전위 레벨의 천이 시점까지의 구간의 크기에 따라 PVT 변화에 따른 지연 소자들의 지연 변동량을 표현하게 되며, 상기 감지 제어 신호 생성 수단(40)에서 출력되는 상기 n개의 감지 제어 신호(dtc<1:n>)는 n개 중에 몇 개의 신호가 그 전위 레벨이 변화하였는가에 따라 지연 변동량에 대한 정보를 담게 되어 이를 이후 상기 위상 제어 신호 생성 수단(50)에 전달한다. 예를 들어, 상기 감지 제어 신호(dtc<1:n>)가 8개의 신호로 이루어졌다 가정하고, 기준 시점의 논리값이 (1, 1, 1, 1, 1, 1, 1, 1)이라 하기로 한다. 이후 지연 소자들의 지연 변동이 발생하면 상기 8개의 감지 제어 신호(dtc<1:8>) 중 감지 제어 신호 8(dtc<8>)부터 역순으로 그 논리값이 변화하여 지 연량에 해당하는 만큼의 신호들의 논리값이 변화하게 된다. 즉, 소정의 지연량 변동에 대해 상기 감지 제어 신호(dtc<1:8>)의 논리값이 (1, 1, 1, 0, 0, 0, 0, 0)이 되는 경우를 생각할 수 있고, 상기 감지 신호(det)는 상기 8개의 감지 제어 신호(dtc<1:8>)가 피드백 루프를 통해 5번 피드백 된 이후 그 전위 레벨이 변화한다는 것을 유추할 수 있다.
상기 위상 제어 신호(phc)는 상기 위상 제어 신호 생성 수단(50)에서 상기 푸쉬 지연 신호(psd), 상기 풀 지연 신호(pld) 및 상기 감지 제어 신호(dtc<1:n>)의 제어에 의해 생성되는 신호이다. 이 때 상기 푸쉬 지연 신호(psd)와 상기 풀 지연 신호(pld)는 상기 지연 제어 신호(dlc)의 생성을 위해 사용되는 신호이다.
도 2는 도 1에 도시한 지연 변동 감지 수단의 구성도이다.
상기 지연 변동 감지 수단(30)은 상기 기준 클럭(clk_ref)을 소정 시간 지연시키는 제 1 지연부(310), 상기 기준 클럭(clk_ref)을 소정 시간 지연시키는 제 2 지연부(320), 상기 제 1 지연부(310)로부터 전달되는 클럭 신호(in1)를 기 설정된 시간만큼 지연시키는 고정 지연부(330), 상기 n개의 감지 제어 신호(dtc<1:n>)의 제어에 따라 상기 제 2 지연부(320)로부터 전달되는 클럭 신호(in2)를 지연시키는 가변 지연부(340) 및 상기 고정 지연부(330)의 출력 클럭 신호와 상기 가변 지연부(340)의 출력 클럭 신호의 위상에 따라 상기 감지 신호(det)를 출력하는 위상 감지부(350)로 구성된다.
이 때 상기 제 1 지연부(310)는 상기 제 1 지연 수단(10)과 같은 형태로 구성되어 상기 제 1 지연 수단(10)과 동일한 지연 시간의 양을 보유하게 된다. 또한 상기 제 2 지연부(320)는 상기 제 2 지연 수단(20)과 같은 형태로 구성되어 상기 제 2 지연 수단(20)과 동일한 지연 시간의 양을 보유한다. 따라서 상기 제 1 지연부(310)로부터 상기 고정 지연부(330)에 전달되는 클럭 신호는 상기 제 2 지연부(320)로부터 상기 가변 지연부(340)에 전달되는 클럭 신호보다 위상이 늦게 된다. 상기 고정 지연부(330)가 보유하는 지연 시간의 양은 상기 가변 지연부(340)가 보유하는 지연 시간의 양의 최소값에 해당하며, 상기 감지 제어 신호(dtc<1:n>)는 상기 제 1 지연부(310)가 상기 제 2 지연부(320)보다 더 많이 갖는 지연 시간의 양에 상기 고정 지연부(330)가 갖는 지연 시간의 양을 더한 만큼의 지연 시간의 양을 갖도록 상기 가변 지연부(340)의 지연 시간의 양을 제어한다. 상기 위상 감지부(350)는 상기 고정 지연부(330)로부터 전달되는 클럭 신호의 위상이 상기 가변 지연부(340)로부터 전달되는 클럭 신호의 위상보다 앞설 때에는 하이 레벨(High Level)의 감지 신호(det)를 출력하고, 상기 가변 지연부(340)로부터 전달되는 클럭 신호의 위상이 상기 고정 지연부(330)로부터 전달되는 클럭 신호의 위상보다 앞설 때에는 로우 레벨(Low Level)의 감지 신호(det)를 출력한다.
PVT 변화에 의해 상기 고정 지연부(330)에서 출력되는 클럭의 위상이 상기 가변 지연부(340)에서 출력되는 클럭의 위상보다 앞서게 되면 상기 위상 감지부(350)는 하이 레벨의 감지 신호(det)를 출력한다. 이후 상기 하이 레벨의 감지 신호(det)에 의해 상기 감지 제어 신호 생성 수단(40)이 활성화되고, 피드백 루프를 통해 상기 n개의 감지 제어 신호(dtc<1:n>) 중 1개씩 그 논리값이 변화하여 상기 가변 지연부(340)의 지연 시간의 양을 감소시킨다. i번의 피드백 동작을 통해 i 개의 논리값이 변한 상기 감지 제어 신호(dtc<1:n>)가 상기 가변 지연부(340)에서 출력되는 클럭의 위상이 상기 고정 지연부(330)에서 출력되는 클럭의 위상보다 앞서게 하면 상기 감지 신호(det)는 다시 로우 레벨이 된다.
도 3a는 도 2에 도시한 고정 지연부의 구성을 나타낸 일 예시도이고, 도 3b는 도 2에 도시한 가변 지연부의 구성을 나타낸 일 예시도이다. 도 3a 및 도 3b에는 상기 고정 지연부와 상기 가변 지연부가 각각 3개의 풀업 제어 단자와 3개의 풀다운 제어 단자가 구비되는 단위 지연기의 조합으로 구성되는 것이 도시되어 있다. 그러나 도시한 풀업 제어 단자와 풀다운 제어 단자의 수는 일 실시예에 의한 것으로서, 도면에 도시한 형태에 한정되지는 않는다.
도시한 바와 같이, 상기 고정 지연부(330)는 상기 제 1 지연부(310)로부터 전달되는 클럭 신호(in1)를 소정 시간 지연시키기 위한 단위 지연기(332)의 직렬 연결 조합으로 구성된다. 여기에서 상기 단위 지연기(332)는 총 n/3개가 구비된다고 볼 수 있다.
이 때 상기 단위 지연기(332)는 각각 앞 단의 단위 지연기로부터 전달되는 신호를 제어하기 위한 3개의 풀업 제어 단자(plup)와 3개의 풀다운 제어 단자(pldn)를 구비하며, 상기 고정 지연부(330)의 모든 단위 지연기(332)의 풀업 제어 단자(plup)에는 그라운드 전압(VSS)이 인가되고, 모든 단위 지연기(332)의 풀다운 제어 단자(pldn)에는 외부 공급전원(VDD)이 인가된다.
상기 가변 지연부(340) 또한 상기 제 2 지연부(320)로부터 전달되는 클럭 신호(in2)를 상기 n개의 감지 제어 신호(dtc<1:n>)의 제어에 따라 지연시키기 위한 단위 지연기(342)의 직렬 연결 조합으로 구성되며, 여기에서도 상기 단위 지연기(342)는 n/3개가 구비된다고 볼 수 있다. 이 때 마찬가지로 각각의 단위 지연기(342)는 3개의 풀업 제어 단자(plup)와 3개의 풀다운 제어 단자(pldn)를 구비한다. 상기 가변 지연부(340)의 모든 단위 지연기(342)의 풀업 제어 단자(plup)에는 상기 감지 제어 신호(dtc<1:n>)가 각각 한 개씩 입력되며, 모든 단위 지연기(342)의 풀다운 제어 단자(pldn)에는 상기 감지 제어 신호(dtc<1:n>)의 반전 신호인 부 감지 제어 신호(/dtc<1:n>)가 각각 한 개씩 입력된다.
이와 같은 구성을 통해 상기 고정 지연부(330)는 상기 제 1 지연부(310)로부터 전달되는 클럭 신호에 최소한의 지연 시간을 부여하여 생성한 출력 클럭(out1)을 상기 위상 감지부(350)에 전달하는 동작을 수행하고, 상기 가변 지연부(340)는 상기 제 2 지연부(320)로부터 전달되는 클럭 신호에 상기 감지 제어 신호(dtc<1:n>)가 지시하는 만큼의 지연 시간을 부여하여 생성한 출력 클럭(out2)을 상기 위상 감지부(350)에 전달하는 동작을 수행하게 된다.
도 4는 도 3a 및 도 3b에 도시한 단위 지연기의 상세 구성도로서, 상기 고정 지연부와 상기 가변 지연부에 구비되는 단위 지연기는 같은 형태로 구성되므로 하나의 도면에 도시하였다.
도시한 것과 같이, 각각의 단위 지연기(332, 342)는 풀업 동작을 수행하기 위해 상기 외부 공급전원(VDD) 입력단과 제 1 노드(N1) 사이에 구비되는 제 1 ~ 제 4 트랜지스터(TR1 ~ TR4), 게이트 단에 입력 신호(in)가 인가되고 상기 제 1 노드(N1)와 제 2 노드(N2) 사이에 구비되는 제 5 트랜지스터(TR5), 게이트 단에 상기 입력 신호(in)가 인가되고 상기 제 2 노드(N2)와 제 3 노드(N3) 사이에 구비되는 제 6 트랜지스터(TR6) 및 풀다운 동작을 수행하기 위해 상기 제 3 노드(N3)와 접지단 사이에 구비되는 제 7 ~ 제 10 트랜지스터(TR7 ~ TR10)로 구성되며, 출력 신호(out)는 상기 제 2 노드(N2)에 형성된다.
상기 고정 지연부(330)에 구비되는 단위 지연기(332)의 제 1 ~ 제 4 트랜지스터(TR1 ~ TR4)의 게이트 단에는 상기 그라운드 전압(VSS)이 인가되어 각 트랜지스터들의 구동력은 강해지게 된다. 또한 제 6 ~ 제 10 트랜지스터(TR6 ~ TR10)의 게이트 단에는 상기 외부 공급전원(VDD)이 인가되어 각 트랜지스터들의 구동력이 강해진다. 이 때 상기 입력 신호(in)는 앞 단의 단위 지연기(332)로부터 전달되는 클럭 신호이고, 상기 출력 신호(out)는 뒤 단의 단위 지연기(332)에 전달되는 클럭 신호이다. 가장 앞 단의 단위 지연기(332)에 입력되는 상기 입력 신호(in)는 상기 제 1 지연부(310)로부터 전달되는 클럭 신호(in1)이고, 가장 뒤 단의 단위 지연기(332)의 출력 신호(out)는 상기 위상 비교부(350)에 전달되는 클럭 신호(out1)인 것을 이해할 수 있다.
반면에 상기 가변 지연부(340)에 구비되는 단위 지연기(342)에서는 제 1 트랜지스터(TR1)의 게이트 단에 상기 그라운드 전압(VSS)이 인가되고, 제 6 트랜지스터(TR6)의 게이트 단에 상기 외부 공급전원(VDD)이 인가된다. 그리고 제 2 ~ 제 4 트랜지스터(TR2 ~ TR4)의 게이트 단에는 각각 상기 감지 제어 신호(dtc<1:n>)가 한 개씩 입력되고, 제 8 ~ 제 10 트랜지스터(TR8 ~ TR10)의 게이트 단에는 각각 상기 부 감지 제어 신호(/dtc<1:n>)가 한 개씩 입력된다. 각각의 단위 지연기(342)는 입 력되는 각각의 부 감지 제어 신호(/dtc<1:n>) 중 로우 레벨인 신호가 많을수록, 감지 제어 신호(dtc<1:n>) 중 하이 레벨인 신호가 많을수록 각각의 트랜지스터들의 구동력이 강해지는 형태로 구성되어 있다. 이 때 상기 입력 신호(in)는 앞 단의 단위 지연기(342)로부터 전달되는 클럭 신호이고, 상기 출력 신호(out)는 뒤 단의 단위 지연기(342)에 전달되는 클럭 신호이다. 가장 앞 단의 단위 지연기(342)에 입력되는 상기 입력 신호(in)는 상기 제 2 지연부(320)로부터 전달되는 클럭 신호(in2)이고, 가장 뒤 단의 단위 지연기(342)의 출력 신호(out)는 상기 위상 비교부(350)에 전달되는 클럭 신호(out2)인 것을 이해할 수 있다.
이와 같은 구성을 통해 상기 고정 지연부(330)는 상기 제 1 지연부(310)로부터 전달되는 신호에 대해 최소한의 지연 시간을 부여한다. 이는 각각의 단위 지연기(332)에 구비된 트랜지스터들의 구동력이 강하므로 입력 신호(in)에 부여되는 지연 시간이 최소화되기 때문이다. 그러나 상기 가변 지연부(340)는 상기 감지 제어 신호(dtc<1:n>)의 제어에 따라 상기 제 2 지연부(320)로부터 전달되는 신호에 지연 시간을 부여한다. 이는 각각의 단위 지연기(342)에 구비되는 트랜지스터들의 구동력이 상기 감지 제어 신호(dtc<1:n>)의 제어에 따라 변화하기 때문이며, 이에 따라 상기 가변 지연부(340)는 상기 제 2 지연부(320)로부터 전달되는 클럭 신호에 대해 가변적인 지연 시간을 부여하여 상기 위상 감지부(350)에 전달한다.
도 5는 도 1에 도시한 감지 제어 신호 생성 수단의 구성도이다.
상기 감지 제어 신호 생성 수단(40)은, 상기 제 1 리셋 신호(rst1)에 의해 초기화되어 상기 기준 클럭(clk_ref)의 주파수를 소정 수만큼 나누어 출력하는 클 럭 분주부(410), 상기 감지 신호(det)와 상기 클럭 분주부(410)에서 출력되는 클럭 신호를 조합하는 신호 조합부(420) 및 상기 제 1 리셋 신호(rst1)와 상기 신호 조합부(420)의 출력 클럭 신호를 입력 받아 상기 n개의 감지 제어 신호(dtc<1:n>)를 생성하는 감지 제어 신호 생성부(430)로 구성된다.
이 때, 상기 클럭 분주부(410)는 일반적인 클럭 분주기의 구성을 가지며, 상기 신호 조합부(420)는 낸드게이트와 인버터의 직렬 연결 조합으로 구성된다.
그리고 상기 감지 제어 신호 생성부(430)는, 상기 제 1 리셋 신호(rst1)에 의해 초기화되며 상기 신호 조합부(420)의 출력 클럭 신호의 전위 레벨에 따라 앞 단의 플립플롭(FF<i>)으로부터 전달되는 신호를 뒤 단으로 전달하는 형태로 직렬 연결된 n개의 플립플롭(FF<1:n>)으로 구성된다. 이 때 상기 n개의 플립플롭(FF<1:n>) 중 가장 앞 단에 구비되는 플립플롭(FF<1>)은 상기 그라운드 전압(VSS)을 입력 신호로 하고, 감지 제어 신호 n(dtc<n>)을 출력한다. 그 외의 플립플롭(FF<2:n>)들은 앞 단의 플립플롭(FF<i>)에서 출력되는 감지 제어 신호(dtc<n-i+1>)를 입력 받으며, 이에 따라 마지막 단의 플립플롭(FF<n>)은 감지 제어 신호 2(dtc<2>)를 입력 받아 감지 제어 신호 1(dtc<1>)을 출력한다.
상기 제 1 리셋 신호(rst1)가 인에이블 되는 동안에는 상기 클럭 분주부(410)의 출력 신호가 로우 레벨로 디스에이블 되어 상기 감지 제어 신호 생성부(430)는 동작하지 않는다. 그러나 상기 제 1 리셋 신호(rst1)가 디스에이블 되면 상기 감지 제어 신호 생성부(430)에서 출력되는 n개의 감지 제어 신호(dtc<1:n>)는 모두 하이 레벨로 초기화 된다. 이후 상기 클럭 분주부(410)는 상기 기준 클 럭(clk_ref)의 주기를 소정 배수로 늘려 출력하게 되고, 상기 감지 신호(det)가 하이 레벨일 때 상기 신호 조합부(420)는 상기 클럭 분주부(410)의 출력 신호를 상기 감지 제어 신호 생성부(430)에 전달한다.
상기 감지 제어 신호 생성부(430)의 n개의 플립플롭(FF<1:n>)은 상기 신호 조합부(420)로부터 전달되는 클럭 신호의 전위가 하이 레벨일 때 순차적으로 각각 앞 단의 플립플롭(FF<i>)의 출력 신호를 뒤 단으로 전달한다. 가장 앞 단의 플립플롭(FF<1>)의 입력 신호가 상기 그라운드 전압(VSS)이므로 상기 신호 조합부(420)에서 출력되는 신호가 하이 레벨이면 감지 제어 신호 n(dtc<n>)부터 역순으로 하이 레벨로부터 로우 레벨로의 레벨 천이가 순차적으로 발생하게 된다. 이러한 동작은 상기 클럭 분주부(410)의 출력 클럭 신호가 로우 레벨일 때에는 중단되며, 상기 감지 신호(det)가 로우 레벨이 되면 완전히 중단되어 상기 n개의 감지 제어 신호(dtc<1:n>)가 갖는 각각의 논리값은 고정된다.
즉, 상기 감지 신호(det)의 전위가 하이 레벨인 동안 상기 감지 제어 신호(dtc<1:n>)의 전위 레벨은 n번 째 신호부터 순차적으로 로우 레벨로 천이하며, 이와 같은 상기 감지 제어 신호(dtc<1:n>)가 상기 지연 변동 감지 수단(30)의 상기 가변 지연부(340)의 지연량을 제어하게 된다. 이와 같은 동작은 상기 가변 지연부(340)의 출력 클럭 신호가 상기 고정 지연부(330)의 출력 클럭 신호보다 위상이 앞설 때까지 반복적으로 수행되어 상기 감지 신호(det)의 전위가 로우 레벨이 되면 동작이 중지된다.
도 6은 도 1에 도시한 위상 제어 신호 생성 수단의 구성도이다.
도시한 것과 같이, 상기 위상 제어 신호 생성 수단(50)은 각각 제 2 리셋 신호(rst2), 상기 푸쉬 지연 신호(psd), 상기 풀 지연 신호(pld) 및 한 개의 상기 감지 제어 신호(dtc<i>)의 입력에 대응하여 앞 단의 카운터(CNT<i>)로부터 전달되는 신호를 연산하여 출력하는 n개의 카운터(CNT<1:n>)로 구성된다. 이 때 상기 n개의 카운터(CNT<1:n>) 중 가장 앞 단에 구비되는 카운터(CNT<1>)는 상기 제 2 리셋 신호(rst2)를 입력 신호로 하고, 위상 제어 신호 1(phc<1>)을 출력한다. 그 외의 카운터(CNT<2:n>)들은 앞 단의 카운터(CNT<i>)에서 출력되는 위상 제어 신호(phc<i-1>)를 입력 받으며, 이에 따라 마지막 단의 카운터(CNT<n>)는 위상 제어 신호 n-1(phc<n-1>)을 입력 받아 위상 제어 신호 n(phc<n>)을 출력한다.
여기에서 상기 감지 제어 신호(dtc<1:n>)는 상기 n개의 카운터(CNT<1:n>)에 대한 인에이블 신호로 이해할 수 있다. 상기 n개의 감지 제어 신호(dtc<1:n>)는 상기 n개의 카운터(CNT<1:n>)에 각각 대응되며, 상기 카운터(CNT<i>)는 해당 감지 제어 신호(dtc<i>)가 하이 레벨이면 동작하고 해당 감지 제어 신호(dtc<i>)가 로우 레벨이면 동작하지 않는다. 이 때 활성화된 카운터들(CNT<1:j>)로부터 출력되는 상기 위상 제어 신호(phc<1:j>)는 각각 상기 푸쉬 지연 신호(psd)와 상기 풀 지연 신호(pld)의 입력에 대응하여 그 전체의 값이 가감된다.
PVT 변화에 따라 상기 감지 제어 신호(dtc<1:n>)가 변화하게 되면, 상기 위상 제어 신호 생성 수단(50)에서 활성화되는 카운터(CNT<1:j>)의 개수 또한 변화하게 되므로, PVT 변화에 대응되는 상기 위상 제어 신호(phc<1:n>)가 출력되는 것이다.
도 7은 도 1에 도시한 위상 혼합 수단의 구성을 나타낸 일 예시도이다.
도시한 바와 같이, 상기 위상 혼합 수단(60)은 상기 위상 제어 신호(phc<1:n>)의 입력에 대응하여 상기 제 1 내부 지연 클럭(clk_idl1)을 지연시키는 제 1 가변 지연부(610), 상기 위상 제어 신호(phc<1:n>)의 입력에 대응하여 상기 제 2 내부 지연 클럭(clk_idl2)을 지연시키는 제 2 가변 지연부(620) 및 조합 제어 신호(cmc)의 입력에 대응하여 상기 제 1 가변 지연부(610)의 출력 클럭 신호와 상기 제 2 가변 지연부(620)의 출력 클럭 신호를 조합하는 위상 혼합부(630)로 구성된다.
상기 제 1 가변 지연부(610)와 상기 제 2 가변 지연부(620)는 상기 지연 변동 감지 수단(30)에 구비된 가변 지연부(340)와 같은 형태의 구성을 갖는다. 그러나 여기에서는 상기 제 1 가변 지연부(610)의 단위 지연기의 풀업 제어 단자(plup)에는 부 위상 제어 신호(/phc<1:n>)가 각각 3개씩 입력되고 풀다운 제어 단자(pldn)에는 상기 위상 제어 신호(phc<1:n>)가 각각 3개씩 입력되어, 상기 제 1 내부 지연 클럭(clk_idl1)에 대해 가변적인 지연 시간을 부여하는 동작이 수행된다. 그리고 상기 제 2 가변 지연부(620)의 단위 지연기의 풀업 제어 단자(plup)에는 상기 위상 제어 신호(phc<1:n>)가 3개씩 입력되고 풀다운 제어 단자(pldn)에는 상기 부 위상 제어 신호(/phc<1:n>)가 3개씩 입력되어, 상기 제 2 내부 지연 클럭(clk_idl2)에 대한 가변적인 지연 시간을 부여하는 동작이 수행된다.
그리고 상기 위상 혼합부(630)는 상기 조합 제어 신호(cmc)를 입력 받는 인버터(IV), 상기 제 1 가변 지연부(610)의 출력 신호와 상기 인버터(IV)의 출력 신 호를 입력 받는 제 1 낸드게이트(ND1), 상기 제 2 가변 지연부(620)의 출력 신호와 상기 조합 제어 신호(cmc)를 입력 받는 제 2 낸드게이트(ND2), 상기 제 1 낸드게이트(ND1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 출력 노드(Nout)에 그 출력 신호를 전달하는 제 3 낸드게이트(ND3), 상기 제 1 가변 지연부(610)의 출력 신호와 상기 인버터(IV)의 출력 신호를 입력 받는 제 4 낸드게이트(ND4), 상기 제 2 가변 지연부(620)의 출력 신호와 상기 조합 제어 신호(cmc)를 입력 받는 제 5 낸드게이트(ND5) 및 상기 제 4 낸드게이트(ND4)의 출력 신호와 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받아 상기 출력 노드(Nout)에 그 출력 신호를 전달하는 제 6 낸드게이트(ND6)로 구성된다.
이 때 상기 조합 제어 신호(cmc)는 상기 제 1 가변 지연부(610)의 출력 신호의 위상이 상기 제 2 가변 지연부(620)의 출력 신호의 위상보다 앞서게 되면 로우 레벨의 전위를 갖고, 그 반대의 경우 하이 레벨을 갖는 신호이다.
상기 n개의 위상 제어 신호(phc<1:n>) 중 하이 레벨인 신호의 개수와 로우 레벨인 신호의 개수가 동일할 경우, 상기 제 1 가변 지연부(610)의 출력 클럭 신호와 상기 제 2 가변 지연부(620)의 출력 클럭 신호의 위상은 동일하다. 그러나 상기 위상 제어 신호(phc<1:n>) 중 하이 레벨인 신호의 개수가 많게 되면, 상기 제 1 가변 지연부(610) 내에 턴 온(Turn On) 되는 트랜지스터의 수가 더 많아지게 되고, 그로 인해 상기 제 1 가변 지연부(610)의 전체적인 구동력이 강해져 지연 시간이 감소하게 된다. 이 때 상기 제 2 가변 지연부(620) 내에는 턴 오프(Turn Off) 되는 트랜지스터의 수가 더 많아져 전체적인 구동력이 약해지고 지연 시간이 증가한다. 따라서 상기 제 1 가변 지연부(610)의 출력 클럭 신호의 위상이 상기 제 2 가변 지연부(620)의 출력 클럭 신호의 위상보다 앞서게 된다. 이 때 상기 조합 제어 신호(cmc)의 전위는 로우 레벨이 되므로, 상기 제 2 가변 지연부(620)의 출력 클럭 신호는 상기 위상 혼합부(630)의 상기 제 2 낸드게이트(ND2)와 상기 제 5 낸드게이트(ND5)에 의해 차단되고, 상기 제 1 가변 지연부(610)의 출력 클럭 신호만이 상기 위상 혼합부(630)의 상기 제 1 및 제 3 낸드게이트(ND1, ND3), 그리고 상기 제 4 및 제 6 낸드게이트(ND4, ND6)에 의해 각각 비반전 구동되어 상기 출력 노드(Nout)로 출력된다.
반면에 상기 위상 제어 신호(phc<1:n>) 중 로우 레벨인 신호의 개수가 많게 되면, 상기 제 1 가변 지연부(610) 내에 턴 오프 되는 트랜지스터의 수가 더 많아지게 되고, 그로 인해 상기 제 1 가변 지연부(610)의 전체적인 구동력이 약해져 지연 시간이 증가하게 된다. 이 때 상기 제 2 가변 지연부(620) 내에는 턴 온 되는 트랜지스터의 수가 더 많아져 전체적인 구동력이 강해지고 지연 시간이 감소한다. 따라서 상기 제 2 가변 지연부(620)의 출력 클럭 신호의 위상이 상기 제 1 가변 지연부(610)의 출력 클럭 신호의 위상보다 앞서게 된다. 이 때 상기 조합 제어 신호(cmc)의 전위는 하이 레벨이 되므로, 상기 제 1 가변 지연부(610)의 출력 클럭 신호는 상기 위상 혼합부(630)의 상기 제 1 낸드게이트(ND1)와 상기 제 4 낸드게이트(ND4)에 의해 차단되고, 상기 제 2 가변 지연부(620)의 출력 클럭 신호만이 상기 위상 혼합부(630)의 상기 제 2 및 제 3 낸드게이트(ND2, ND3), 그리고 상기 제 5 및 제 6 낸드게이트(ND5, ND6)에 의해 각각 비반전 구동되어 상기 출력 노드(Nout) 로 출력된다.
상술한 바와 같이, 본 발명의 DLL 회로는 PVT 변화를 감지하고 이에 따라 감지 제어 신호 및 위상 제어 신호를 생성하여 제 1 내부 지연 클럭과 제 2 내부 지연 클럭의 위상을 제어하도록 함으로써, DLL 회로가 위치하는 반도체 집적 회로의 PVT 변화에 능동적으로 대처할 수 있게 한다. 따라서 PVT 변화에도 DLL 회로는 정상적인 지연 동작을 수행할 수 있게 되며, 이를 통해 반도체 집적 회로의 오동작을 방지할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로 및 그 제어 방법은 PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 그 결과에 따라 내부 지연 클럭들의 위상 혼합 동작을 제어함으로써 외부 환경이 변화하여도 정상적인 지연 동작을 수행하는 효과가 있다.

Claims (26)

  1. 복수 개의 지연 라인으로부터 전달되는 클럭의 위상을 혼합하는 위상 혼합 수단;
    PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 감지 신호를 생성하는 지연 변동 감지 수단;
    상기 감지 신호의 입력에 대응하여 상기 지연 변동 감지 수단의 동작을 제어하는 감지 제어 신호를 생성하는 감지 제어 신호 생성 수단; 및
    상기 감지 제어 신호의 입력에 대응하여 위상 제어 신호를 생성하여 상기 위상 혼합 수단으로 출력하는 위상 제어 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 감지 제어 신호는 복수 개의 신호의 조합으로 구성되며, 기준 시점 이후 레벨 천이가 일어난 신호의 개수를 통해 지연 변동량에 대한 정보를 담는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    기준 시점 이후 상기 감지 신호의 레벨 천이가 발생하면 상기 감지 제어 신호의 논리값이 고정되며, 상기 감지 제어 신호 중 레벨 천이가 일어난 신호의 개수에 따라 상기 감지 신호의 레벨 천이 시점이 결정되는 것을 특징으로 하는 DLL 회로.
  5. 제 3 항에 있어서,
    상기 감지 제어 신호는 상기 위상 제어 신호 생성 수단에 구비되는 복수 개의 카운터에 대한 인에이블 신호로 활용되는 것을 특징으로 하는 DLL 회로.
  6. 제 3 항에 있어서,
    상기 지연 변동 감지 수단은,
    상기 기준 클럭을 소정 시간 지연시키는 제 1 지연부;
    상기 기준 클럭을 소정 시간 지연시키는 제 2 지연부;
    상기 제 1 지연부로부터 전달되는 클럭 신호를 기 설정된 시간만큼 지연시키는 고정 지연부;
    상기 감지 제어 신호의 제어에 따라 상기 제 2 지연부로부터 전달되는 클럭 신호를 지연 시키는 가변 지연부; 및
    상기 고정 지연부의 출력 클럭 신호와 상기 가변 지연부의 출력 클럭 신호의 위상에 따라 상기 감지 신호를 출력하는 위상 감지부;
    를 포함하며, 상기 제 1 지연부가 상기 기준 클럭에 부여하는 지연 시간과 상기 제 2 지연부가 상기 기준 클럭에 부여하는 지연 시간은 같지 않은 것을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 고정 지연부가 입력 클럭 신호에 대해 부여하는 지연 시간의 양은 상기 가변 지연부가 입력 클럭 신호에 대해 부여하는 지연 시간의 양의 최소값에 해당하는 것을 특징으로 하는 DLL 회로.
  8. 제 6 항에 있어서,
    상기 고정 지연부는 상기 제 1 지연부로부터 전달되는 클럭 신호를 소정 시간 지연시키기 위한 복수 개의 단위 지연기의 직렬 연결 조합을 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 8 항에 있어서,
    상기 복수 개의 단위 지연기 중 하나의 단위 지연기는 각각 앞 단의 단위 지연기로부터 전달되는 신호를 제어하기 위한 적어나 하나 이상의 풀업 제어 단자와 적어도 하나 이상의 풀다운 제어 단자를 구비하며, 상기 단위 지연기의 풀업 제어 단자에는 그라운드 전압이 인가되고 풀다운 제어 단자에는 외부 공급전원이 인가되는 것을 특징으로 하는 DLL 회로.
  10. 제 9 항에 있어서,
    상기 단위 지연기는,
    외부 공급전원 입력단과 제 1 노드 사이에 구비되어 게이트 단이 상기 풀업 제어 단자로 활용되는 제 1 ~ 제 4 트랜지스터;
    게이트 단에 앞 단의 단위 지연기로부터 전달되는 신호가 인가되고 상기 제 1 노드와 제 2 노드 사이에 구비되는 제 5 트랜지스터;
    게이트 단에 앞 단의 단위 지연기로부터 전달되는 신호가 인가되고 상기 제 2 노드와 제 3 노드 사이에 구비되는 제 6 트랜지스터; 및
    상기 제 3 노드와 접지단 사이에 구비되어 게이트 단이 상기 풀다운 제어 단자로 활용되는 제 7 ~ 제 10 트랜지스터;
    를 포함하며, 출력 신호는 상기 제 2 노드에 형성되는 것을 특징으로 하는 DLL 회로.
  11. 제 6 항에 있어서,
    상기 가변 지연부는 상기 제 1 지연부로부터 전달되는 클럭 신호를 상기 복수 개의 감지 제어 신호의 제어에 따라 지연시키기 위한 복수 개의 단위 지연기의 직렬 연결 조합을 포함하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 복수 개의 단위 지연기 중 하나의 단위 지연기는 각각 앞 단의 단위 지연기로부터 전달되는 신호를 제어하기 위한 적어나 하나 이상의 풀업 제어 단자와 적어도 하나 이상의 풀다운 제어 단자를 구비하며, 상기 단위 지연기의 풀업 제어 단자에는 상기 감지 제어 신호가 한 개씩 입력되고 풀다운 제어 단자에는 상기 감지 제어 신호의 반전 신호인 부 감지 제어 신호가 한 개씩이 인가되는 것을 특징으로 하는 DLL 회로.
  13. 제 12 항에 있어서,
    상기 단위 지연기는,
    외부 공급전원 입력단과 제 1 노드 사이에 구비되어 게이트 단에 그라운드 전압이 인가되는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 병렬로 연결되어 각각의 게이트 단이 상기 풀업 제어 단자로 활용되는 제 2 ~ 제 4 트랜지스터;
    게이트 단에 앞 단의 단위 지연기로부터 전달되는 신호가 인가되고 상기 제 1 노드와 제 2 노드 사이에 구비되는 제 5 트랜지스터;
    게이트 단에 앞 단의 단위 지연기로부터 전달되는 신호가 인가되고 상기 제 2 노드와 제 3 노드 사이에 구비되는 제 6 트랜지스터;
    상기 제 3 노드와 접지단 사이에 구비되어 게이트 단에 상기 외부 공급전원이 인가되는 제 7 트랜지스터; 및
    상기 제 7 트랜지스터와 병렬로 연결되어 각각의 게이트 단이 상기 풀다운 제어 단자로 활용되는 제 8 ~ 제 10 트랜지스터;
    를 포함하며, 출력 신호는 상기 제 2 노드에 형성되는 것을 특징으로 하는 DLL 회로.
  14. 제 6 항에 있어서,
    상기 위상 감지부는 상기 가변 지연부의 출력 클럭의 위상이 상기 고정 지연부의 출력 클럭의 위상보다 앞서게 되면 상기 감지 신호의 레벨을 천이하여 출력하는 것을 특징으로 하는 DLL 회로.
  15. 제 3 항에 있어서,
    상기 감지 제어 신호 생성 수단은,
    리셋 신호에 의해 초기화되어 기준 클럭의 주파수를 소정 수만큼 나누어 출력하는 클럭 분주부;
    상기 감지 신호와 상기 클럭 분주부에서 출력되는 클럭 신호를 조합하는 신호 조합부; 및
    상기 리셋 신호와 상기 신호 조합부의 출력 클럭 신호를 입력 받아 상기 복수 개의 감지 제어 신호를 생성하는 감지 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 15 항에 있어서,
    상기 신호 조합부는 낸드게이트와 인버터의 직렬 연결 조합을 포함하는 것을 특징으로 하는 DLL 회로.
  17. 제 15 항에 있어서,
    상기 감지 제어 신호 생성부는 상기 리셋 신호에 의해 초기화되며 상기 신호 조합부의 출력 클럭 신호의 전위 레벨에 따라 앞 단에서 전달되는 신호를 뒤 단으로 전달하는 형태로 직렬 연결된 복수 개의 플립플롭을 포함하며, 상기 복수 개의 플립플롭 중 가장 앞 단에 구비되는 플립플롭은 그라운드 전압을 입력 신호로 하고, 각각의 플립플롭은 감지 제어 신호를 한 개씩 출력하는 것을 특징으로 하는 DLL 회로.
  18. 제 5 항에 있어서,
    상기 위상 제어 신호 생성 수단은 각각 리셋 신호 및 한 개의 상기 감지 제어 신호의 입력에 대응하여 앞 단에서 전달되는 신호를 연산하여 출력하는 형태로 직렬 연결된 복수 개의 카운터를 포함하며, 상기 복수 개의 카운터 중 가장 앞 단에 구비되는 카운터는 상기 리셋 신호를 입력 신호로 하고, 각각의 카운터는 위상 제어 신호를 한 개씩 출력하는 것을 특징으로 하는 DLL 회로.
  19. a) PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 변화된 지연량을 보상하기 위해 위상 제어 신호를 생성하는 단계; 및
    b) 상기 위상 제어 신호에 대응하여 복수 개의 지연 라인으로부터 전달되는 클럭의 위상을 혼합하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  20. 제 19 항에 있어서,
    상기 a) 단계는,
    a-1) PVT 변화에 따른 지연 소자들의 지연량의 변화를 감지하여 감지 신호를 생성하는 단계;
    a-2) 상기 감지 신호의 입력에 대응하여 상기 지연 변동 감지 수단의 동작을 제어하는 감지 제어 신호를 생성하는 단계; 및
    a-3) 상기 감지 제어 신호의 입력에 대응하여 위상 제어 신호를 생성하여 위상 혼합 수단으로 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  21. 제 20 항에 있어서,
    상기 감지 제어 신호는 복수 개의 신호의 조합으로 구성되며, 기준 시점 이후 레벨 천이가 일어난 신호의 개수를 통해 지연 변동량에 대한 정보를 담는 것을 특징으로 하는 DLL 회로의 제어 방법.
  22. 제 21 항에 있어서,
    기준 시점 이후 상기 감지 신호의 레벨 천이가 발생하면 상기 감지 제어 신호의 논리값이 고정되며, 상기 감지 제어 신호 중 레벨 천이가 일어난 신호의 개수에 따라 상기 감지 신호의 레벨 천이 시점이 결정되는 것을 특징으로 하는 DLL 회로의 제어 방법.
  23. 제 21 항에 있어서,
    상기 감지 제어 신호는 상기 a-3) 단계의 동작을 위해 구비되는 복수 개의 카운터에 대한 인에이블 신호로 활용되는 것을 특징으로 하는 DLL 회로의 제어 방법.
  24. 제 20 항에 있어서,
    상기 a-1) 단계는,
    a-1-가) 기준 클럭으로부터 전달되는 클럭 신호를 기 설정된 시간만큼 지연시키는 단계;
    a-1-나) 상기 감지 제어 신호의 제어에 따라 상기 기준 클럭으로부터 전달되는 클럭 신호를 지연 시키는 단계; 및
    a-1-다) 상기 a-1-가) 단계의 출력 클럭 신호와 상기 a-1-나) 단계의 출력 클럭 신호의 위상에 따라 상기 감지 신호를 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  25. 제 24 항에 있어서,
    상기 a-1-다) 단계는 상기 a-1-나) 단계의 출력 클럭의 위상이 상기 a-1-가) 단계의 출력 클럭의 위상보다 앞서게 되면 상기 감지 신호의 레벨을 천이하여 출력하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
  26. 제 20 항에 있어서,
    상기 a-2) 단계는,
    a-2-가) 리셋 신호에 의해 초기화되어 기준 클럭의 주파수를 소정 수만큼 나누어 출력하는 단계;
    a-2-나) 상기 감지 신호와 상기 a-2-가) 단계에서 출력되는 클럭 신호를 조합하는 단계; 및
    a-2-다) 상기 리셋 신호와 상기 a-2-나) 단계의 출력 클럭 신호를 입력 받아 상기 감지 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027679B1 (ko) 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357951A (ja) * 1999-06-15 2000-12-26 Mitsubishi Electric Corp 遅延回路、クロック生成回路及び位相同期回路
KR20030002436A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 클럭 동기 회로
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
KR20060041117A (ko) * 2004-11-08 2006-05-11 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357951A (ja) * 1999-06-15 2000-12-26 Mitsubishi Electric Corp 遅延回路、クロック生成回路及び位相同期回路
KR20030002436A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 클럭 동기 회로
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
KR20060041117A (ko) * 2004-11-08 2006-05-11 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7884659B2 (en) 2008-12-26 2011-02-08 Hynix Semiconductor Inc. Phase mixer and delay locked loop including the same
KR101086502B1 (ko) * 2008-12-26 2011-11-25 주식회사 하이닉스반도체 위상혼합회로 및 그를 포함하는 지연고정루프회로

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