KR20030002436A - 클럭 동기 회로 - Google Patents

클럭 동기 회로 Download PDF

Info

Publication number
KR20030002436A
KR20030002436A KR1020010038035A KR20010038035A KR20030002436A KR 20030002436 A KR20030002436 A KR 20030002436A KR 1020010038035 A KR1020010038035 A KR 1020010038035A KR 20010038035 A KR20010038035 A KR 20010038035A KR 20030002436 A KR20030002436 A KR 20030002436A
Authority
KR
South Korea
Prior art keywords
clock signal
delay
phase
output
additional
Prior art date
Application number
KR1020010038035A
Other languages
English (en)
Other versions
KR100437539B1 (ko
Inventor
이성훈
곽종태
권창기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038035A priority Critical patent/KR100437539B1/ko
Priority to US10/136,304 priority patent/US6573771B2/en
Priority to JP2002165426A priority patent/JP3932448B2/ja
Publication of KR20030002436A publication Critical patent/KR20030002436A/ko
Application granted granted Critical
Publication of KR100437539B1 publication Critical patent/KR100437539B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명에 따른 클럭 동기 회로는, 위상 합성수단을 사용하여 디지털 방식의 지연 동기 루프(DLL)로 구성된 클럭 동기 회로에서 가변 지연 라인(VDL)에 의해 지연된 클럭 신호뿐만 아니라 추가적인 지연 셀에 의해 추가로 지연된 클럭 신호를 출력하고, 이 두 클럭 신호를 합성하여 지연 셀의 지연 시간보다 작은 지연을 갖는 내부 클럭 신호를 출력하여 빠른 시간 동안 정밀하게 외부 클럭 신호와 내부 클럭 신호를 동기시킬 수 있다. 또한, 듀티 사이클(duty cycle)을 조절하는 구동수단과 제어수단을 구비하여 비율을 50%로 설정하여 동작 성능을 향상시킬 수 있는 효과가 있다.

Description

클럭 동기 회로{Clock synchronization circuit}
본 발명은 반도체 메모리 장치의 클럭 동기 회로에 관한 것으로, 보다 상세하게는 위상 합성수단을 사용하여 디지털 지연 동기 루프(delay locked loop; DLL)에서 만들어진 일정 시간만큼의 차이를 갖는 두 개의 클럭 신호의 위상들 사이의 위상을 갖는 클럭 신호를 출력하여 지터(jitter) 특성을 향상시킬 수 있는 클럭 동기 회로에 관한 것이다.
일반적으로 외부 클럭 신호와 데이터, 또는 외부 클럭 신호와 내부 클럭 신호 사이의 스큐(skew)를 보상하기 위한 클럭 발생 장치로서, 클럭 동기 회로(DLL, PLL 등)를 사용한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 클럭 동기 회로를 나타낸 블록도이다. 여기서는 선형 레지스터 제어 지연 동기 루프(linear register controlled DLL)를 예를 들어 설명한다.
클럭 동기 회로는, 외부 클럭 신호(EXCLK)를 버퍼링하는 수신부(1)와, 수신부(1)의 버퍼링 클럭 신호(iCLK)를 일정시간 지연시켜 내부 클럭 신호(INCLK)를 생성하는 가변 지연 라인(2)과, 가변 지연 라인(2)의 내부 클럭 신호(INCLK)의 지연 시간을 모니터링하는 지연 모니터(3)와, 버퍼링 클럭 신호(iCLK)와 내부 클럭 신호(INCLK)의 위상 차이를 비교하여 그 결과(SHL, SHR)를 출력하는 위상 검출기(4)와, 위상 검출기(4)의 출력신호(SHL, SHR)에 따라 가변 지연 라인(2)의 지연 시간을 제어하는 시프트 레지스터(5)를 포함하여 구성된다.
외부 클럭 신호(EXCLK)가 버퍼링된 버퍼링 클럭 신호(iCLK)가 가변 지연 라인(2)에 의해 일정 시간 지연되어 내부 클럭 신호(INCLK)로 출력된다.
내부 클럭 신호(INCLK)는 지연 모니터(3)를 통해 위상 검출기(4)로 입력되어 버퍼링 클럭 신호(iCLK)에 비해 위상이 빠른지 느린지가 판단된다.
위상 검출기(4)는 버퍼링 클럭 신호(iCLK)와 내부 클럭 신호(INCLK)가 동일한 위상을 갖도록 시프트 레지스터(5)를 제어하여 가변 지연 라인(2)에 의해 버퍼링 클럭 신호(iCLK)가 일정 시간 지연되도록 제어한다.
도 2는 도 1의 클럭 동기 회로에서 가변 지연 라인(2)의 상세 회로를 나타낸 회로도이다.
가변 지연 라인(2)은, 시프트 레지스터(5)의 출력 신호(SL1-SLN)에 따라 버퍼링 클럭 신호(iCLK)를 선택적으로 출력하는 낸드게이트들(ND1-NDN)과, 낸드게이트(ND1-NDN)에 의해 선택적으로 출력된 버퍼링 클럭 신호(iCLK)를 지연시키는 직렬 연결된 단위 지연 셀들(DEL1-DELN)과, 전원전압(VCC)이 한 단자에 인가되고, 마지막 단의 단위 지연 셀(DELN)의 출력 신호가 다른 한 단자에 인가되어 내부 클럭 신호(INCLK)를 출력하는 낸드게이트(NDA)를 포함하여 구성된다.
단위 지연 셀(DELN)은 이전 단위 지연 셀(DEL(N-1))의 출력신호가 한 입력단자에 인가되고, 낸드게이트(ND1)의 출력 신호가 다른 입력 단자에 인가되는 낸드게이트(ND1N)와, 전원전압(VCC)이 한 입력단자에 인가되고, 낸드게이트(ND1N)의 출력신호가 다른 입력단자에 인가되는 낸드게이트(ND2N)를 포함하여 구성된다. 여기서, 다른 단위 지연 셀들(DEL1-DEL(N-1))도 단위 지연 셀(DELN)과 동일하게 구성된다.
이와 같이 구성된 종래 기술에 따른 클럭 동기 회로의 동작을 설명하면 다음과 같다.
초기에 시프트 레지스터(5)의 출력 신호(SL1-SLN) 중에서 두 번째 신호(SL2)만이 하이 레벨이고, 다른 신호(SL1, SL3-SLN)는 로우 레벨이었다고 가정하면, 버퍼링 클럭 신호(iCLK)는 두 번째 지연 셀(DEL2)부터 마지막 번째 지연 셀(DELN)까지의 지연 경로를 통해 지연된 내부 클럭 신호(INCLK)를 출력한다.
이때, 위상 검출기(4)는 버퍼링 클럭 신호(iCLK)의 위상과 내부 클럭 신호(INCLK)의 위상을 비교하는데, 그 비교 결과가 버퍼링 클럭 신호(iCLK)의 위상이 내부 클럭 신호(INCLK)의 위상보다 빠르면, 제어 신호(SHL)를 출력하여 시프트 레지스터(5)를 시프트 레프트(shift left)시킨다.
즉, 초기에 시프트 레지스터(5)의 출력 신호(SL1-SLN) 중에서 두 번째 신호(SL2)만이 하이 레벨이고, 다른 신호(SL1, SL3-SLN)는 로우 레벨이었기 때문에, 위상 검출기(4)의 제어 신호(SHL)에 따라 시프트 레지스터(5)의 출력 신호(SL1-SLN) 중에서 첫 번째 신호(SL1)만이 하이 레벨이고, 다른 신호(SL2-SLN)는 로우 레벨이 되어, 버퍼링 클럭 신호(iCLK)는 첫 번째 지연 셀(DEL1)부터 마지막 번째 지연 셀(DELN)까지의 지연 경로를 통해 지연된 내부 클럭 신호(INCLK)를 출력한다.
반대로, 위상 검출기(4)가 버퍼링 클럭 신호(iCLK)의 위상과 내부 클럭 신호(INCLK)의 위상을 비교하여, 그 비교 결과가 버퍼링 클럭 신호(iCLK)의 위상이 내부 클럭 신호(INCLK)의 위상보다 느리면, 제어 신호(SHR)를 출력하여 시프트 레지스터(5)를 시프트 라이트(shift right)시킨다.
즉, 초기에 시프트 레지스터(5)의 출력 신호(SL1-SLN) 중에서 두 번째 신호(SL2)만이 하이 레벨이고, 다른 신호(SL1, SL3-SLN)는 로우 레벨이었기 때문에, 위상 검출기(4)의 제어 신호(SHR)에 따라 시프트 레지스터(5)의 출력 신호(SL1-SLN) 중에서 세 번째 신호(SL3)만이 하이 레벨이고, 다른 신호(SL1, SL2, SL4-SLN)는 로우 레벨이 되어, 버퍼링 클럭 신호(iCLK)는 세 번째 지연 셀(DEL3)부터 마지막 번째 지연 셀(DELN)까지의 지연 경로를 통해 지연된 내부 클럭 신호(INCLK)를 출력한다.
이와 같이, 종래 기술에 따른 반도체 메모리 장치의 클럭 동기 회로에서 가변 지연 라인(2)은 낸드게이트(ND11)와 낸드게이트(ND21)가 직렬 연결된 구성인 단위 지연 셀(DEL1)들이 직렬로 연결되어 있다.
따라서, 지연 시간을 증가시키거나 감소시키기 위해서는 단위 지연 셀(DEL1)의 개수를 늘리거나 줄이는 방법을 사용한다. 여기서 증가되거나 감소되는 지연 시간의 최소 단위가 하나의 단위 지연 셀(DEL1)의 지연 시간이 되므로, 단위 지연 셀(DEL1)의 지연 시간보다 작은 단위의 정밀한 지연이 필요한 경우 이를 제어할 수없는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 디지털 방식의 지연 동기 루프(DLL)로 구성된 클럭 동기 회로에서 지연율을 조절하여 지터(jitter) 특성을 향상시키는 것이다.
본 발명의 다른 목적은, 내부 클럭 신호의 듀티 사이클(duty cycle)을 조절하여 동작 성능을 향상시키는 것이다.
도 1은 종래 기술에 따른 클럭 동기 회로를 나타낸 블록도.
도 2는 도 1의 블록도에서 가변 지연 라인의 상세 회로를 나타낸 회로도.
도 3은 본 발명에 따른 클럭 동기 회로를 나타낸 블록도.
도 4는 도 3의 블록도에서 가변 지연 라인의 상세 회로를 나타낸 회로도.
도 5는 도 3의 블록도에서 위상 합성부의 상세 회로를 나타낸 회로도.
도 6은 도 5의 회로도에서 구동부의 상세 회로를 나타낸 회로도.
도 7은 도 5에 도시된 위상 합성부의 동작을 나타낸 타이밍도.
도 8은 본 발명에 따른 클럭 동기 회로의 다른 실시예를 나타낸 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110 : 수신부20, 120 : 가변 지연 라인
30, 130 : 지연 모니터40, 140 : 위상 검출기
50, 150 : 시프트 레지스터60, 160 : 위상 합성부
70, 170 : 제어부81-8N, 91-9N : 구동부
100 : 합성부180 : 듀티 구동부
190 : 듀티 사이클 제어부
DEL11-DEL1N : 단위 지연 셀
ADEL : 추가 지연 셀
ND31-ND3N, ND41-ND4N, ND51-ND5N, ND60, ND70, NDA, NDB : 낸드게이트
PM1, PM2 : 피모스 트랜지스터
NM1, NM2 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭 동기 회로는, 외부로부터 입력된 외부 클럭 신호를 일정시간 지연시켜 정상 지연 클럭 신호를 출력하고, 상기 정상 지연 클럭 신호를 일정시간 지연시킨 추가 지연 클럭 신호를 출력하는 클럭 동기 제어 수단; 상기 가변 지연 라인의 정상 지연 클럭 신호 및 추가 지연 클럭 신호의 위상을 합성하여 내부 클럭 신호를 출력하는 위상 합성 수단; 상기 위상 합성 수단의 동작을 제어하여 상기 내부 클럭 신호의 위상을 결정하는 제어 수단; 상기 클럭 동기 수단의 지연 시간을 조절하는 시프트 레지스터; 및 상기 외부 클럭 신호의 위상과 내부 클럭 신호의 위상을 비교하여 상기 외부 클럭 신호의 위상과 내부 클럭 신호의 위상을 일치시키기 위해 시프트 레지스터를 제어하는 위상 검출 수단을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 실시예로서 클럭 동기 회로를 나타낸 블록도이다. 여기서는 디지털 레지스터 제어 지연 동기 루프(digital register controlled DLL)를 예를 들어 설명한다.
클럭 동기 회로는, 수신부(10), 가변 지연 라인(20), 지연 모니터(30), 위상 검출부(40), 시프트 레지스터(50), 위상 합성부(60) 및 제어부(70)를 포함하여 구성된다.
여기서, 수신부(10)는 외부 클럭 신호(EXCLK)를 입력받아 버퍼링하여 버퍼링 클럭 신호(iCLK)를 출력한다.
가변 지연 라인(20)은 버퍼링 클럭 신호(iCLK)를 일정시간 지연시켜 정상 지연 클럭 신호(NDS)를 출력하고, 그 정상 지연 클럭 신호(NDS)를 일정시간(DL) 지연시킨 추가 지연 클럭 신호(ADS)도 함께 출력한다.
위상 합성부(60)는 가변 지연 라인(20)의 정상 지연 클럭 신호(NDS) 및 추가지연 클럭 신호(ADS)의 위상을 합성하여 두 클럭 신호(NDS, ADS)의 위상 사이에 존재하는 위상을 갖는 내부 클럭 신호(INCLK)를 출력한다.
제어부(70)는 제어신호(SN1-SNN, SA1-SAN)를 출력하여 위상 합성부(60)의 동작을 제어하는데, 내부 클럭 신호(INCLK)의 위상이 정상 지연 클럭 신호(NDS)의 위상과 추가 지연 클럭 신호(ADS)의 위상 사이의 위상을 갖도록 제어신호(SN1-SNN, SA1-SAN)를 설정한다.
도 4는 본 발명에 따른 클럭 동기 회로에서 가변 지연 라인(20)의 상세 회로를 나타낸 회로도이다.
가변 지연 라인(20)은, 시프트 레지스터(50)의 출력 신호(CSL1-CSLN)에 따라 버퍼링 클럭 신호(iCLK)를 선택적으로 출력하는 낸드게이트들(ND31-ND3N)과, 낸드게이트(ND31-ND3N)에 의해 선택적으로 출력된 버퍼링 클럭 신호(iCLK)를 지연시키는 직렬 연결된 단위 지연 셀들(DEL1-DELN)과, 전원전압(VCC)이 한 입력 단자에 인가되고, 단위 지연 셀(DELN)의 출력 신호가 다른 입력 단자에 인가되어 정상 지연 클럭 신호(NDS)를 출력하는 낸드게이트(NDB)와, 정상 지연 클럭 신호(NDS)를 일정시간(DL) 지연시켜 추가 지연 클럭 신호(ADS)를 출력하는 추가 지연 셀(ADEL)을 포함하여 구성된다.
여기서, 단위 지연 셀(DEL1N)은 이전 단위 지연 셀(DEL1(N-1))의 출력신호가 한 입력단자에 인가되고, 낸드게이트(ND31)의 출력 신호가 다른 입력 단자에 인가되는 낸드게이트(ND4N)와, 전원전압(VCC)이 한 입력단자에 인가되고, 낸드게이트(ND4N)의 출력신호가 다른 입력단자에 인가되는 낸드게이트(ND5N)를 포함하여 구성된다. 여기서, 다른 단위 지연 셀들(DEL11-DEL1(N-1))도 단위 지연 셀(DEL1N)과 동일하게 구성된다.
추가 지연 셀(ADEL)은 전원전압(VCC)이 한 입력단자에 인가되고, 정상 지연 클럭 신호(NDS)가 다른 입력단자에 인가되는 낸드게이트(ND60)와, 전원전압(VCC)이 한 단자에 인가되고, 낸드게이트(ND60)의 출력 신호가 다른 입력단자에 인가되어 추가 지연 클럭 신호(ADS)를 출력하는 낸드게이트(ND70)를 포함하여 구성된다. 여기서, 추가 지연 셀(ADEL)은 단위 지연 셀(DEL11-DEL1N)과 동일한 소자로 구성되기 때문에 동일한 단위 지연 시간을 갖는다.
도 5는 위상 합성부(60)의 상세 회로를 나타낸 회로도이다.
위상 합성부(60)는, 정상 지연 클럭 신호(NDS)를 제어신호(SN1-SNN)에 따라 선택적으로 구동하는 구동부(81-8N)와, 추가 지연 클럭 신호(ADS)를 제어신호(SA1-SAN)에 따라 선택적으로 구동하는 구동부(91-9N)와, 구동부들(81-8N, 91-9N)에 의해 구동된 신호들을 합성하여 내부 클럭 신호(INCLK)로 출력하는 합성부(100)를 포함하여 구성된다.
도 6은 위상 합성부(60)에서 구동부(81)의 상세 회로를 나타낸 회로도이다.
구동부(81)는, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 정상 지연 클럭 신호(NDS)가 인가되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)와, 게이트에 제어신호(SN1, /SN1)가 인가되는 엔모스 트랜지스터(NM2) 및 피모스 트랜지스터(PM2)를 포함하여 구성되어 엔모스 트랜지스터(NM2) 및 피모스 트랜지스터(PM2)의 공통 연결된 드레인이 출력 단자(OUT)를 형성한다. 여기서, 다른 구동부(81-8N, 91-9N)도 상기한 구동부(81)와 동일한 소자에 의해 구성된다.
여기서, 제어신호(SN1-SNN)는 정상 지연 클럭 신호(NDS)의 구동을 제어하기 위한 신호이고, 제어신호(SA1-SAN)는 추가 지연 클럭 신호(ADS)의 구동을 제어하기 위한 신호이다.
이와 같이 구성된 본 발명에 따른 클럭 동기 회로의 동작을 설명하면 다음과같다.
초기에 시프트 레지스터(50)의 출력 신호(CSL1-CSLN) 중에서 두 번째 신호(CSL2)만이 하이 레벨이고, 다른 신호(CSL1, CSL3-CSLN)는 로우 레벨이었다고 가정하면, 버퍼링 클럭 신호(iCLK)는 두 번째 지연 셀(DEL12)부터 마지막 번째 지연 셀(DEL1N)까지의 지연 경로를 통해 지연된 정상 지연 클럭 신호(NDS)와 그 정상 지연 클럭 신호(NDS)가 추가 지연 셀(ADEL)을 통해 일정시간(DL) 지연된 추가 지연 클럭 신호(ADS)를 위상 합성부(60)로 출력한다.
여기서, 위상 합성부(60)는 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 따라 정상 지연 클럭 신호(NDS)와 추가 지연 클럭 신호(ADS)의 위상들 사이의 위상을 갖는 내부 클럭 신호(INCLK)를 출력한다.
위상 합성부(60)에 인가되는 정상 지연 클럭 신호(NDS)와 추가 지연 클럭 신호(ADS)의 위상 차이는 추가 지연 셀(ADEL)의 지연 시간만큼이 되는데, 추가 지연 셀(ADEL)은 단위 지연 셀(DEL11-DEL1N)의 지연 시간과 동일한 지연 시간을 갖기 때문에 단위 지연 셀(DEL11-DEL1N)의 지연 시간만큼의 차이가 나게 된다.
따라서, 제어부(70)는 위상 합성부(60)의 내부 클럭 신호(INCLK)가 두 입력 신호들(NDS, ADS)의 어느 쪽 위상에 가깝게 설정할 지에 대한 제어신호(SN1-SNN, SA1-SAN)를 인가하여 두 입력 신호들(NDS, ADS)의 위상 사이에 존재하는 위상을 가진 내부 클럭 신호(INCLK)를 출력한다.
여기서, 위상 합성부(60)의 동작은 다음의 [수학식 1]에 의해 정의될 수 있다.
[수학식 1]
여기서, α는 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 의해 결정되는데, α 값이 커지면, 추가 지연 클럭 신호(ADS)의 위상에 가까운 내부 클럭 신호(INCLK)가 출력되고, α 값이 작아지면, 정상 지연 클럭 신호(NDS)의 위상에 가까운 내부 클럭 신호(INCLK)가 출력된다.
먼저, 버퍼링 클럭 신호(iCLK)의 위상이 내부 클럭 신호(INCLK)의 위상보다 빠른 경우의 동작을 설명하면 다음과 같다.
초기에는, [수학식 1]에서 α값을 "0"으로 설정하는데, 이것은 제어신호(SN1-SNN)가 모두 하이 레벨이 되어 정상 지연 클럭 신호(NDS)를 구동하는 모든 구동부(81-8N)를 인에이블 시키고, 제어신호(SA1-SAN)가 모두 로우 레벨이 되어 추가 지연 클럭 신호(ADS)를 구동하는 모든 구동부(91-9N)는 디스에이블 시키는 것이다.
따라서, 위상 합성부(60)는 정상 지연 클럭 신호(NDS)와 동일한 위상을 갖는 내부 클럭 신호(INCLK)를 출력한다.
이러한 설정은 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 어느 일정 차이만큼 가깝게 되었을 때까지 유지된다.
다음으로, 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 어느 일정 차이만큼 가깝게 되었을 때, [수학식 1]에서 α값을 조금씩 증가시키면서 내부 클럭 신호(INCLK)의 위상을 추가 지연 클럭 신호(ADS)의 위상과 가까워지도록 설정한다.
즉, 제어부(70)의 제어신호(SN1-SNN)에 따라 정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)의 인에이블 되는 개수를 줄이고, 제어신호(SA1-SAN)에 따라 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)의 인에이블 되는 개수를 증가시킨다.
즉, 내부 클럭 신호(INCLK)의 위상을 세밀하게 증가시켜 출력한다.
이러한 동작은 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 될 때까지 반복된다.
만약, 위상 합성부(60)가 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 따라 정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)는 모두 디스에이블 되고 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)는 모두 인에이블 되어, 내부 클럭 신호(INCLK)의 위상이 추가 지연 클럭 신호(ADS)의 위상과 동일하게 되었는데도, 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 되지 않고, 여전히 앞서 있는 경우, 제어부(70)는 제어신호(CON)를 출력하여 시프트 레지스터(50)가 시프트 레프트(shift left)되어 첫 번째 제어신호(CSL1)만 하이 레벨이 되고, 다른 제어신호(CSL2-CSLN)는 모두 로우 레벨이 되어 첫 번째 단위 지연 셀(DEL12)부터 마지막 단위 지연 셀(DEL1N)까지 이어지는 지연 경로를 형성하여 새로운 정상 지연 클럭 신호(NDS) 및 추가 지연 클럭 신호(ADS)를 출력한다.
이러한 동작 후에는 다시 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 따라 정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)의 개수와 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)의 개수를 조절하여, 즉, 내부 클럭 신호(INCLK)의 위상을 세밀하게 조절하여 출력하는데, 이러한 동작은 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 될 때까지 반복된다.
반대로, 버퍼링 클럭 신호(iCLK)의 위상이 내부 클럭 신호(INCLK)의 위상보다 느리면, 초기에는 [수학식 1]에서 α값을 "1"로 설정하여 내부 클럭 신호(INCLK)의 위상이 추가 지연 클럭 신호(ADS)의 위상과 동일하게 설정한다.
이러한 설정은 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 어느 일정 차이만큼 가깝게 되었을 때까지 유지된다.
다음으로, 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 어느 일정 차이만큼 가깝게 되었을 때, [수학식 1]에서 α값을 조금씩 감소시키면서 내부 클럭 신호(INCLK)의 위상을 정상 지연 클럭 신호(NDS)의 위상과 가까워지도록 설정한다.
즉, 제어부(70)의 제어신호(SN1-SNN)에 따라 정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)의 인에이블 되는 개수를 증가시키고, 제어신호(SA1-SAN)에 따라 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)의 인에이블 되는 개수를 감소시킨다.
즉, 내부 클럭 신호(INCLK)의 위상을 세밀하게 감소시켜 출력한다.
이러한 동작은 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 될 때까지 반복된다.
만약, 위상 합성부(60)가 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 따라정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)는 모두 인에이블 되고 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)는 모두 디스에이블 되어, 내부 클럭 신호(INCLK)의 위상이 정상 지연 클럭 신호(NDS)의 위상과 동일하게 되었는데도, 내부 클럭 신호(INCLK)의 위상이 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 되지 않고, 여전히 느린 경우, 제어부(70)는 제어신호(CON)를 출력하여 시프트 레지스터(50)가 시프트 라이트(shift right)되어 세 번째 제어신호(CSL3)만 하이 레벨이 되고, 다른 제어신호(CSL1, CSL2, CSL3-CSLN)는 모두 로우 레벨이 되어 세 번째 단위 지연 셀(DEL13)부터 마지막 단위 지연 셀(DEL1N)까지 이어지는 지연 경로를 형성하여 새로운 정상 지연 클럭 신호(NDS) 및 추가 지연 클럭 신호(ADS)를 출력한다.
이러한 동작 후에는 다시 제어부(70)의 제어신호(SN1-SNN, SA1-SAN)에 따라 정상 지연 클럭 신호(NDS)를 구동하는 구동부(81-8N)의 개수와 추가 지연 클럭 신호(ADS)를 구동하는 구동부(91-9N)의 개수를 조절하여, 즉, 내부 클럭 신호(INCLK)의 위상을 세밀하게 조절하여 출력하는데, 이러한 동작은 버퍼링 클럭 신호(iCLK)의 위상과 동일하게 될 때까지 반복된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 클럭 동기 회로의 다른 실시예를 나타낸 블록도이다.
클럭 동기 회로는, 상기한 실시예와 동일하게 수신부(110), 가변 지연 라인(120), 지연 모니터(130), 위상 검출기(140), 시프트 레지스터(150), 위상 합성부(160) 및 제어부(170)를 포함하여 구성되는데, 추가로 위상 합성부(160)의 합성 클럭 신호(MIXCLK)의 레벨 비율을 설정하여 구동하는 듀티 구동부(180)와, 듀티 구동부(180)의 비율을 제어하는 듀티 사이클 제어부(190)를 포함한다.
듀티 구동부(180)는 듀티 사이클 제어부(190)의 제어신호(DSC)에 의해 위상 합성부(160)의 합성 클럭 신호(MIXCLK)의 하이 레벨인 구간과 로우 레벨인 구간의 비율(time duration ratio)을 동일하게 설정하여 구동한다. 즉, 내부 클럭 신호(INCLK)의 듀티 사이클(duty cycle)의 듀티(duty)를 50%로 만들도록 구동하는 것이다.
예를 들어 내부 클럭 신호(INCLK)가 500MHz의 주파수를 가지고 있다면, 한 클럭 의 주기는 2ns가 되고, 듀티 사이클(duty cycle)의 듀티(duty)가 정확히 50%하고 한다면, 내부 클럭 신호(INCLK)의 하이 레벨인 구간은 1ns가 되고, 로우 레벨인 구간도 1ns가 된다.
이와 같이 듀티 사이클(duty cycle)을 조정하는 이유는 예를 들어 DDR SDRAM의 경우 클럭 신호의 상승 에지뿐만아니라 하강 에지에서도 동작을 수행하기 때문이다.
상기한 동작 이외의 클럭 동기 회로의 동작은 상기한 실시예의 동작과 동일하게 동작하기 때문에 여기서는 그의 상세한 동작 설명은 생략하기로 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 클럭 동기 회로는, 디지털 방식의 지연 동기 루프(DLL)로 구성된 클럭 동기 회로에서 가변 지연 라인(VDL)에 의해 지연된 클럭 신호뿐만 아니라 추가적인 지연 셀에 의해 추가로 지연된 클럭 신호를출력하고, 이 두 클럭 신호를 합성하여 지연 셀의 지연 시간보다 작은 지연을 갖는 내부 클럭 신호를 출력하여 빠른 시간 동안 정밀하게 외부 클럭 신호와 내부 클럭 신호를 동기시킬 수 있다.
또한, 듀티 사이클(duty cycle)을 조절하는 구동수단과 제어수단을 구비하여 비율을 50%로 설정하여 동작 성능을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부로부터 입력된 외부 클럭 신호를 입력받아 버퍼링하여 버퍼링 클럭 신호를 출력하는 수신 수단;
    상기 버퍼링 클럭 신호를 일정시간 지연시켜 정상 지연 클럭 신호를 출력하고, 상기 정상 지연 클럭 신호를 일정시간 지연시킨 추가 지연 클럭 신호를 출력하는 클럭 동기 제어 수단;
    상기 가변 지연 라인의 정상 지연 클럭 신호 및 추가 지연 클럭 신호의 위상을 합성하여 내부 클럭 신호를 출력하는 위상 합성 수단;
    상기 위상 합성 수단의 동작을 제어하여 상기 내부 클럭 신호의 위상을 결정하는 제어 수단;
    상기 클럭 동기 수단의 지연 시간을 조절하는 시프트 레지스터; 및
    상기 버퍼링 클럭 신호의 위상과 내부 클럭 신호의 위상을 비교하여 상기 버퍼링 클럭 신호의 위상과 내부 클럭 신호의 위상을 일치시키기 위해 시프트 레지스터를 제어하는 위상 검출 수단을 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  2. 제 1 항에 있어서,
    상기 클럭 동기 제어 수단은,
    상기 시프트 레지스터의 복수개의 출력 신호에 따라 상기 버퍼링 클럭 신호를 선택적으로 출력하는 복수개의 선택 출력 수단;
    상기 낸드게이트에 의해 선택적으로 출력된 상기 버퍼링 클럭 신호를 지연시키는 직렬 연결된 복수개의 단위 지연 셀;
    전원전압이 한 입력 단자에 인가되고, 마지막 단자의 단위 지연 셀의 출력 신호가 다른 입력 단자에 인가되어 상기 정상 지연 출력신호를 출력하는 출력 구동 수단;
    상기 정상 지연 출력 신호를 일정시간 지연시켜 상기 추가 지연 클럭 신호를 출력하는 추가 지연 셀을 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  3. 제 2 항에 있어서,
    상기 단위 지연 셀은,
    이전 단의 단위 지연 셀의 출력신호가 한 입력단자에 인가되고, 해당하는 선택 출력 수단에 의해 선택적으로 출력된 상기 버퍼링 클럭 신호가 다른 입력 단자에 인가되는 제1 지연 소자;
    전원전압이 한 입력단자에 인가되고, 상기 제1 지연 소자의 출력신호가 다른 입력단자에 인가되는 제 2 지연 소자를 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  4. 제 2 항에 있어서,
    상기 추가 지연 셀은,
    전원전압이 한 입력단자에 인가되고, 정상 지연 출력 신호가 다른 입력단자에 인가되는 제 1 추가 지연 소자;
    전원전압이 한 단자에 인가되고, 제 1 추가 지연 소자의 출력 신호가 다른 입력단자에 인가되어 추가 지연 출력 신호를 출력하는 제 2 추가 지연 소자를 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  5. 제 2 항에 있어서,
    상기 추가 지연 셀은 단위 지연 셀과 동일한 소자로 구성되어 동일한 단위 지연 시간을 갖는 것을 특징으로 하는 클럭 동기 회로.
  6. 제 1 항에 있어서,
    상기 위상 합성 수단은,
    상기 정상 지연 클럭 신호를 상기 제어 수단의 제어신호에 따라 선택적으로 구동하는 복수개의 정상 구동 수단;
    상기 추가 지연 클럭 신호를 상기 제어 수단의 제어신호에 따라 선택적으로 구동하는 복수개의 추가 구동 수단;
    상기 정상 구동 수단과 추가 구동 수단에 의해 구동된 신호를 합성하여 내부 클럭 신호를 출력하는 클럭 합성 수단을 포함하여 구성된 것을 특징으로 하는 클럭 동기 회로.
  7. 제 6 항에 있어서,
    상기 정상 구동 수단은,
    전원전압과 접지전압 사이에 직렬 연결되고,
    게이트에 정상 지연 클럭 신호가 인가되는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터; 및
    게이트에 해당하는 제어 수단의 제어신호가 인가되는 제2 엔모스 트랜지스터 및 제2 피모스 트랜지스터를 포함하여 구성되고,
    제2 엔모스 트랜지스터 및 제2 피모스 트랜지스터의 공통 연결된 드레인이 출력 단자를 형성하는 것을 특징으로 하는 클럭 동기 회로.
  8. 제 6 항에 있어서,
    상기 추가 구동 수단은,
    전원전압과 접지전압 사이에 직렬 연결되고,
    게이트에 추가 지연 클럭 신호가 인가되는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터; 및
    게이트에 해당하는 제어 수단의 제어신호가 인가되는 제2 엔모스 트랜지스터 및 제2 피모스 트랜지스터를 포함하여 구성되고,
    제2 엔모스 트랜지스터 및 제2 피모스 트랜지스터의 공통 연결된 드레인이 출력 단자를 형성하는 것을 특징으로 하는 클럭 동기 회로.
KR10-2001-0038035A 2001-06-29 2001-06-29 클럭 동기 회로 KR100437539B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0038035A KR100437539B1 (ko) 2001-06-29 2001-06-29 클럭 동기 회로
US10/136,304 US6573771B2 (en) 2001-06-29 2002-05-02 Clock synchronization circuit having improved jitter property
JP2002165426A JP3932448B2 (ja) 2001-06-29 2002-06-06 クロック同期回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038035A KR100437539B1 (ko) 2001-06-29 2001-06-29 클럭 동기 회로

Publications (2)

Publication Number Publication Date
KR20030002436A true KR20030002436A (ko) 2003-01-09
KR100437539B1 KR100437539B1 (ko) 2004-06-26

Family

ID=19711520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038035A KR100437539B1 (ko) 2001-06-29 2001-06-29 클럭 동기 회로

Country Status (3)

Country Link
US (1) US6573771B2 (ko)
JP (1) JP3932448B2 (ko)
KR (1) KR100437539B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100557550B1 (ko) * 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
US7176734B2 (en) 2004-02-26 2007-02-13 Samsung Electronics Co., Ltd. Clock signal generation circuits and methods using phase mixing of even and odd phased clock signals
KR100701704B1 (ko) * 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
KR100782481B1 (ko) * 2005-08-18 2007-12-05 삼성전자주식회사 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로
KR100795004B1 (ko) * 2006-06-09 2008-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100832023B1 (ko) * 2007-01-03 2008-05-26 주식회사 하이닉스반도체 반도체 메모리 소자의 지연 고정 루프

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366112A (ja) * 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
KR100424181B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR20040034985A (ko) * 2002-10-18 2004-04-29 엘지전자 주식회사 클럭신호 생성회로
US7205986B2 (en) * 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100543925B1 (ko) * 2003-06-27 2006-01-23 주식회사 하이닉스반도체 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
JP2005050123A (ja) * 2003-07-28 2005-02-24 Nec Micro Systems Ltd スキュー補正回路
KR100541548B1 (ko) * 2003-09-08 2006-01-11 삼성전자주식회사 대역 확산 클럭 발생회로 및 방법
JP2005117442A (ja) * 2003-10-09 2005-04-28 Renesas Technology Corp 半導体集積回路
US6952127B2 (en) * 2003-11-21 2005-10-04 Micron Technology, Inc. Digital phase mixers with enhanced speed
US6982578B2 (en) * 2003-11-26 2006-01-03 Micron Technology, Inc. Digital delay-locked loop circuits with hierarchical delay adjustment
US6982579B2 (en) * 2003-12-11 2006-01-03 Micron Technology, Inc. Digital frequency-multiplying DLLs
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
KR100618825B1 (ko) * 2004-05-12 2006-09-08 삼성전자주식회사 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
US7274236B2 (en) * 2005-04-15 2007-09-25 Micron Technology, Inc. Variable delay line with multiple hierarchy
US7276951B2 (en) * 2005-05-25 2007-10-02 Micron Technology, Inc. Delay line circuit
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
US7629819B2 (en) 2005-07-21 2009-12-08 Micron Technology, Inc. Seamless coarse and fine delay structure for high performance DLL
KR100744069B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀
US7417478B2 (en) * 2006-02-06 2008-08-26 Micron Technology, Inc. Delay line circuit
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
KR100853462B1 (ko) * 2006-08-31 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100805698B1 (ko) * 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR20080037233A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 지연 동기 루프 회로
US7671648B2 (en) * 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
KR100837814B1 (ko) * 2006-12-22 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100850285B1 (ko) 2007-01-11 2008-08-04 삼성전자주식회사 지연고정루프회로 및 그의 제어방법
KR100868016B1 (ko) * 2007-04-13 2008-11-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
JP4772733B2 (ja) * 2007-04-13 2011-09-14 株式会社東芝 Ｄｌｌ回路
US7804344B2 (en) * 2007-04-20 2010-09-28 Micron Technology, Inc. Periodic signal synchronization apparatus, systems, and methods
KR100868017B1 (ko) * 2007-05-11 2008-11-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100907928B1 (ko) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 반도체 메모리 장치
US7907928B2 (en) 2007-11-07 2011-03-15 Micron Technology, Inc. High speed, wide frequency-range, digital phase mixer and methods of operation
JP4703696B2 (ja) * 2008-08-29 2011-06-15 株式会社東芝 Ｄｌｌ回路
KR20100045186A (ko) * 2008-10-23 2010-05-03 삼성전자주식회사 광대역의 지연고정루프회로
JP2011055048A (ja) * 2009-08-31 2011-03-17 Renesas Electronics Corp 多相クロック生成回路
KR101046245B1 (ko) * 2009-11-30 2011-07-04 주식회사 하이닉스반도체 듀티 보정 회로
KR101053539B1 (ko) * 2009-12-24 2011-08-03 주식회사 하이닉스반도체 출력 드라이버를 구비한 데이터 출력 회로
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
KR20110134197A (ko) 2010-06-08 2011-12-14 삼성전자주식회사 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
US8912837B2 (en) * 2012-10-12 2014-12-16 Stmicroelectronics S.R.L. Mux-based digital delay interpolator
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
US10608620B2 (en) * 2018-06-19 2020-03-31 Micron Technology, Inc. Shifter circuits having registers arranged in a folded topology
US11569804B1 (en) * 2022-04-22 2023-01-31 Avago Technologies International Sales Pte. Limited INL detection and calibration for phase-interpolator

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
KR0157952B1 (ko) * 1996-01-27 1999-03-20 문정환 위상 지연 보정 장치
KR19980041606A (ko) * 1996-11-30 1998-08-17 김광호 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치
JPH11110065A (ja) * 1997-10-03 1999-04-23 Mitsubishi Electric Corp 内部クロック信号発生回路
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
KR20000026573A (ko) * 1998-10-21 2000-05-15 윤종용 클럭 주파수 배주 회로
JP3380206B2 (ja) * 1999-03-31 2003-02-24 沖電気工業株式会社 内部クロック発生回路
US6093969A (en) * 1999-05-15 2000-07-25 Lin; Paul T. Face-to-face (FTF) stacked assembly of substrate-on-bare-chip (SOBC) modules
JP4190662B2 (ja) * 1999-06-18 2008-12-03 エルピーダメモリ株式会社 半導体装置及びタイミング制御回路
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
KR100527397B1 (ko) * 2000-06-30 2005-11-15 주식회사 하이닉스반도체 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프
JP2002184937A (ja) * 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557550B1 (ko) * 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
US7176734B2 (en) 2004-02-26 2007-02-13 Samsung Electronics Co., Ltd. Clock signal generation circuits and methods using phase mixing of even and odd phased clock signals
KR100782481B1 (ko) * 2005-08-18 2007-12-05 삼성전자주식회사 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로
KR100701704B1 (ko) * 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
US7423468B2 (en) 2006-01-12 2008-09-09 Hynix Semiconductor Inc. Duty correction circuit of digital type for optimal layout area and current consumption
US7629824B2 (en) 2006-01-12 2009-12-08 Hynix Semiconductor Inc. Duty correction circuit of digital type for optimal layout area and current consumption
KR100795004B1 (ko) * 2006-06-09 2008-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100832023B1 (ko) * 2007-01-03 2008-05-26 주식회사 하이닉스반도체 반도체 메모리 소자의 지연 고정 루프

Also Published As

Publication number Publication date
KR100437539B1 (ko) 2004-06-26
US20030001635A1 (en) 2003-01-02
US6573771B2 (en) 2003-06-03
JP3932448B2 (ja) 2007-06-20
JP2003032105A (ja) 2003-01-31

Similar Documents

Publication Publication Date Title
KR100437539B1 (ko) 클럭 동기 회로
KR100557550B1 (ko) 클럭 동기 회로
US6593786B2 (en) Register controlled DLL reducing current consumption
US7372311B2 (en) Delay locked loop for controlling duty rate of clock
US8018257B2 (en) Clock divider and clock dividing method for a DLL circuit
KR100861297B1 (ko) 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프
JP2004153792A (ja) 加速化モードを備えたレジスタ制御遅延固定ループ
KR100639617B1 (ko) 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US20100201413A1 (en) Clock control circuit and semiconductor device including the same
JP2001237678A (ja) 遅延時間調整方法と遅延時間調整回路
KR100525096B1 (ko) Ｄｌｌ 회로
KR100839499B1 (ko) 딜레이 제어 장치 및 방법
US7629821B2 (en) Semiconductor memory device
US20090016127A1 (en) Duty detection circuit, dll circuit using the same, semiconductor memory circuit, and data processing system
US20040051569A1 (en) Register controlled delay locked loop
KR100631952B1 (ko) Ｄｌｌ 회로의 출력신호 구동장치
KR100543202B1 (ko) 패키지 레벨에서 지연고정루프를 제어하여 클럭관련스펙이 조절 가능한 반도체 장치
KR20050104835A (ko) 지연 동기 루프 장치
KR20040100249A (ko) 동기식 반도체 메모리 소자의 지연고정루프
US8379784B2 (en) Semiconductor memory device
KR100605605B1 (ko) 지연고정루프를 갖는 반도체메모리소자
KR20030049303A (ko) 레지스터 제어형 지연고정루프회로
KR20040102641A (ko) 가속화 모드를 구비한 레지스터 제어 지연고정루프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 11

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 15