JP4772733B2

JP4772733B2 - Ｄｌｌ回路

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Description

本発明は、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路に関し、特に、電磁放射ノイズの強度を低減する機能を有するＤＬＬ回路に関する。

電子機器に搭載されるＬＳＩは、消費電力又は動作周波数の大きさに応じて電磁波を放出する。電磁波は、電磁放射ノイズとして電子機器全体に悪影響を及ぼす。電磁放射ノイズの主な原因は、ＬＳＩに設けられたＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路及び当該ＤＬＬ回路の出力信号（ＤＬＬ出力信号）を使用しているその他の回路から発生する電磁波である。特に、ＤＬＬ出力信号を使用しているその他の回路からは、強い電磁波が発生する。

一方、近年の電子機器の高機能化及び集積技術の向上に伴い、電子機器に搭載されるＬＳＩの消費電力及び動作周波数、並びに集積密度及び数が増加している。その結果、ＬＳＩから放出される電磁波の強度（電磁放射強度）が増加し、電磁放射ノイズが電子機器に与える影響を無視できなくなってきている。

一般的なＬＳＩは、ＤＬＬ回路を備えている。ＤＬＬ回路がロック状態にある場合（すなわち、ＤＬＬ回路及びＤＬＬ回路を備えたＬＳＩが動作状態にある場合）には、ＤＬＬ回路のＤＬＬ出力信号の周波数は一定の値（ＤＬＬＬｏｃｋ周波数）を示す。その結果、ＤＬＬＬｏｃｋ周波数の電磁放射強度が非常に強くなる。

特許文献１には、広範囲に調整可能な遅延時間の最小遅延時間（最小スルーレート）を抑えるＤＬＬ回路が開示されている。しかし、特許文献１は、ＤＬＬ回路に起因する電磁放射ノイズを低減する手段については開示していない。

従って、従来のＤＬＬ回路では、ＤＬＬ回路及びＤＬＬ回路を備えたＬＳＩの電磁放射強度が強くなり、当該ＬＳＩを備えた電子機器が電磁放射ノイズによって悪影響を受けるという問題があった。
特開２００４−２６０６６３号公報

本発明の目的は、ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、電磁放射ノイズの電子機器への影響を低減することである。

本発明の第１態様によれば、入力信号に基づいて同期基準信号を生成する入力部回路と、同期基準信号を遅延する第１遅延部と、前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット部回路と、前記同期基準信号と前記同期対象信号との位相差を比較する位相比較部回路と、前記位相比較部回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御部回路と、前記同期基準信号又は前記同期対象信号を遅延する第２遅延部と、前記位相比較部回路の比較結果が所定の範囲内である場合に、前記第２遅延部の出力信号を選択する第２制御部回路と、を備え、前記位相比較部回路は、前記同期基準信号と前記同期対象信号のうち前記第２遅延部によって遅延された信号と他方の信号との位相差を比較することを特徴とするＤＬＬ回路が提供される。

本発明の第２態様によれば、入力信号に基づいて同期基準信号を生成する入力部回路と、前記入力部回路によって生成された同期基準信号を遅延する第１遅延部と、前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット部回路と、前記入力部回路によって生成された同期基準信号と前記タイミングオフセット部回路によって生成された同期対象信号との位相差を比較する位相比較部回路と、前記位相比較部回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御部と、前記位相比較部回路の比較結果が所定の範囲内である場合に、前記第１制御部によって選択された出力信号を遅延する第２遅延部と、を備えたことを特徴とするＤＬＬ回路が提供される。

本発明によれば、ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、ひいては、電磁放射ノイズの電子機器への影響を低減することができる。

以下に、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一態様であって、本発明の範囲を限定するものではない。

はじめに、本発明の実施例１について説明する。

図１は、本発明の実施例１のＤＬＬ回路の構成を示す回路図である。

本発明の実施例１のＤＬＬ回路は、入力回路１０１、第１遅延部１０２、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５、第１制御回路１０６、及び第２制御回路１０７を備えている。

入力回路１０１は、ＤＬＬ入力信号（２０１）から同期の基準となる「同期基準信号（２０２）」を生成し、第１遅延部１０２及び位相比較回路１０５に出力する。

第１遅延部１０２は、ＤｅｌａｙＬｉｎｅ１０２１及び選択回路１０２２から構成されている。ＤｅｌａｙＬｉｎｅ１０２１と選択回路１０２２は、複数の信号線を介してシリアル接続されている。

ＤｅｌａｙＬｉｎｅ１０２１は、入力回路１０１から出力された「同期基準信号（２０２）」を入力し、所定の遅延時間分だけ遅延させて「遅延同期基準信号（２０３）」を生成する。

選択回路１０２２は、後述する第１制御回路１０６から出力された「制御信号（２０７）」に従って、ＤｅｌａｙＬｉｎｅ１０２１から出力された「遅延同期基準信号（２０３）」の中から「ＤＬＬ出力信号（２０４）」を選択し、タイミングオフセット回路１０３又はＤＬＬ回路に接続されている図示しない外部回路に出力する。

タイミングオフセット回路１０３は、選択回路１０２２から出力された「ＤＬＬ出力信号（２０４）」を入力し、同期位置を調整して「同期対象信号（２０５）」を生成し、第２遅延部１０４に出力する。

第２遅延部１０４は、５個の遅延回路１０４１〜１０４５及び位相比較対象選択回路１０４６から構成されている。各遅延回路１０４１〜１０４５は、それぞれ、異なる遅延時間（Ｄ１〜Ｄ５）を有する。例えば、ＬＳＩに搭載されるプロセッサの動作周波数が１ＧＨｚである場合には、Ｄ１＝２０ｐｓ、Ｄ２＝４０ｐｓ、Ｄ３＝６０ｐｓ、Ｄ４＝８０ｐｓ、Ｄ５＝１００ｐｓである。なお、各遅延回路１０４１〜１０４５の平均遅延時間（上記の例では、Ｄ３＝６０ｐｓ）を有する回路（上記の例では、遅延回路１０４３）を標準遅延回路とする。また、遅延回路１０４１〜１０４５の数は、２個以上であれば幾つでも良い。

各遅延回路１０４１〜１０４５は、それぞれ、タイミングオフセット回路１０３から出力された「同期対象信号（２０５）」を入力し、所定の遅延時間（Ｄ１〜Ｄ５）分だけ遅延させて「遅延同期対象信号（２０８１〜２０８５）」を生成し、位相比較対象選択回路１０４６に出力する。

位相比較対象選択回路１０４６は、後述する選択信号生成回路１０７３から出力された「選択信号（２１４）」に従って、各遅延回路１０４１〜１０４５から出力された「遅延同期対象信号（２０８１〜２０８５）」の中から第２遅延部１０４の出力信号としての「選択遅延同期対象信号（２０９）」を選択し、位相比較回路１０５に出力する。なお、位相比較対象選択回路１０４６は、ＤＬＬ回路がロック状態でないときには、常に、標準遅延回路（例えば、遅延回路１０４３）から出力された「遅延同期対象信号（２０８３」）を選択する。

位相比較回路１０５は、入力回路１０１から出力された「同期基準信号（２０２）」及び位相比較対象選択回路１０４６から出力された「選択遅延同期対象信号（２０９）」を入力し、両者の位相を比較し、「比較結果（２０６）」を第１制御回路１０６に出力する。

第１制御回路１０６は、位相比較回路１０５から出力された「比較結果（２０６）」を入力し、「比較結果（２０６）」に従って、選択回路１０２２を制御するための「制御信号（２０７）」を生成し、選択回路１０２２に出力する。また、第１制御回路１０６は、「比較結果（２０６）」に応じて後述するサイクルカウンタ１０７１をイネーブル状態にするための「サイクルカウンタイネーブル信号（２１０）」を生成し、サイクルカウンタ１０７１に出力する。なお、ＤＬＬ回路は、第１制御回路１０６によって「サイクルカウンタイネーブル信号（２１０）」が生成されたときには、いわゆる「ロック状態」となる。

第２制御回路１０７は、サイクルカウンタ１０７１、比較回路１０７２、及び選択信号生成回路１０７３から構成されている。

サイクルカウンタ１０７１は、第１制御回路１０６から出力された「サイクルカウンタイネーブル信号（２１０）」に応じてサイクル数のカウントを開始し、「サイクルカウント値（２１２）」を比較回路１０７２に出力する。また、サイクルカウンタ１０７１は、後述する比較回路１０７２の「比較結果（２１２）」が「一致する」を示すときには、サイクルカウント値をリセットする。

比較回路１０７２は、サイクルカウンタ１０７１から出力された「サイクルカウント値（２１２）」と所定の「遅延回路の切替サイクル設定値（２１１）」を比較し、「比較結果（２１３）」を選択信号生成回路１０７３に出力する。

選択信号生成回路１０７３は、比較回路１０７２から出力された「比較結果（２１３）」に従って、位相比較対象選択回路１０４６を制御するための「選択信号（２１４）」を生成し、位相比較対象選択回路１０４６に出力する。ここで、選択信号生成回路１０７３は、直前に選択された遅延回路の次に遅延時間の長い遅延回路（例えば、直前に遅延回路１０４３が選択されていた場合には、遅延回路１０４４）から出力された「遅延同期対象信号（２０８３」）が選択されるように「選択信号（２１４）」を生成する。なお、選択信号生成回路１０７３は、直前に選択された遅延回路の次に遅延時間の短い遅延回路から出力された「遅延同期対象信号」が選択されるように「選択信号（２１４）」を生成するように構成されても良い。また、選択信号生成回路１０７３は、直前に選択された遅延回路が最短の遅延時間（又は最長の遅延時間）を有する遅延回路であった場合には、最長の遅延時間（又は最短の遅延時間）を有する遅延回路から出力された「遅延同期対象信号」が選択されるように「選択信号（２１４）」を生成するように構成されても良い。

図２は、本発明の実施例１の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。

はじめに、ロック状態でない場合には（Ｓ２０１−Ｎｏ）、位相比較対象選択回路１０４６は、標準遅延回路（例えば、遅延回路１０４３）から出力された選択遅延同期対象信号（例えば、「選択遅延同期対象信号（２０８３）」）を選択する（Ｓ２０２）。

一方、ロック状態である場合には（Ｓ２０１−Ｙｅｓ）、第１制御回路１０６は、「サイクルカウンタイネーブル信号（２１０）」を生成する（Ｓ２０３）。続いて、サイクルカウンタ１０７は、サイクルカウントを開始する（Ｓ２０４）。続いて、選択信号生成回路１０７３は、比較回路１０７２から出力された「比較結果（２１３）」が一致を示す場合に（Ｓ２０５−Ｙｅｓ）、「選択信号（２１４）」を生成する（Ｓ２０６）。続いて、サイクルカウンタ１０７は、サイクルカウント値をリセットする（Ｓ２０７）。続いて、位相比較対象選択回路１０４６は、直前に選択された遅延回路とは異なる遅延回路（例えば、直前に選択された遅延回路の次に遅延時間の長い遅延回路）から出力された選択遅延同期対象信号を選択する（Ｓ２０８）。

Ｓ２０１〜Ｓ２０８は、終了信号が検出されるまで繰り返される（Ｓ２０９−Ｎｏ）。一方、Ｓ２０２又はＳ２０８の後に終了信号が検出された場合には（Ｓ２０９−Ｙｅｓ）、本発明の実施例１の選択遅延同期対象信号生成処理は終了する。終了信号は、ＬＳＩがスリープ状態に以降する場合、リセットされる場合、及び省電力モードに以降する場合に検出される。なお、省電力モードでは、本発明の実施例１のＤＬＬ回路は、タイミングオフセット回路１０３、第２遅延部１０４、位相比較回路１０５及び第２制御回路１０７の動作を止める。このとき、第１遅延部１０２は、一定の周波数で「ＤＬＬ出力信号（２０４）」を出力する。

本発明の実施例１によれば、ＤＬＬがロック状態であって、かつ、ＬＳＩが動作状態である場合には、位相比較対象選択回路１０４６は、「ＤＬＬ出力信号（２０４）」の周波数が一定のサイクルで変化するように「選択遅延同期対象信号（２０９）」を選択するので、ＬＳＩの電磁放射強度を低減することができ、ひいては、電磁放射ノイズの電子機器への影響を低減することができる。

次に、本発明の実施例２について図面を参照して説明する。本発明の実施例１では、同期対象信号を遅延させる例について説明したが、本発明の実施例２では、同期基準信号を遅延させる例について説明する。なお、本発明の実施例１と同様の内容についての説明は省略する。

図３は、本発明の実施例２のＤＬＬ回路の構成を示す回路図である。

本発明の実施例２のＤＬＬ回路は、入力回路３０１、第１遅延部３０２、タイミングオフセット回路３０３、第２遅延部３０４、位相比較回路３０５、第１制御回路３０６、及び第２制御回路３０７を備えている。

入力回路３０１は、ＤＬＬ入力信号（４０１）から同期の基準となる「同期基準信号（４０２）」を生成し、第２遅延部３０４に出力する。

第１遅延部３０２は、ＤｅｌａｙＬｉｎｅ３０２１及び選択回路３０２２から構成されている。ＤｅｌａｙＬｉｎｅ３０２１と選択回路３０２２は、複数の信号線を介してシリアル接続されている。

ＤｅｌａｙＬｉｎｅ３０２１は、後述する第２遅延部３０４から出力された「選択遅延同期基準信号（４０９）」を入力し、所定の遅延時間分だけ遅延させて「遅延同期基準信号（４０３）」を生成する。

選択回路３０２２は、後述する第１制御回路３０６から出力された「制御信号（４０７）」に従って、ＤｅｌａｙＬｉｎｅ４０２１から出力された「遅延同期基準信号（４０３）」の中から「ＤＬＬ出力信号（４０４）」を選択し、タイミングオフセット回路３０３又はＤＬＬ回路に接続されている図示しない外部回路に出力する。

タイミングオフセット回路３０３は、選択回路３０２２から出力された「ＤＬＬ出力信号（４０４）」を入力し、同期位置を調整して「同期対象信号（４０５）」を生成し、位相比較回路３０５に出力する。

第２遅延部３０４は、５個の遅延回路３０４１〜３０４５及び位相比較対象選択回路３０４６から構成されている。各遅延回路３０４１〜３０４５は、それぞれ、異なる遅延時間（Ｄ１〜Ｄ５）を有する。例えば、ＬＳＩに搭載されるプロセッサの動作周波数が１ＧＨｚである場合には、Ｄ１＝２０ｐｓ、Ｄ２＝４０ｐｓ、Ｄ３＝６０ｐｓ、Ｄ４＝８０ｐｓ、Ｄ５＝１００ｐｓである。なお、各遅延回路３０４１〜３０４５の平均遅延時間（上記の例では、Ｄ３＝６０ｐｓ）を有する回路（上記の例では、遅延回路１０４３）を標準遅延回路とする。また、遅延回路３０４１〜３０４５の数は、２個以上であれば幾つでも良い。

各遅延回路３０４１〜３０４５は、それぞれ、入力回路３０１から出力された「同期基準信号（４０２）」を入力し、所定の遅延時間（Ｄ１〜Ｄ５）分だけ遅延させて「遅延同期基準信号（４０８１〜４０８５）」を生成し、位相比較対象選択回路３０４６に出力する。

位相比較対象選択回路３０４６は、後述する選択信号生成回路３０７３から出力された「選択信号（４１４）」に従って、各遅延回路３０４１〜３０４５から出力された「遅延同期基準信号（４０８１〜４０８５）」の中から第２遅延部３０４の出力信号としての「選択遅延同期対象信号（４０９）」を選択し、位相比較回路３０５に出力する。なお、位相比較対象選択回路３０４６は、ＤＬＬ回路がロック状態でないときには、常に、標準遅延回路（例えば、遅延回路３０４３）から出力された「遅延同期基準信号（４０８３」）を選択する。

位相比較回路３０５は、タイミングオフセット回路３０３から出力された「同期対象信号（４０５）」及び位相比較対象選択回路３０４６から出力された「選択遅延同期基準信号（４０９）」を入力し、両者の位相を比較し、「比較結果（４０６）」を第１制御回路３０６に出力する。

なお、第１制御回路３０６及び第２制御回路３０７は、本発明の実施例１の第１制御回路１０６及び第２制御回路１０７と同様である。

図４は、本発明の実施例２の選択遅延同期基準信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。

はじめに、ロック状態でない場合には（Ｓ２０１−Ｎｏ）、位相比較対象選択回路３０４６は、標準遅延回路（例えば、遅延回路３０４３）から出力された選択遅延同期基準信号（例えば、「選択遅延同期基準信号（４０８３）」）を選択する（Ｓ４０２）。

一方、ロック状態である場合には（Ｓ４０１−Ｙｅｓ）、図２のＳ２０３〜Ｓ２０７と同様の処理が行われる（Ｓ４０３）。続いて、位相比較対象選択回路３０４６は、直前に選択された遅延回路とは異なる遅延回路（例えば、直前に選択された遅延回路の次に遅延時間の長い遅延回路）から出力された選択遅延同期基準信号を選択する（Ｓ４０４）。

Ｓ４０１〜Ｓ４０４は、終了信号が検出されるまで繰り返される（Ｓ４０５−Ｎｏ）。一方、Ｓ４０２又はＳ４０４の後に終了信号が検出された場合には（Ｓ４０５−Ｙｅｓ）、本発明の実施例２の選択遅延同期基準信号生成処理は終了する。

本発明の実施例２によれば、ＤＬＬがロック状態であって、かつ、ＬＳＩが動作状態である場合には、位相比較対象選択回路３０４６は、「ＤＬＬ出力信号（４０４）」の周波数が一定のサイクルで変化するように「選択遅延同期基準信号（４０９）」を選択するので、ＬＳＩの電磁放射強度を低減することができ、ひいては、電磁放射ノイズの電子機器への影響を低減することができる。

次に、本発明の実施例３について図面を参照して説明する。本発明の実施例１では、同期対象信号を遅延させる例について説明したが、本発明の実施例３では、ＤＬＬ出力信号を遅延させる例について説明する。なお、本発明の実施例１及び２と同様の内容についての説明は省略する。

図５は、本発明の実施例３のＤＬＬ回路の構成を示す回路図である。

本発明の実施例１のＤＬＬ回路は、入力回路５０１、第１遅延部５０２、タイミングオフセット回路５０３、第２遅延部５０４、位相比較回路５０５、第１制御回路５０６、及び第２制御回路５０７を備えている。

第１遅延部５０２の選択回路５０２２は、後述する第１制御回路５０６から出力された「制御信号（６０７）」に従って、ＤｅｌａｙＬｉｎｅ５０２１から出力された「遅延同期基準信号（６０３）」の中から「ＤＬＬ出力信号（６０４）」を選択し、タイミングオフセット回路５０３又は第２遅延部５０４に出力する。

タイミングオフセット回路５０３は、選択回路５０２２から出力された「ＤＬＬ出力信号（６０４）」を入力し、同期位置を調整して「同期対象信号（６０５）」を生成し、位相比較回路５０５に出力する。

第２遅延部５０４は、５個の遅延回路５０４１〜５０４５及びＤＬＬ出力信号選択回路５０４６から構成されている。各遅延回路５０４１〜５０４５は、それぞれ、異なる遅延時間（Ｄ１〜Ｄ５）を有する。例えば、ＬＳＩに搭載されるプロセッサの動作周波数が１ＧＨｚである場合には、Ｄ１＝２０ｐｓ、Ｄ２＝４０ｐｓ、Ｄ３＝６０ｐｓ、Ｄ４＝８０ｐｓ、Ｄ５＝１００ｐｓである。なお、各遅延回路５０４１〜５０４５の平均遅延時間（上記の例では、Ｄ３＝６０ｐｓ）を有する回路（上記の例では、遅延回路５０４３）を標準遅延回路とする。また、遅延回路５０４１〜５０４５の数は、２個以上であれば幾つでも良い。

各遅延回路５０４１〜５０４５は、それぞれ、選択回路５０２２から出力された「ＤＬＬ出力信号（６０４）」を入力し、所定の遅延時間（Ｄ１〜Ｄ５）分だけ遅延させて「遅延ＤＬＬ出力信号（６０８１〜６０８５）」を生成し、ＤＬＬ出力信号選択回路５０４６に出力する。

ＤＬＬ出力信号選択回路５０４６は、後述する選択信号生成回路５０７３から出力された「選択信号（６１４）」に従って、各遅延回路５０４１〜５０４５から出力された「遅延ＤＬＬ出力信号（６０８１〜６０８５）」の中からＤＬＬ回路の出力信号としての「選択遅延ＤＬＬ出力信号（６０９）」を選択し、ＤＬＬ回路に接続されている図示しない外部回路に出力する。なお、ＤＬＬ出力信号選択回路５０４６は、ＤＬＬ回路がロック状態でないときには、常に、標準遅延回路（例えば、遅延回路５０４３）から出力された「遅延ＤＬＬ出力信号（６０８３」）を選択する。

位相比較回路５０５は、入力回路１０１から出力された「同期基準信号（６０２）」及びタイミングオフセット回路５０３から出力された「同期対象信号（６０５）」を入力し、両者の位相を比較し、「比較結果（６０６）」を第１制御回路５０６に出力する。

なお、入力回路５０１、第１遅延部５０２のＤｅｌａｙＬｉｎｅ５０２１、第１制御回路５０６、及び第２制御回路５０７は、本発明の実施例１の入力回路１０１、第１遅延部１０２のＤｅｌａｙＬｉｎｅ１０２１、第１制御回路１０６、及び第２制御回路１０７と同様である。

図６は、本発明の実施例３の選択遅延ＤＬＬ出力信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。

はじめに、ロック状態でない場合には（Ｓ６０１−Ｎｏ）、ＤＬＬ出力信号選択回路５０４６は、標準遅延回路（例えば、遅延回路５０４３）から出力された選択遅延ＤＬＬ出力信号（例えば、「選択遅延ＤＬＬ出力信号（５０８３）」）を選択する（Ｓ６０２）。

一方、ロック状態である場合には（Ｓ６０１−Ｙｅｓ）、図２のＳ２０３〜Ｓ２０７と同様の処理が行われる（Ｓ６０３）。続いて、ＤＬＬ出力信号選択回路５０４６は、直前に選択された遅延回路とは異なる遅延回路（例えば、直前に選択された遅延回路の次に遅延時間の長い遅延回路）から出力された選択遅延ＤＬＬ出力信号を選択する（Ｓ６０４）。

Ｓ６０１〜Ｓ６０４は、終了信号が検出されるまで繰り返される（Ｓ６０５−Ｎｏ）。一方、Ｓ６０２又はＳ６０４の後に終了信号が検出された場合には（Ｓ６０５−Ｙｅｓ）、本発明の実施例３の選択遅延ＤＬＬ出力信号生成処理は終了する。

本発明の実施例３によれば、ＤＬＬがロック状態であって、かつ、ＬＳＩが動作状態である場合には、ＤＬＬ出力信号選択回路５０４６は、「ＤＬＬ出力信号（６０４）」の周波数が一定のサイクルで変化するように「遅延ＤＬＬ出力信号（６０９）」を選択するので、ＬＳＩの電磁放射強度を低減することができ、ひいては、電磁放射ノイズの電子機器への影響を低減することができる。

また、本発明の実施例３によれば、第２遅延部５０４が第１遅延部５０２の後段に接続されるので、ＤＬＬ回路の設計を容易化することができる。

比較例

次に、本発明の比較例について図面を参照して説明する。なお、実施例１〜３と同様の内容についての説明は省略する。

図７は、本発明の比較例のＤＬＬ回路の構成を示す回路図である。

本発明の比較例のＤＬＬ回路は、入力回路７０１、第１遅延部７０２、タイミングオフセット回路７０３、位相比較回路７０５、及び第１制御回路７０６を備えている。

タイミングオフセット回路７０３は、選択回路７０２２から出力された「ＤＬＬ出力信号（８０４）」を入力し、同期位置を調整して「同期対象信号（８０５）」を生成し、位相比較回路７０５に出力する。

位相比較回路７０５は、入力回路７０１から出力された「同期基準信号（８０２）」及びタイミングオフセット回路７０３から出力された「同期対象信号（８０５）」を入力し、両者の位相を比較し、「比較結果（８０６）」を第１制御回路７０６に出力する。

第１制御回路７０６は、位相比較回路７０５から出力された「比較結果（８０６）」を入力し、「比較結果（８０６）」に従って、選択回路７０２２を制御するための「制御信号（８０７）」を生成し、選択回路７０２２に出力する。

なお、入力回路７０１及び第１遅延部７０２は、本発明の実施例１の入力回路１０１及び第１遅延部１０２と同様である。

図８は、本発明の実施例１〜３のＤＬＬ回路及び本発明の比較例のＤＬＬ回路を備えたＬＳＩの電磁波放射強度の分布の一例を示すグラフである。図８Ａは、本発明の比較例のＤＬＬ回路を備えたＬＳＩの電磁波放射強度の分布の一例を示し、図８Ｂは、本発明の実施例１〜３のＤＬＬ回路を備えたＬＳＩの電磁波放射強度の分布の一例を示す。

本発明の比較例のＤＬＬ回路は、ＤＬＬがロック状態であって、かつ、ＬＳＩが動作状態である場合には、「ＤＬＬ出力信号（８０４）」の周波数（ＤＬＬロック周波数）が一定であるため、電磁波放射強度の最大値は大きくなり（Ｌｅｖｅｌ−Ａ）、かつ、ＤＬＬロック周波数の幅は狭くなる（図８Ａを参照）。図８Ａに示されるように、本発明の比較例のＤＬＬ回路では、特定の周波数における電磁波放射強度が強くなる。

一方、本発明の実施例１〜３のＤＬＬ回路は、ＤＬＬがロック状態であって、かつ、ＬＳＩが動作状態である場合には、「ＤＬＬ出力信号」の周波数が一定のサイクルでスイングするように処理を行うので、電磁波放射強度の最大値は本発明の比較例に比べて小さくなり（Ｌｅｖｅｌ−Ｂ）、かつ、ＤＬＬロック周波数の幅は広くなる（図８Ｂを参照）。図８Ｂに示されるように、本発明の実施例１〜３のＤＬＬ回路では、電磁波放射強度の最大値を示す周波数帯域が広がり、かつ、その最大値も小さくなる。

以上のことから、本発明の実施例１〜３のＤＬＬ回路では、本発明の比較例のＤＬＬ回路に比べて電磁波放射強度が低減されることが分かった。

本発明の実施例１のＤＬＬ回路の構成を示す回路図である。本発明の実施例１の選択遅延同期対象信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。本発明の実施例２のＤＬＬ回路の構成を示す回路図である。本発明の実施例２の選択遅延同期基準信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。本発明の実施例３のＤＬＬ回路の構成を示す回路図である。本発明の実施例３の選択遅延ＤＬＬ出力信号生成処理におけるＤＬＬ回路の処理手順を示すフローチャートである。本発明の比較例のＤＬＬ回路の構成を示す回路図である。本発明の実施例１〜３のＤＬＬ回路及び本発明の比較例のＤＬＬ回路によって放出される電磁波放射強度の分布の一例を示すグラフである。

符号の説明

１０１入力回路
１０２第１遅延部
１０２１ＤｅｌａｙＬｉｎｅ
１０２２選択回路
１０３タイミングオフセット回路
１０４第２遅延部
１０４１〜１０４５遅延回路
１０４６位相比較対象選択回路
１０５位相比較回路
１０６第１制御回路
１０７第２制御回路
１０７１サイクルカウンタ
１０７２比較回路
１０７３選択信号生成回路

Claims

入力信号に基づいて同期基準信号を生成する入力回路と、
同期基準信号を遅延する第１遅延部と、
前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路と、
前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御回路と、
前記タイミングオフセット回路によって生成された同期対象信号を、それぞれ異なる遅延時間分だけ遅延する複数の遅延回路を有する第２遅延部と、
前記位相比較回路の比較結果が所定の範囲内である場合に、前記複数の遅延回路の出力信号の中から前記第２遅延部の出力信号を選択する第２制御回路と、を備え、
前記位相比較回路は、前記入力回路によって生成された同期基準信号と前記第２遅延部の出力信号との位相差を比較することを特徴とするＤＬＬ回路。
入力信号に基づいて同期基準信号を生成する入力回路と、
同期基準信号を遅延する第１遅延部と、
前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路と、
前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御回路と、
前記入力部によって生成された同期基準信号を、それぞれ異なる遅延時間分だけ遅延する複数の遅延回路を有する第２遅延部と、
前記位相比較回路の比較結果が所定の範囲内である場合に、前記複数の遅延回路の出力信号の中から前記第２遅延部の出力信号を選択する第２制御回路と、を備え、
前記位相比較回路は、前記第２遅延部の出力信号と前記タイミングオフセット回路によって生成された同期対象信号との位相差を比較することを特徴とするＤＬＬ回路。
入力信号に基づいて同期基準信号を生成する入力回路と、
前記入力回路によって生成された同期基準信号を遅延する第１遅延部と、
前記第１遅延部によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路と、
前記入力回路によって生成された同期基準信号と前記タイミングオフセット回路によって生成された同期対象信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記第１遅延部の出力信号を選択する第１制御回路と、
前記第１遅延部の出力信号を、それぞれ異なる遅延時間分だけ遅延する複数の遅延回路を有する第２遅延部と、
前記位相比較回路の比較結果が所定の範囲内である場合に、前記複数の遅延回路の出力信号の中から前記第２遅延部の出力信号を選択する第２制御回路と、を備えたことを特徴とするＤＬＬ回路。
前記第２制御回路は、
前記第１制御回路の出力信号のサイクル数をカウントするサイクルカウンタと、
前記サイクルカウンタのカウント値と所定の値とを比較する比較回路と、
前記比較回路の比較結果が一致した場合に、前記第２遅延部の出力信号を選択するための選択信号を生成する選択信号生成回路と、を有する請求項１乃至３の何れかに記載のＤＬＬ回路。
前記選択信号生成回路は、前記複数の遅延回路の出力信号のうち、直前に選択した遅延回路の次に遅延時間の長い又は短い出力信号を選択するための前記選択信号を生成する、請求項４に記載のＤＬＬ回路。