TWI536741B - 延遲鎖定迴路及包含其之積體電路 - Google Patents

Description

延遲鎖定迴路及包含其之積體電路

本發明之例示性實施例係關於半導體設計技術，且更特定而言係關於延遲鎖定迴路及包含其之積體電路。

本申請案主張2010年10月27日申請之韓國專利申請案第10-2010-0105440號之優先權，該案之全文以引用的方式併入本文中。

大體而言，諸如雙資料速率同步動態隨機存取記憶體(DDR SDRAM)之電路元件經設計以藉由使用與用於外部系統中之外部時脈同步之內部時脈而將資料及各種信號傳送至外部裝置。此處，當內部時脈最初施加至電路元件時，內部時脈與外部時脈同步，但內部時脈可在傳遞通過包含於電路元件中之各種元件時延遲。結果，內部時脈在最終輸出至外部裝置時常常與外部時脈不同步。

為了穩定地傳送自電路元件輸出之資料及各種信號，在傳遞通過記憶體裝置之元件時延遲之內部時脈將被同步以便匹配自外部裝置施加之外部時脈之邊緣或中心。更具體而言，藉由補償用於將資料載入於匯流排上之時間，內部時脈可與外部時脈同步。用於執行資料載入時間之補償之時脈同步電路的實例包含一延遲鎖定迴路(DLL)電路。

圖1為包含一習知DLL之積體電路之方塊圖。

參看圖1，該習知DLL包含一延遲單元101、一延遲量控制單元103，及一複製延遲105。此處，一積體電路包括該習知DLL、第一時脈路徑107及第二時脈路徑109。該積體電路可為執行一系統內之預設功能之單一晶片(諸如動態隨機存取記憶體(DRAM))，或包含複數個晶片之整個電路。在圖1中，每一區塊在時脈傳遞通過該組件時之具有一延遲量，其中該延遲量藉由括號內之標籤指示。

第一時脈路徑107為傳輸自積體電路之外部輸入之外部時脈EXTCLK作為DLL之輸入時脈INCLK的時脈路徑。

第二時脈路徑109為傳輸DLL之輸出時脈OUTCLK作為目標時脈TGCLK的時脈路徑，該目標時脈TGCLK可用於一系統之目標電路中。舉例而言，當該系統為DRAM時，目標電路可為資料墊DQ，且目標時脈TGCLK可為用於DQ墊之資料選通信號DQS。在此情況下，第二時脈路徑109變成將DLL之輸出時脈OUTCLK作為資料選通信號DQS傳輸至DRAM之外部的時脈路徑。

延遲單元101藉由使輸入時脈INCLK延遲一延遲量(A)來輸出該輸出時脈OUTCLK。

複製延遲單元105藉由將模型化延遲量(D1+D2)反映於自延遲單元101輸出之輸出時脈OUTCLK中/將模型化延遲量(D1+D2)施加至該輸出時脈OUTCLK來輸出一回饋時脈FBCLK。藉由模型化第一時脈路徑107之第一延遲量(D1)與第二時脈路徑109之第二延遲量(D2)的組合延遲量而產生該模型化延遲量(D1+D2)。

延遲量控制單元103藉由偵測介於輸入時脈INCLK與回饋時脈FBCLK之間的相位差來控制延遲單元101之延遲量(A)。

圖2為說明圖1之DLL之操作的時脈時序圖。

參看圖2，延遲量控制單元103控制延遲單元101之延遲量(A)為介於複製延遲單元105之模型化延遲量(D1+D2)與輸入時脈INCLK之週期tCK之間的差。因此，藉由控制該延遲單元101之延遲量(A)為tCK-(D1+D2)，輸入時脈INCLK之相位可與回饋時脈FBCLK之相位同步。

當輸入時脈INCLK之頻率較高時，複製延遲單元105之模型化延遲量(D1+D2)變得大於輸入時脈INCLK之週期tCK。在此情況下，延遲量控制單元103可針對在如由延遲單元101接收之輸入時脈之若干週期的流逝之後接收的輸入時脈INCLK之相位而控制輸入時脈INCLK與回饋時脈FBCLK同步。因而，延遲量控制單元103控制延遲單元101之延遲量(A)等於複製延遲單元105之模型化延遲量(D1+D2)與等於輸入時脈INCLK之多個週期tCK之時間之間的差，亦即，N*tCK-(D1+D2)，N為正整數。

圖3為包含一習知DLL之積體電路之方塊圖，其說明用於在低頻率操作期間增加延遲量之方法，且圖4為說明圖3之DLL之低頻率操作的時脈時序圖。

隨著輸入時脈INCLK之頻率變愈低，輸入時脈INCLK之週期tCK變愈長。當週期tCK比複製延遲單元105之模型化延遲量(D1+D2)及延遲單元101之最大延遲量(A)長時，延遲單元101必須具有增加之延遲量(B)加上延遲量(A)。結果，如圖3及圖4中展示，延遲單元101具有一延遲量(A+B)。

此處，習知DLL之延遲單元101常常由各自具有一極精細單位延遲量之複數個延遲胞元構成。當延遲單元101之延遲量針對一低頻率操作增加時，半導體電路之伴隨面積亦增加。又，由於DLL之時脈路徑變長，故電流消耗增加且引起抖動。

本發明之例示性實施例係針對延遲鎖定迴路及包含其之積體電路，該延遲鎖定迴路及該包含其之積體電路能夠在不增加面積及電流消耗之情況下擴大操作頻率之範圍。

根據本發明之一例示性實施例，一種延遲鎖定迴路包含：一第一延遲單元，該第一延遲單元經組態以藉由使一輸入時脈延遲一延遲來輸出一輸出時脈；一複製延遲單元，該複製延遲單元經組態以藉由使該輸出時脈延遲一延遲來輸出一回饋時脈，該延遲等於用於該延遲鎖定迴路之一第一操作頻率之一第一延遲量與用於該延遲鎖定迴路之一第二操作頻率之一額外延遲量的一總和，其中該第二操作頻率低於該第一操作頻率；及一延遲量控制單元，該延遲量控制單元經組態以藉由比較該輸入時脈之一相位與該回饋時脈之一相位來控制該第一延遲單元之該延遲。

根據本發明之另一例示性實施例，一種積體電路包含：一第一時脈路徑，該第一時脈路徑經組態以輸出一輸入時脈；一第一延遲單元，該第一延遲單元經組態以藉由使該輸入時脈延遲一延遲來輸出一輸出時脈；一複製延遲單元，該複製延遲單元經組態以藉由使該輸出時脈延遲一延遲來輸出一回饋時脈，該延遲等於在該積體電路之一第一操作頻率期間之一第一延遲量與在該積體電路之一第二操作頻率期間之一額外延遲量的一總和，其中該第二操作頻率低於該第一操作頻率；一延遲量控制單元，該延遲量控制單元經組態以藉由比較該輸入時脈之一相位與該回饋時脈之一相位來控制該第一延遲單元之該延遲；及一第二時脈路徑，該第二時脈路徑經組態以傳送該輸出時脈作為用於該積體電路之一目標電路中之一目標時脈，其中該第一時脈路徑及該第二時脈路徑經組態以使該第一時脈路徑及該第二時脈路徑之延遲之一總和增加在該第二頻率操作期間之該額外延遲量。

將參看隨附圖式在下文更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為透徹的且完整的，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，相同參考數字貫穿本發明之各圖及實施例指代相同部分。

圖5A為根據本發明之一實施例的包含一延遲鎖定迴路(DLL)之積體電路之方塊圖。

在圖5A中，在低頻率操作期間使用之延遲量由一陰影標記之區塊表示。此處，積體電路表示執行系統內之預設功能之單一晶片。

參看圖5A，根據該實施例之DLL包含一延遲單元501、一延遲量控制單元503，及一複製延遲505。此外，該積體電路包括該DLL、第一時脈路徑507及第二時脈路徑509，及一操作頻率偵測單元510。在圖5A中，每一區塊針對傳遞通過該組件之一時脈而具有一延遲量，該延遲量如由括號內之對應標籤指示。

延遲單元501藉由使輸入時脈INCLK延遲一延遲量(A)來輸出一輸出時脈OUTCLK。

複製延遲單元505藉由在高頻率操作期間使輸出時脈OUTCLK延遲一延遲量(D1+D2)，且藉由在低頻率操作期間進一步使輸出時脈OUTCLK延遲一額外延遲量(Y)來輸出一回饋時脈FBCLK。藉由模型化包含第一時脈路徑507之第一延遲量(D1)及第二時脈路徑509之第二延遲量(D2)之延遲量而產生該延遲量(D1+D2)。

延遲量控制單元503藉由比較輸入時脈INCLK之相位與回饋時脈FBCLK之相位來控制延遲單元501之延遲量(A)。

第一時脈路徑507傳送自積體電路之外部輸入之外部時脈EXTCLK作為DLL之輸入時脈INCLK。第二時脈路徑509傳送DLL之輸出時脈OUTCLK作為一目標時脈TGCLK，該目標時脈TGCLK可用於一系統之目標電路(圖中未展示)中。

操作頻率偵測單元510偵測自積體電路之外部輸入的外部時脈EXTCLK之操作頻率，且產生用於判定複製延遲單元505及第一時脈路徑507之額外延遲量(Y)的控制信號CTRL。

如上文描述，本發明之一例示性實施例增加複製延遲單元505及第一時脈路徑507之延遲量。根據一實例，藉由添加額外延遲胞元，使延遲單元501之延遲量不額外增加超過延遲單元501之最大延遲量。亦即，第一時脈路徑507藉由使外部時脈EXTCLK延遲該額外延遲量(Y)加上該第一延遲量(D1)而輸出該輸入時脈INCLK，且複製延遲單元505藉由使輸出時脈OUTCLK延遲該額外延遲量(Y)加上該延遲量(D1+D2)而輸出該回饋時脈FBCLK。根據一實例，第一時脈路徑507可包含該DLL之輸入緩衝器。

同時，延遲單元501可包含複數個延遲胞元，每一延遲胞元具有用於在高頻率操作期間精細地控制一延遲量的相對精細單位延遲量。此處，由於該實施例之積體電路藉由使用複製延遲單元505及第一時脈路徑507來增加延遲量，故積體電路之電阻器及電容器可經最佳化以具有根據操作頻率之範圍之所要延遲量。因此，該積體電路可以相對較小面積與可經選定為較大之延遲量來經實施，且因此該積體電路可減少由包含於延遲單元501中之延遲胞元之增加所引起的抖動。

操作頻率偵測單元510藉由比較外部時脈之EXTCLK之頻率與參考頻率來判定操作頻率之範圍，且將控制信號CTRL輸出至複製延遲單元505及第一時脈路徑507。具體而言，當外部時脈EXTCLK之頻率高於該參考頻率時，操作頻率偵測單元510輸出具有一邏輯高位準之控制信號CTRL。另一方面，當外部時脈EXTCLK之頻率低於該參考頻率時，操作頻率偵測單元510輸出具有一邏輯低位準之控制信號CTRL。根據一實例，由於所有三個時脈具有相同時脈頻率，故操作頻率偵測單元510可或者使用輸入時脈INCLK或輸出時脈OUTCLK來判定操作頻率之範圍。此外，操作頻率偵測單元510可偵測操作頻率之三個或三個以上不同範圍，且輸出控制信號CTRL以指示操作頻率屬於該等範圍中之哪一者，從而能夠針對適當範圍調整複製延遲單元505及第一時脈路徑507之額外延遲量(Y)。因此，操作頻率之範圍可藉由使用控制信號而擴大，且可獲得複製延遲單元505及第一時脈路徑507之延遲量之適當調整。

圖5B為根據本發明之另一實施例的包含一DLL之積體電路之方塊圖。在圖5A及圖5B中，相同參考數字用以指代相同元件。

參看圖5B，根據另一實施例之DLL包含一延遲單元501、一延遲量控制單元503，及一複製延遲505。此外，該積體電路包含該DLL、第一時脈路徑511及第二時脈路徑513，及一操作頻率偵測單元510。在圖5B中，包含於該積體電路中之每一組件之操作與圖5A之每一組件之操作實質上相同，除了取代第一時脈路徑511，第二時脈路徑513之延遲量增加一額外延遲量(Y)之外。此處，第二時脈路徑513為傳輸DLL之輸出時脈OUTCLK作為目標時脈TGCLK時的時脈路徑，其中該目標時脈TGCLK可用於一系統之目標電路(圖中未展示)中。舉例而言，當該系統為DRAM時，目標電路可為資料墊DQ，且目標時脈TGCLK可為用於DQ墊之資料選通信號DQS。在此情況下，第二時脈路徑513變成將DLL之輸出時脈OUTCLK作為資料選通信號DQS傳輸至DRAM之外部的時脈路徑。

圖6為說明圖5A之DLL之低頻率操作的時脈時序圖。根據一實例，假設該DLL用於DRAM中。

第一時脈路徑507傳送外部時脈EXTCLK作為DLL之輸入時脈INCLK。此處，使輸入時脈INCLK延遲包含第一延遲量(D1)及對應於該DLL之低頻率操作之額外延遲量(Y)的延遲量。延遲單元501使輸入時脈INCLK進一步延遲該延遲量(A)，且輸出經延遲輸入時脈作為該DLL之輸出時脈OUTCLK。

複製延遲單元505使輸出時脈OUTCLK延遲該延遲量(D1+D2)與該額外延遲量(Y)之總和，且輸出經延遲輸出時脈作為回饋時脈FBCLK。同時，第二時脈路徑509經由資料墊DQ傳送該輸出時脈OUTCLK作為資料選通信號DQS。此處，藉由使輸出時脈OUTCLK延遲該第二延遲量(D2)，輸出該資料選通信號DQS。

此時，延遲量控制單元503藉由使輸入時脈INCLK之相位與回饋時脈FBCLK之相位同步來控制延遲單元501之延遲量(A)。因而，在DRAM外部輸出之資料選通信號DQS(亦即，OUTCLK)具有與外部時脈EXTCLK實質上相同之相位，且因此，回應於資料選通信號DQS而輸出之資料亦具有與外部時脈EXTCLK實質上相同之相位。

圖7為根據本發明之一實施例的圖5A之複製延遲單元505之詳細方塊圖。

參看圖7，複製延遲單元505包括一基本延遲單元701及一額外延遲單元703。

延遲單元701使輸出時脈OUTCLK延遲該延遲量(D1+D2)以輸出一初步回饋時脈FBCLK_P，而不管外部時脈EXTCLK之操作頻率。額外延遲單元703回應於控制信號CTRL使初步回饋時脈FBCLK_P延遲且輸出該回饋時脈FBCLK。

額外延遲單元703包括一延遲胞元707及一多工器705。延遲胞元707使該初步回饋時脈FBCLK_P延遲該額外延遲量(Y)，且多工器705回應於控制信號CTRL而選擇初步回饋時脈FBCLK_P及延遲胞元707之一輸出中之一者來輸出該選定一者作為該回饋時脈FBCLK。

在高頻率操作之情況下，額外延遲單元703回應於一邏輯高位準之控制信號CTRL而選擇且輸出該初步回饋時脈FBCLK_P作為回饋時脈FBCLK。另一方面，在低頻率操作之情況下，額外延遲單元703回應於一邏輯低位準之控制信號CTRL藉由選擇延遲胞元707之輸出而輸出延遲胞元707之該輸出作為回饋時脈FBCLK。此處，可藉由操作頻率偵測單元510產生該控制信號CTRL。

圖8A為圖5A之第一時脈路徑507之詳細方塊圖。其展示使第一時脈路徑507之一延遲量增加複製延遲單元505之該額外延遲量(Y)加上該第一延遲量(D1)的情況。

參看圖8A，第一時脈路徑507包括一基本延遲路徑801及一額外延遲路徑803。

延遲路徑801使該外部時脈EXTCLK延遲該第一延遲量(D1)以輸出一初步輸入時脈INCLK_P，而不管操作頻率。額外延遲路徑803回應於控制信號CTRL使初步輸入時脈INCLK_P延遲且輸出該輸入時脈INCLK。

額外延遲路徑803包括一延遲胞元807及一多工器805。延遲胞元807使該初步輸入時脈INCLK_P延遲該額外延遲量(Y)，且多工器805回應於控制信號CTRL而選擇該初步輸入時脈INCLK_P及延遲胞元807之一輸出中之一者來輸出該選定一者作為該輸入時脈INCLK。

在高頻率操作之情況下，額外延遲路徑803回應於一邏輯高位準之控制信號CTRL而選擇且輸出該初步輸入時脈INCLK_P作為輸入時脈INCLK。另一方面，在低頻率操作之情況下，額外延遲路徑803回應於一邏輯低位準之控制信號CTRL藉由選擇延遲胞元807之輸出而輸出延遲胞元807之該輸出作為輸入時脈INCLK。此處，可藉由操作頻率偵測單元510產生該控制信號CTRL。

圖8B為圖5B之第二時脈路徑513之詳細方塊圖。其展示使第二時脈路徑513之一延遲量增加複製延遲單元505之該額外延遲量(Y)加上該第二延遲量(D2)的情況。

參看圖8B，第二時脈路徑513包括一基本延遲路徑811及一額外延遲路徑813。

延遲路徑811使該輸出時脈OUTCLK延遲該第二延遲量(D2)以輸出一初步目標時脈TGCLK_P，而不管操作頻率。額外延遲路徑813回應於控制信號CTRL使初步目標時脈TGCLK_P延遲且輸出該目標時脈TGCLK。

額外延遲路徑813包括一延遲胞元817及一多工器815。延遲胞元817使該初步目標時脈TGCLK_P延遲該額外延遲量(Y)，且多工器815回應於控制信號CTRL而選擇該初步目標時脈TGCLK_P及延遲胞元817之一輸出中之一者來輸出該選定一者作為該目標時脈TGCLK。

在高頻率操作之情況下，額外延遲路徑813回應於一邏輯高位準之控制信號CTRL而選擇且輸出該初步目標時脈TGCLK_P作為目標時脈TGCLK。另一方面，在低頻率操作之情況下，額外延遲路徑813回應於一邏輯低位準之控制信號CTRL藉由選擇延遲胞元807之輸出而輸出延遲胞元817之該輸出作為目標時脈TGCLK。此處，可藉由操作頻率偵測單元510產生該控制信號CTRL。

圖9為根據本發明之另一實施例的圖5A之複製延遲單元505之詳細方塊圖。

參看圖9，複製延遲單元505包括一基本延遲單元901及一額外延遲單元903。延遲單元901使輸出時脈OUTCLK延遲該延遲量(D1+D2)以輸出一初步回饋時脈FBCLK_P，而不管操作頻率。額外延遲單元903回應於控制信號CTRL使初步回饋時脈FBCLK_P延遲且輸出該回饋時脈FBCLK。

額外延遲單元903包括複數個延遲胞元907_1至907_3及一多工器905。該等延遲胞元907_1至907_3中之每一者分別具有第一至第三額外延遲量(Y1)、(Y2)及(Y3)，且使該初步回饋時脈FBCLK_P延遲第一至第三額外延遲量(Y1)、(Y2)及(Y3)中之一對應者。該多工器905回應於控制信號CTRL而選擇初步回饋時脈FBCLK_P及延遲胞元907_1至907_3之輸出中之一者，且輸出該選定一者作為回饋時脈FBCLK。此處，可藉由操作頻率偵測單元510產生該控制信號CTRL。較佳地，控制信號CTRL為用於選擇四個路徑中之一者的2位元信號。

在高頻率操作之情況下，額外延遲單元903回應於該控制信號CTRL而選擇且輸出該初步回饋時脈FBCLK_P作為回饋時脈FBCLK。另一方面，在低頻率操作之情況下，額外延遲單元903回應於該控制信號CTRL而選擇且輸出該等延遲胞元907_1至907_3之輸出中之一者作為回饋時脈FBCLK。因而，根據另一實施例，藉由使用針對操作頻率之不同範圍指定之各種額外延遲量，操作頻率之範圍可經擴大/分割，其中針對操作頻率之不同範圍，可獲得一適當回饋時脈FBCLK。

圖10A為根據本發明之另一例示性實施例的圖5A之第一時脈路徑507之詳細方塊圖。其展示使第一時脈路徑507之一延遲量增加複製延遲單元505之第一至第三額外延遲量(Y1)、(Y2)及(Y3)中之任一者加上該第一延遲量(D1)的情況。圖10B為根據本發明之另一例示性實施例的圖5B之第二時脈路徑513之詳細方塊圖。其展示使第二時脈路徑513之一延遲量增加複製延遲單元505之第一至第三額外延遲量(Y1)、(Y2)及(Y3)中之任一者加上該第二延遲量(D2)的情況。

如圖10A及圖10B中展示，第一時脈路徑507及第二時脈路徑513中之每一者可包括一延遲路徑及一額外延遲路徑。根據另一實施例，該額外延遲路徑藉由各自具有第一及第三額外延遲量(Y1)、(Y2)及(Y3)之複數個延遲胞元，以及一回應於該控制信號CTRL而選擇具有各種延遲量之輸入信號中之一者的多工器來實施。此處，可藉由操作頻率偵測單元510產生該控制信號CTRL。較佳地，控制信號CTRL為用於選擇四個路徑中之一者的2位元信號。因而，根據另一實施例，藉由使用根據操作頻率之不同範圍之各種額外延遲量，操作頻率之範圍可擴大，且可選擇用於操作頻率之適當範圍。

根據本發明之該等例示性實施例，一積體電路根據操作頻率之一範圍來調整一DLL之複製延遲單元及一時脈路徑之延遲量。此處，該複製延遲單元及該時脈路徑之延遲量可在低頻率操作期間增加。因而，操作頻率之該範圍可在不增加電路面積及電流消耗之情況下擴大。

根據本發明之一例示性實施例，一積體電路可除了用於精細地控制一延遲量之一可變延遲單元之外亦具備一額外延遲單元，該額外延遲單元具有針對操作頻率之不同範圍指定之各種延遲量。結果，該積體電路可以相對較小面積實施且可減少抖動。

根據本發明之例示性實施例，在於低頻率操作期間啟動之額外延遲單元之情況下，積體電路之電阻器及電容器可經最佳化以具有根據操作頻率之範圍之所要延遲量。因而，一積體電路可以相對較小面積實施，同時容納一較大延遲量。

根據本發明之一例示性實施例，一積體電路可藉由使用一簡單多工器來調整一時脈路徑，且因此該積體電路可防止不必要電流消耗。

雖然已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可進行各種改變及修改。

101．．．延遲單元

103．．．延遲量控制單元

105．．．複製延遲單元

107．．．第一時脈路徑

109．．．第二時脈路徑

501．．．延遲單元

503．．．延遲量控制單元

505．．．複製延遲單元

507．．．第一時脈路徑

509．．．第二時脈路徑

510．．．操作頻率偵測單元

511．．．第一時脈路徑

513．．．第二時脈路徑

701．．．基本延遲單元

703．．．額外延遲單元

705．．．多工器

707．．．延遲胞元

801．．．基本延遲路徑

803．．．額外延遲路徑

805．．．多工器

807．．．延遲胞元

811．．．基本延遲路徑

813．．．額外延遲路徑

815．．．多工器

817．．．延遲胞元

901．．．基本延遲單元

903．．．額外延遲單元

905．．．多工器

907_1至907_3．．．延遲胞元

CTRL．．．控制信號

DLL．．．延遲鎖定迴路

EXTCLK．．．外部時脈

FBCLK．．．回饋時脈

FBCLK_P．．．初步回饋時脈

INCLK．．．輸入時脈

INCLK_P．．．初步輸入時脈

OUTCLK．．．輸出時脈

TGCLK．．．目標時脈

TGCLK_P．．．初步目標時脈

圖1為包含一習知DLL之積體電路之方塊圖。

圖2為說明圖1之DLL之操作的時脈時序圖。

圖3為包含一習知DLL之積體電路之方塊圖，圖3說明用於在低頻率操作期間增加延遲量之方法。

圖4為說明圖3之DLL之低頻率操作的時脈時序圖。

圖5A為根據本發明之一實施例的包含一DLL之積體電路之方塊圖。

圖5B為根據本發明之另一實施例的包含一DLL之積體電路之方塊圖。

圖6為說明圖5A之DLL之低頻率操作的時脈時序圖。

圖7為根據本發明之一實施例的圖5A之複製延遲單元之詳細方塊圖。

圖8A為圖5A之第一時脈路徑之詳細方塊圖。

圖8B為圖5B之第二時脈路徑之詳細方塊圖。

圖9為根據本發明之另一實施例的圖5A之複製延遲單元之詳細方塊圖。

圖10A為圖5A之第一時脈路徑之詳細方塊圖。

圖10B為圖5B之第二時脈路徑之詳細方塊圖。

501．．．延遲單元

503．．．延遲量控制單元

505．．．複製延遲單元

507．．．第一時脈路徑

509．．．第二時脈路徑

510．．．操作頻率偵測單元

CTRL．．．控制信號

DLL．．．延遲鎖定迴路

EXTCLK．．．外部時脈

FBCLK．．．回饋時脈

INCLK．．．輸入時脈

OUTCLK．．．輸出時脈

TGCLK．．．目標時脈

Claims (17)

1. 一種延遲鎖定迴路，其包括：一第一延遲單元，該第一延遲單元經組態以藉由使一輸入時脈延遲一延遲來輸出一輸出時脈；一複製延遲單元，該複製延遲單元經組態以藉由使該輸出時脈延遲用於該延遲鎖定迴路之一第一高操作頻率之一第一延遲量，或等於該第一延遲量與用於該延遲鎖定迴路之一第二低操作頻率之一額外延遲量的一總和之一第二延遲量來輸出一回饋時脈，其中該第二低操作頻率低於該第一高操作頻率；及一延遲量控制單元，該延遲量控制單元經組態以藉由比較該輸入時脈之一相位與該回饋時脈之一相位來控制該第一延遲單元之該延遲，其中該複製延遲單元包括：一延遲單元，該延遲單元經組態以使該輸出時脈延遲該第一延遲量以輸出一初步回饋時脈；及一額外延遲單元，該額外延遲單元經組態以在該第一高操作頻率期間輸出該初步回饋時脈作為該回饋時脈，及在該第二低操作頻率期間使該初步回饋時脈延遲該額外延遲量且輸出該經延遲初步回饋時脈作為該回饋時脈，其中用於該第二低操作頻率之該第二延遲量大於用於該第一高操作頻率之該第一延遲量。
2. 如請求項1之延遲鎖定迴路，其中該額外延遲單元經組態以取決於該延遲鎖定迴路之複數個操作頻率範圍中之 哪一者供該延遲鎖定迴路操作來調整該額外延遲量以具有不同值。
3. 如請求項1之延遲鎖定迴路，其中該額外延遲單元包括：一延遲胞元，該延遲胞元經組態以使該初步回饋時脈延遲該額外延遲量；及一多工器，該多工器經組態以基於該延遲鎖定迴路操作之一操作頻率來選擇該初步回饋時脈及該延遲胞元之一輸出中之一者，且輸出該選定一者作為該回饋時脈。
4. 如請求項1之延遲鎖定迴路，其中該額外延遲單元包括：複數個延遲胞元，該複數個延遲胞元分別具有不同額外延遲量，其中該複數個延遲胞元中之每一者經組態以使該初步回饋時脈延遲該各別額外延遲量；及一多工器，該多工器經組態以基於複數個頻率範圍中之哪一者供該延遲鎖定單元操作來選擇該初步回饋時脈及該等延遲胞元之輸出中之一者，且輸出該選定一者作為該回饋時脈。
5. 如請求項1之延遲鎖定迴路，其中該第一延遲單元包括複數個延遲胞元，該複數個延遲胞元各自經組態以使一輸入延遲一單位延遲量。
6. 一種積體電路，其包括如請求項1之延遲鎖定迴路，且進一步包括：一時脈路徑，該時脈路徑與該延遲鎖定迴路之第一延 遲單元串聯地耦接；及一操作頻率偵測單元，該操作頻率偵測單元用以偵測該延遲鎖定迴路之一操作頻率，其中該時脈路徑經組態以使該時脈路徑之一輸入延遲一延遲，該延遲等於在第一高操作頻率期間之一第一延遲及等於在第二低操作頻率期間之該第一延遲與額外延遲量之一總和，且該時脈路徑之該第一延遲反映於該延遲鎖定迴路之複製延遲單元之第一延遲量中。
7. 如請求項6之積體電路，其中該時脈路徑之一輸出作為該第一延遲單元之一輸入來接收。
8. 一種積體電路，其包括：一第一時脈路徑，該第一時脈路徑經組態以輸出一輸入時脈；一第一延遲單元，該第一延遲單元經組態以藉由使該輸入時脈延遲一延遲來輸出一輸出時脈；一複製延遲單元，該複製延遲單元經組態以藉由使該輸出時脈延遲在該積體電路之一第一高操作頻率期間之一第一延遲量，或等於該第一延遲量與在該積體電路之一第二低操作頻率期間之一額外延遲量的一總和之一第二延遲量，其中該第二低操作頻率低於該第一高操作頻率；一延遲量控制單元，該延遲量控制單元經組態以藉由比較該輸入時脈之一相位與該回饋時脈之一相位來控制 該第一延遲單元之該延遲；及一第二時脈路徑，該第二時脈路徑經組態以傳送該輸出時脈作為用於該積體電路之一目標電路中之一目標時脈，其中該第一時脈路徑及該第二時脈路徑經組態以使該第一時脈路徑及該第二時脈路徑之延遲之一總和增加在該第二低操作頻率期間之該額外延遲量，一操作頻率偵測單元，該操作頻率偵測單元經組態以藉由偵測該積體電路之一操作頻率之一範圍來產生一控制信號，其中該複製延遲單元包括：一延遲單元，該延遲單元經組態以使該輸出時脈延遲該第一延遲量以輸出一初步回饋時脈；及一額外延遲單元，該額外延遲單元經組態以回應於該控制信號而在該第一高操作頻率期間輸出該初步回饋時脈作為該回饋時脈，及在該第二低操作頻率期間使該初步時脈延遲該額外延遲量且輸出該經延遲初步回饋時脈作為該回饋時脈；其中用於該第二低操作頻率之該第二延遲量大於用於該第一高操作頻率之該第一延遲量。
9. 如請求項8之積體電路，其中藉由模型化該第一時脈路徑及該第二時脈路徑中之該等延遲之一總和來產生該第一延遲量。
10. 如請求項8之積體電路，其中該第一時脈路徑包括： 一第一延遲路徑，該第一延遲路徑經組態以使該第一延遲路徑之一輸入延遲反映於該第一延遲量中之一延遲來輸出一初步輸入時脈；及一額外延遲路徑，該額外延遲路徑經組態以回應於該控制信號而使該初步輸入時脈延遲，且輸出該經延遲初步輸入時脈作為該輸入時脈。
11. 如請求項10之積體電路，其中該額外延遲路徑包括：一延遲胞元，該延遲胞元經組態以使該初步輸入時脈延遲該額外延遲量；及一多工器，該多工器經組態以回應於該控制信號來選擇該初步輸入時脈及該延遲胞元之一輸出中之一者，且輸出該選定一者作為該輸入時脈。
12. 如請求項10之積體電路，其中該額外延遲路徑包括：複數個延遲胞元，該複數個延遲胞元在延遲該初步輸入時脈時分別具有不同之額外延遲量；及一多工器，該多工器經組態以回應於該控制信號來選擇該初步輸入時脈及該等延遲胞元之輸出中之一者，且輸出該選定一者作為該輸入時脈。
13. 如請求項8之積體電路，其中該第二時脈路徑包括：一第一延遲路徑，該第一延遲路徑經組態以在輸出一初步目標時脈時使該輸出時脈延遲反映於該第一延遲量中之一延遲；及一額外延遲路徑，該額外延遲路徑經組態以回應於該控制信號而使該初步目標時脈延遲且輸出該目標時脈。
14. 如請求項13之積體電路，其中該額外延遲路徑經進一步組態以在該第一高頻率操作期間輸出該初步目標時脈作為該目標時脈，且在該第二低頻率操作期間藉由使該初步目標時脈延遲該額外延遲量而輸出該目標時脈。
15. 如請求項13之積體電路，其中該額外延遲路徑包括：一延遲胞元，該延遲胞元經組態以使該初步目標時脈延遲該額外延遲量；及一多工器，該多工器經組態以回應於該控制信號來選擇該初步目標時脈及該延遲胞元之一輸出中之一者，且輸出該選定一者作為該目標時脈。
16. 如請求項13之積體電路，其中該額外延遲路徑包括：複數個延遲胞元，該複數個延遲胞元用於分別使該初步目標時脈延遲不同延遲量；及一多工器，該多工器經組態以回應於該控制信號來選擇該初步目標時脈及該等延遲胞元之輸出中之一者，且輸出該選定一者作為該目標時脈。
17. 如請求項8之積體電路，其中該延遲單元包括複數個延遲胞元，該複數個延遲胞元各自經組態以使一輸入延遲一單位延遲量。