CN102457271B - 延迟锁定环和包括所述延迟锁定环的集成电路 - Google Patents

Abstract

一种延迟锁定环，包括：第一延迟单元，被配置为通过将输入时钟延迟一个延迟来输出输出时钟；复制延迟单元，被配置为通过将输出时钟延迟等于所述延迟锁定环的第一操作频率的第一延迟量与所述延迟锁定环的第二操作频率的附加延迟量之和的延迟来输出反馈时钟，其中，第二操作频率低于第一操作频率；以及延迟量控制单元，被配置为通过将输入时钟的相位与反馈时钟的相位进行比较来控制第一延迟单元的延迟。

Description

延迟锁定环和包括所述延迟锁定环的集成电路

相关申请的交叉引用

本申请要求2010年10月27日提交的韩国专利申请No.10-2010-0105440的优先权，其全部内容以引用的方式并入在本文中。

技术领域

本发明的示例性实施例涉及半导体设计技术，且更具体而言涉及延迟锁定环和包括所述延迟锁定环的集成电路。

背景技术

总体而言，诸如双数据速率同步动态随机存取存储器(DDRSDRAM)的电路元件被设计为使用与外部系统中所使用的外部时钟同步的内部时钟来将数据和各种信号传送至外部装置。此处，当内部时钟最初被施加给电路元件时，内部时钟与外部时钟同步，但是内部时钟在传输经过电路元件中所包括的各种元件时可能会被延迟。结果，内部时钟在最终输出给外部装置时常常与外部时钟不同步。

为了稳定地传输从电路元件输出的数据和各种信号，在传输经过存储器件的元件时被延迟的内部时钟要被同步，以便与从外部装置施加的外部时钟的边沿或中心匹配。更具体而言，可以通过对将数据加载在总线上的时间进行补偿，来使内部时钟与外部时钟同步。用于执行数据加载时间的补偿的时钟同步电路的实例包括延迟锁定环(DLL)电路。

图1是包括现有的DLL的集成电路的框图。

参见图1，现有的DLL包括延迟单元101、延迟量控制单元103和复制延迟器105。这里，集成电路包括所述现有的DLL、第一时钟路径107和第二时钟路径109。集成电路可以是在系统内执行预设功能的诸如动态随机存取存储器(DRAM)的单个芯片或者是包括多个芯片的整个电路。在图1中，每个方框都具有当时钟传输经过部件时的延迟量，其中延迟量由括号内的标记来表示。

第一时钟路径107是将从集成电路的外部输入的外部时钟EXTCLK传输作为DLL的输入时钟INCLK的时钟路径。

第二时钟路径109是将DLL的输出时钟OUTCLK传输作为可以用在系统的目标电路中的目标时钟TGCLK的时钟路径。例如，当系统是DRAM时，目标电路可以是数据焊盘DQ，且目标时钟TGCLK可以是用于DQ焊盘的数据选通信号DQS。在这种情况下，第二时钟路径109成为将DLL的输出时钟OUTCLK作为数据选通信号DQS传输至DRAM的外部的时钟路径。

延迟单元101通过将输入时钟INCLK延迟一个延迟量(A)来输出所述输出时钟OUTCLK。

复制延迟单元105通过将建模延迟量(D1+D2)反映在从延迟单元101输出的输出时钟OUTCLK中/施加在从延迟单元101输出的输出时钟OUTCLK上来输出反馈时钟FBCLK。通过对第一时钟路径107的第一延迟量(D1)与第二时钟路径109的第二延迟量(D2)的组合延迟量进行建模来产生建模延迟量(D1+D2)。

延迟量控制单元103通过检测输入时钟INCLK与反馈时钟FBCLK之间的相位差来控制延迟单元101的延迟量(A)。

图2是说明图1的DLL的操作的时钟时序图。

参见图2，延迟量控制单元103将延迟单元101的延迟量(A)控制为复制延迟单元105的建模延迟量(D1+D2)与输入时钟INCLK的周期tCK之差。因此，通过将延迟单元101的延迟量(A)控制为tCK-(D1+D2)，输入时钟INCLK的相位可以与反馈时钟FBCLK的相位同步。

当输入时钟INCLK的频率更高时，复制延迟单元105的建模延迟量(D1+D2)变得大于输入时钟INCLK的周期tCK。在这种情况下，延迟量控制单元103可以针对在如延迟单元101所接收的输入时钟的若干周期流逝之后所接收的输入时钟INCLK的相位来将输入时钟INCLK控制为与反馈时钟FBCLK同步。相应地，延迟量控制单元103将延迟单元101的延迟量(A)控制为复制延迟单元105的建模延迟量(D1+D2)与等于输入时钟INCLK的多个周期tCK的时间之差，即，N*tCK-(D1+D2)，N为正整数。

图3是包括现有的DLL的集成电路的框图，图3说明的是用于在低频率操作期间增加延迟量的方法，且图4是说明图3的DLL的低频率操作的时钟时序图。

随着输入时钟INCLK的频率变低，输入时钟INCLK的周期tCK变长。当周期tCK比复制延迟单元105的建模延迟量(D1+D2)和延迟单元101的最大延迟量(A)长时，延迟单元101除了延迟量(A)之外还必须具有增加的延迟量(B)。结果，如图3和图4中所示，延迟单元101具有延迟量(A+B)。

这里，现有的DLL的延迟单元101常常由多个延迟元(delaycell)构成，所述多个延迟元每个具有非常精细的单位延迟量。当要为低频操作增加延迟单元101的延迟量时，半导体电路的面积也随之增加。此外，由于DLL的时钟路径变长，电流消耗增加且引起抖动。

发明内容

本发明的示例性实施例涉及一种能够扩大操作频率的范围而不增加面积和电流消耗的延迟锁定环和包括所述延迟锁定环的集成电路。

根据本发明的一个示例性实施例，一种延迟锁定环包括：第一延迟单元，被配置为通过将输入时钟延迟一个延迟来输出输出时钟；复制延迟单元，被配置为通过将输出时钟延迟等于延迟锁定环的第一操作频率的第一延迟量与延迟锁定环的第二操作频率的附加延迟量之和的延迟来输出反馈时钟，其中，第二操作频率低于第一操作频率；以及延迟量控制单元，被配置为通过将输入时钟的相位与反馈时钟的相位进行比较来控制第一延迟单元的延迟。

根据本发明的另一个示例性实施例，一种集成电路包括：第一时钟路径，被配置为输出输入时钟；第一延迟单元，被配置为通过将输入时钟延迟一个延迟来输出输出时钟；复制延迟单元，被配置为通过将输出时钟延迟等于在集成电路的第一操作频率期间的第一延迟量与在集成电路的第二操作频率期间的附加延迟量之和的延迟来输出反馈时钟，其中第二操作频率低于第一操作频率；延迟量控制单元，被配置为通过将输入时钟的相位与反馈时钟的相位进行比较来控制第一延迟单元的延迟；以及第二时钟路径，被配置为将输出时钟传输作为用于集成电路的目标电路中的目标时钟，其中第一时钟路径和第二时钟路径被配置为在第二操作频率期间将第一时钟路径和第二时钟路径的延迟之和增加所述附加延迟量。

附图说明

图1是包括现有的DLL的集成电路的框图。

图2是说明图1的DLL的操作的时钟时序图。

图3是包括现有的DLL的集成电路的框图，图3说明的是用于在低频率操作期间增加延迟量的方法。

图4是说明图3的DLL的低频率操作的时钟时序图。

图5A是根据本发明的一个实施例的包括DLL的集成电路的框图。

图5B是根据本发明的另一个实施例的包括DLL的集成电路的框图。

图6是说明图5A的DLL的低频率操作的时钟时序图。

图7是根据本发明的一个实施例的图5A的复制延迟单元的详细框图。

图8A是图5A的第一时钟路径的详细框图。

图8B是图5B的第二时钟路径的详细框图。

图9是根据本发明的另一个实施例的图5A的复制延迟单元的详细框图。

图10A是图5A的第一时钟路径的详细框图。

图10B是图5B的第二时钟路径的详细框图。

具体实施方式

下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当解释为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，且将会向本领域技术人员充分传达本发明的范围。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部分。

图5A是根据本发明的一个实施例的包括延迟锁定环(DLL)的集成电路的框图。

在图5A中，用阴影标记的方框来表示在低频率操作期间使用的延迟量。此处，集成电路表示在系统内执行预设功能的单个芯片。

参见图5A，根据本实施例的DLL包括延迟单元501、延迟量控制单元503和复制延迟单元505。此外，集成电路包括所述DLL、第一时钟路径507和第二时钟路径509以及操作频率检测单元510。在图5A中，每个方框具有时钟传输经过部件的延迟量，所述延迟量由括号内的相应标记来指示。

延迟单元501通过将输入时钟INCLK延迟一个延迟量(A)来输出输出时钟OUTCLK。

复制延迟单元505通过在高频率操作期间将输出时钟OUTCLK延迟延迟量(D1+D2)，且通过在低频率操作期间将输出时钟OUTCLK进一步延迟附加延迟量(Y)来输出反馈时钟FBCLK。通过对包括第一时钟路径507的第一延迟量(D1)和第二时钟路径509的第二延迟量(D2)的延迟量进行建模来产生延迟量(D1+D2)。

延迟量控制单元503通过将输入时钟INCLK的相位与反馈时钟FBCLK的相位进行比较来控制延迟单元501的延迟量(A)。

第一时钟路径507将从集成电路的外部输入的外部时钟EXTCLK传输作为DLL的输入时钟INCLK。第二时钟路径509将DLL的输出时钟OUTCLK传输作为目标时钟TGCLK，目标时钟TGCLK可以用在系统的目标电路(未图示)中。

操作频率检测单元510检测从集成电路的外部输入的外部时钟EXTCLK的操作频率，且产生用于确定复制延迟单元505和第一时钟路径507的附加延迟量(Y)的控制信号CTRL。

如上所述，本发明的一个示例性实施例增加复制延迟单元505和第一时钟路径507的延迟量。根据一个实例，通过添加附加的延迟元，使延迟单元501的延迟量不附加地增加成超过延迟单元501的最大延迟量。即，除了第一延迟量(D1)之外，第一时钟路径507还通过将外部时钟EXTCLK延迟所述附加延迟量(Y)来输出所述输入时钟INCLK，且除了延迟量(D1+D2)之外，复制延迟单元505还通过将输出时钟OUTCLK延迟所述附加延迟量(Y)来输出反馈时钟FBCLK。根据一个实例，第一时钟路径507可以包括DLL的输入缓冲器。

同时，延迟单元501可以包括多个延迟元(delaycell)，所述多个延迟元的每个都具有在高频率操作期间用于精细地控制延迟量的相对精细的单位延迟量。这里，由于本实施例的集成电路通过使用复制延迟单元505和第一时钟路径507来增加延迟量，因此可以根据操作频率的范围来将集成电路的电阻和电容优化为具有期望的延迟量。因此，可以用相对较小的面积和能被选定为较大的延迟量来实现集成电路，且因而集成电路可以减少因包括在延迟单元501中的延迟元的增加而导致的抖动。

操作频率检测单元510通过将外部时钟EXTCLK的频率与参考频率进行比较来确定操作频率的范围，并将控制信号CTRL输出至复制延迟单元505和第一时钟路径507。具体而言，当外部时钟EXTCLK的频率高于参考频率时，操作频率检测单元510输出逻辑高电平的控制信号CTRL。另一方面，当外部时钟EXTCLK的频率低于参考频率时，操作频率检测单元510输出逻辑低电平的控制信号CTRL。根据一个实例，由于所有的三个时钟具有相同的时钟频率，因此操作频率检测单元510可以替换地使用输入时钟INCLK或输出时钟OUTCLK来确定操作频率的范围。此外，操作频率检测单元510可以检测操作频率的三个或更多个不同范围并输出控制信号CTRL以指示操作频率落在所述范围中的哪个范围内，从而能够针对适当的范围来调整复制延迟单元505和第一时钟路径507的附加延迟量(Y)。因此，通过使用控制信号可以扩大操作频率的范围，并且可以获得对复制延迟单元505和第一时钟路径507的延迟量适当的调整。

图5B是根据本发明的另一个实施例的包括DLL的集成电路的框图。在图5A和图5B中，使用相同的附图标记来表示相同的元件。

参见图5B，根据另一个实施例的DLL包括延迟单元501、延迟量控制单元503和复制延迟单元505。此外，集成电路包括所述DLL、第一时钟路径511和第二时钟路径513以及操作频率检测单元510。在图5B中，集成电路中所包括的每个部件的操作与图5A的每个部件的操作实质上相同，只不过是第二时钟路径513的延迟量被增加了附加延迟量(Y)，而不是第一时钟路径511。此处，第二时钟路径513是将DLL的输出时钟OUTCLK传输作为目标时钟TGCLK的时钟路径，其中目标时钟TGCLK可以用在系统的目标电路(未图示)中。例如，当系统是DRAM时，目标电路可以是数据焊盘DQ，且目标时钟TGCLK可以是用于DQ焊盘的数据选通信号DQS。在这种情况下，第二时钟路径513成为将DLL的输出时钟OUTCLK作为数据选通信号DQS传输至DRAM的外部的时钟路径。

图6是说明图5A的DLL的低频率操作的时钟时序图。根据一个实例，假设DLL用在DRAM中。

第一时钟路径507将外部时钟EXTCLK传输作为DLL的输入时钟INCLK。此处，输入时钟INCLK被延迟了包括第一延迟量(D1)和与DLL的低频率操作相对应的附加延迟量(Y)的延迟量。延迟单元501将输入时钟INCLK进一步延迟所述延迟量(A)，并输出延迟的输入时钟作为DLL的输出时钟OUTCLK。

复制延迟单元505将输出时钟OUTCLK延迟所述延迟量(D1+D2)与附加延迟量(Y)之和，并输出延迟的输出时钟作为反馈时钟FBCLK。同时，第二时钟路径509经由数据焊盘DQ来传输所述输出时钟OUTCLK作为数据选通信号DQS。此处，通过将输出时钟OUTCLK延迟所述第二延迟量(D2)来输出数据选通信号DQS。

此时，延迟量控制单元503通过使输入时钟INCLK的相位与反馈时钟FBCLK的相位同步来控制延迟单元501的延迟量(A)。因而，输出到DRAM外部的数据选通信号DQS(即，OUTCLK)具有与外部时钟EXTCLK实质上相同的相位，且因此，响应于数据选通信号DQS输出的数据也具有与外部时钟EXTCLK实质上相同的相位。

图7是根据本发明的一个实施例的图5A的复制延迟单元505的详细框图。

参见图7，复制延迟单元505包括基本延迟单元701和附加延迟单元703。

延迟单元701将输出时钟OUTCLK延迟所述延迟量(D1+D2)以输出初步反馈时钟FBCLK_P，而不管外部时钟EXTCLK的操作频率如何。附加延迟单元703响应于控制信号CTRL将初步反馈时钟FBCLK_P延迟并输出反馈时钟FBCLK。

附加延迟单元703包括延迟元707和多路复用器705。延迟元707将初步反馈时钟FBCLK_P延迟附加延迟量(Y)，且多路复用器705响应于控制信号CTRL来选择初步反馈时钟FBCLK_P和延迟元707的输出中的一个以输出选中的一个作为反馈时钟FBCLK。

在高频率操作的情况下，附加延迟单元703响应于逻辑高电平的控制信号CTRL来选择并输出初步反馈时钟FBCLK_P作为反馈时钟FBCLK。另一方面，在低频率操作的情况下，附加延迟单元703响应于逻辑低电平的控制信号CTRL通过选择延迟单元707的输出来输出延迟元707的输出作为反馈时钟FBCLK。此处，可以由操作频率检测单元510来产生控制信号CTRL。

图8A是图5A的第一时钟路径507的详细框图。图8A示出的是除了第一延迟量(D1)之外，第一时钟路径507的延迟量还被增加了复制延迟单元505的附加延迟量(Y)的情况。

参见图8A，第一时钟路径507包括基本延迟路径801和附加延迟路径803。

延迟路径801将外部时钟EXTCLK延迟第一延迟量(D1)以输出初步输入时钟INCLK_P，而不管操作频率如何。附加延迟路径803响应于控制信号CTRL来将初步输入时钟INCLK_P延迟并输出该输入时钟INCLK。

附加延迟路径803包括延迟元807和多路复用器805。延迟元807将初步输入时钟INCLK_P延迟附加延迟量(Y)，且多路复用器805响应于控制信号CTRL来选择初步输入时钟INCLK_P和延迟元807的输出中的一个以将选中的一个输出作为输入时钟INCLK。

在高频率操作的情况下，附加延迟路径803响应于逻辑高电平的控制信号CTRL来选择并输出初步输入时钟INCLK_P作为输入时钟INCLK。另一方面，在低频率操作的情况下，附加延迟路径803响应于逻辑低电平的控制信号CTRL通过选择延迟元807的输出来输出延迟元807的输出作为输入时钟INCLK。此处，可以由操作频率检测单元510来产生控制信号CTRL。

图8B是图5B的第二时钟路径513的详细框图。图8B示出了除了第二延迟量(D2)之外，第二时钟路径513的延迟量还被增加了复制延迟单元505的附加延迟量(Y)的情况。

参见图8B，第二时钟路径513包括基本延迟路径811和附加延迟路径813。

延迟路径811将输出时钟OUTCLK延迟第二延迟量(D2)以输出初步目标时钟TGCLK_P，而不管操作频率如何。附加延迟路径813响应于控制信号CTRL来将初步目标时钟TGCLK_P延迟并输出目标时钟TGCLK。

附加延迟路径813包括延迟元817和多路复用器815。延迟元817将初步目标时钟TGCLK_P延迟附加延迟量(Y)，并且多路复用器815响应于控制信号CTRL来选择初步目标时钟TGCLK_P和延迟元817的输出中的一个来将选中的一个输出作为目标时钟TGCLK。

在高频率操作的情况下，附加延迟路径813响应于逻辑高电平的控制信号CTRL来选择并输出初步目标时钟TGCLK_P作为目标时钟TGCLK。另一方面，在低频率操作的情况下，附加延迟路径813响应于逻辑低电平的控制信号CTRL通过选择延迟元807的输出来输出延迟元817的输出作为目标时钟TGCLK。此处，可以由操作频率检测单元510来产生控制信号CTRL。

图9是根据本发明的另一个实施例的图5A的复制延迟单元505的详细框图。

参见图9，复制延迟单元505包括基本延迟单元901和附加延迟单元903。延迟单元901将输出时钟OUTCLK延迟延迟量(D1+D2)以输出初步反馈时钟FBCLK_P，而不管操作频率如何。附加延迟单元903响应于控制信号CTRL来将初步反馈时钟FBCLK_P延迟并输出反馈时钟FBCLK。

附加延迟单元903包括多个延迟元907_1至907_3和多路复用器905。延迟元907_1至907_3中的每个分别具有第一至第三附加延迟量(Y1)、(Y2)和(Y3)，并将初步反馈时钟FBCLK_P延迟第一至第三附加延迟量(Y1)、(Y2)和(Y3)中的相应一个。多路复用器905响应于控制信号CTRL来选择初步反馈时钟FBCLK_P和延迟元907_1至907_3的输出中的一个，且将选中的一个输出作为反馈时钟FBCLK。此处，可以由操作频率检测单元510来产生控制信号CTRL。优选地，控制信号CTRL是用于选择四个路径中的一个的2比特信号。

在高频率操作的情况下，附加延迟单元903响应于控制信号CTRL来选择并输出初步反馈时钟FBCLK_P作为反馈时钟FBCLK。另一方面，在低频率操作的情况下，附加延迟单元903响应于控制信号CTRL来选择并输出延迟元907_1至907_3的输出中的一个作为反馈时钟FBCLK。因而，根据另一个实施例，通过使用指定给不同的操作频率范围的各种附加延迟量，可以扩大/分割操作频率的范围，其中针对不同的操作频率范围，可以获得合适的反馈时钟FBCLK。

图10A是根据本发明的另一个示例性实施例的图5A的第一时钟路径507的详细框图。图10A示出的是除了第一延迟量(D1)之外，第一时钟路径507的延迟量还被增加了复制延迟单元505的第一至第三附加延迟量(Y1)、(Y2)及(Y3)中的任一个的情况。图10B是根据本发明的另一个示例性实施例的图5B的第二时钟路径513的详细框图。图10B示出的是除了第二延迟量(D2)之外，第二时钟路径513的延迟量还被增加了复制延迟单元505的第一至第三附加延迟量(Y1)、(Y2)和(Y3)中的任一个的情况。

如图10A和图10B中所示，第一时钟路径507和第二时钟路径513中的每个可以包括延迟路径和附加延迟路径。根据另一个实施例，附加延迟路径是利用多个延迟元以及多路复用器来实现的，所述多个延迟元的每个具有第一和第三附加延迟量(Y1)、(Y2)以及(Y3)，所述多路复用器响应于控制信号CTRL来选择具有各种延迟量的输入信号中的一个。此处，可以由操作频率检测单元510来产生控制信号CTRL。优选地，控制信号CTRL是用于选择四个路径中的一个的2比特信号。因而，根据另一个实施例，通过根据不同的操作频率范围使用各种附加延迟量，可以扩大操作频率的范围，且可以选择操作频率的适当范围。

根据本发明的示例性实施例，集成电路根据操作频率的范围来调整DLL的复制延迟单元和时钟路径的延迟量。此处，复制延迟单元和时钟路径的延迟量可以在低频率操作期间增加。因而，可以在不增加电路面积和电流消耗的情况下扩大操作频率的范围。

根据本发明的示例性实施例，集成电路除了用于精细地控制延迟量的可变延迟单元之外还可以具备附加延迟单元，所述附加延迟单元具有指定给不同的操作频率范围的各种延迟量。结果，集成电路可以被实现为具有相对较小的面积并且可以减少抖动。

根据本发明的示例性实施例，在附加延迟单元在低频率操作期间被使能的情况下，可以根据操作频率的范围来将集成电路的电阻和电容优化为具有期望的延迟量。因而，集成电路可以被实现为具有相对较小的面积，同时容纳较大的延迟量。

根据本发明的示例性实施例，集成电路可以通过使用简单的多路复用器来调整时钟路径，且因此集成电路可以避免不必要的电流消耗。

虽然已经参照具体的实施例来描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (19)

1.一种延迟锁定环，包括：

第一延迟单元，所述第一延迟单元被配置为通过将输入时钟延迟一个延迟来输出输出时钟；

复制延迟单元，所述复制延迟单元被配置为通过将所述输出时钟延迟等于针对所述延迟锁定环的第一操作频率的第一延迟量与针对所述延迟锁定环的第二操作频率的附加延迟量之和的延迟来输出反馈时钟，其中所述第二操作频率低于所述第一操作频率；以及

延迟量控制单元，所述延迟量控制单元被配置为通过将所述输入时钟的相位与所述反馈时钟的相位进行比较来控制所述第一延迟单元的延迟，

其中，所述复制延迟单元包括：

延迟单元，所述延迟单元被配置为将所述输出时钟延迟所述第一延迟量以输出初步反馈时钟；以及

附加延迟单元，所述附加延迟单元被配置为在所述第一操作频率期间输出所述初步反馈时钟作为所述反馈时钟，而在所述第二操作频率期间将所述初步反馈时钟延迟所述附加延迟量并输出延迟的所述初步反馈时钟作为所述反馈时钟。

2.如权利要求1所述的延迟锁定环，其中，所述附加延迟单元被配置为根据所述延迟锁定环在所述延迟锁定环的多个操作频率范围中的哪个频率范围操作，来将所述附加延迟量调整为具有不同的值。

3.如权利要求1所述的延迟锁定环，其中，所述附加延迟单元包括：

延迟元，所述延迟元被配置为将所述初步反馈时钟延迟所述附加延迟量；以及

多路复用器，所述多路复用器被配置为基于所述延迟锁定环操作的操作频率来选择所述初步反馈时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述反馈时钟。

4.如权利要求1所述的延迟锁定环，其中，所述附加延迟单元包括：

多个延迟元，所述多个延迟元分别具有不同的附加延迟量，其中，所述多个延迟元中的每个被配置为将所述初步反馈时钟延迟相应的附加延迟量；以及

多路复用器，所述多路复用器被配置为基于所述延迟锁定环是在多个频率范围中的哪个频率范围内操作，来选择所述初步反馈时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述反馈时钟。

5.如权利要求1所述的延迟锁定环，其中，所述第一延迟单元包括多个延迟元，所述多个延迟元的每个被配置为将输入延迟单位延迟量。

6.一种集成电路，所述集成电路包括如权利要求1所述的延迟锁定环，并且所述集成电路还包括：

时钟路径，所述时钟路径与所述延迟锁定环的所述第一延迟单元串联地耦接；以及

操作频率检测单元，所述操作频率检测单元用于检测所述延迟锁定环的操作频率，

其中，所述时钟路径被配置为将所述时钟路径的输入延迟一个延迟，所述延迟在第一高频率操作期间等于第一延迟，且在第二操作频率期间等于所述第一延迟与所述附加延迟量之和，以及

所述时钟路径的所述第一延迟反映在所述延迟锁定环的所述复制延迟单元的所述第一延迟量中。

7.如权利要求6所述的集成电路，其中，所述时钟路径的输出被接收作为所述第一延迟单元的输入。

8.一种集成电路，包括：

第一时钟路径，所述第一时钟路径被配置为输出输入时钟；

第一延迟单元，所述第一延迟单元被配置为通过将所述输入时钟延迟一个延迟来输出输出时钟；

复制延迟单元，所述复制延迟单元被配置为通过将所述输出时钟延迟等于在所述集成电路的第一操作频率期间的第一延迟量与在所述集成电路的第二操作频率期间的附加延迟量之和的延迟来输出反馈时钟，其中所述第二操作频率低于所述第一操作频率；

延迟量控制单元，所述延迟量控制单元被配置为通过将所述输入时钟的相位与所述反馈时钟的相位进行比较来控制所述第一延迟单元的所述延迟；以及

第二时钟路径，所述第二时钟路径被配置为传输所述输出时钟作为用在集成电路的目标电路中的目标时钟，

其中，所述第一时钟路径和所述第二时钟路径被配置为在所述第二操作频率期间将所述第一时钟路径与所述第二时钟路径的延迟之和增加所述附加延迟量。

9.如权利要求8所述的集成电路，其中，通过对所述第一时钟路径和所述第二时钟路径中的延迟之和进行建模来产生所述第一延迟量。

10.如权利要求8所述的集成电路，还包括：

操作频率检测单元，所述操作频率检测单元被配置为通过检测所述集成电路的操作频率的范围来产生控制信号。

11.如权利要求10所述的集成电路，其中，所述复制延迟单元包括：

延迟单元，所述延迟单元被配置为将所述输出时钟延迟所述第一延迟量以输出初步反馈时钟；以及

附加延迟单元，所述附加延迟单元被配置为响应于所述控制信号来在所述第一操作频率期间输出所述初步反馈时钟作为所述反馈时钟，而在所述第二操作频率期间将所述初步反馈时钟延迟所述附加的延迟量并将延迟了的所述初步反馈时钟输出作为所述反馈时钟。

12.如权利要求10所述的集成电路，其中，所述第一时钟路径包括：

第一延迟路径，所述第一延迟路径被配置为将所述第一延迟路径的输入延迟反映在所述第一延迟量中的延迟，以输出初步输入时钟；以及

附加延迟路径，所述附加延迟路径被配置为响应于所述控制信号来将所述初步输入时钟延迟，并输出延迟了的所述初步输入时钟作为所述输入时钟。

13.如权利要求12所述的集成电路，其中，所述附加延迟路径包括：

延迟元，所述延迟元被配置为将所述初步输入时钟延迟所述附加延迟量；以及

多路复用器，所述多路复用器被配置为响应于所述控制信号来选择所述初步输入时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述输入时钟。

14.如权利要求12所述的集成电路，其中，所述附加延迟路径包括：

多个延迟元，所述多个延迟元在将所述初步输入时钟延迟时分别具有不同的附加延迟量；以及

多路复用器，所述多路复用器被配置为响应于所述控制信号来选择所述初步输入时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述输入时钟。

15.如权利要求10所述的集成电路，其中，所述第二时钟路径包括：

第一延迟路径，所述第一延迟路径被配置为在输出初步目标时钟时将所述输出时钟延迟反映在所述第一延迟量中的延迟；以及

附加延迟路径，所述附加延迟路径被配置为响应于所述控制信号来将所述初步目标时钟延迟并输出所述目标时钟。

16.如权利要求15所述的集成电路，其中，所述附加延迟路径还被配置为在所述第一操作频率期间输出所述初步目标时钟作为所述目标时钟，在所述第二操作频率期间通过将所述初步目标时钟延迟所述附加延迟量来输出所述目标时钟。

17.如权利要求15所述的集成电路，其中，所述附加延迟路径包括：

延迟元，所述延迟元被配置为将所述初步目标时钟延迟所述附加延迟量；以及

多路复用器，所述多路复用器被配置为响应于所述控制信号来选择所述初步目标时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述目标时钟。

18.如权利要求15所述的集成电路，其中，所述附加延迟路径包括：

多个延迟元，所述多个延迟元用于将所述初步目标时钟分别延迟不同的延迟量；以及

多路复用器，所述多路复用器被配置为响应于所述控制信号来选择所述初步目标时钟和所述延迟元的输出中的一个，并将选中的一个输出作为所述目标时钟。

19.如权利要求8所述的集成电路，其中，所述延迟单元包括多个延迟元，所述多个延迟元的每个被配置为将输入延迟单位延迟量。