CN1700353A - 具有延迟锁定回路的存储设备 - Google Patents

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Abstract

一种存储设备，其在锁定状态后通过调节复制延迟模型的延迟比率以补偿处理、温度或电压变化的误差而使外部时钟与DQS(或DQ)之间的相位偏移最小化。该存储设备包括：输入时钟缓冲器，用于缓冲从外部输入的外部时钟以产生内部时钟；DLL，用于延迟该内部时钟以使该外部时钟的相位与DQS的相位同步；输出时钟缓冲器，用于缓冲从DLL输出的输出时钟；以及输出控制单元，用于使用从输出时钟缓冲器输出的时钟来产生该DQS。这里，DLL包括复制延迟模型，用于模仿输入时钟缓冲器的延迟因子与其它延迟因子，直至将从延迟线输出的输出时钟输出至芯片的外部，并用于响应于在测试模式中从外部输入的多个控制信号而调节延迟比率。

Description

具有延迟锁定回路的存储设备
技术领域
本发明一般涉及一种包括延迟锁定回路(下称“DLL”)的存储设备，更明确地说，涉及一种存储设备，其包括DLL，并配置成通过复制延迟模型的延迟比率来补偿从处理误差以及从温度或电压变化所产生的误差，而最小化锁定后外部时钟与DQS(或DQ)之间的相位偏移。
背景技术
一般而言，DLL是用于控制通过使用DRAM的从外部输入的外部时钟而控制从DRAM输出到外部的数据的时序的电路。为将数据无误地传输至芯片组，需要以相同时钟将DRAM与芯片组同步。
即，当将从外部输入的时钟输入至DRAM内部时，通过诸如时钟输入缓冲器、线加载及数据输出缓冲器之类的逻辑电路来延迟相位，并且外部时钟的相位变为不同于内部时钟的相位。因此，使用DLL来补偿差异。
以此方式，DLL补偿通过DRAM的内部电路所延迟的相位(时钟相位偏移)，并将外部输入时钟的时序设定为与根据外部时钟将DRAM核心处所感测的数据从数据输出缓冲器输出时相同，使得从内部至外部的数据的相位不会变为与时钟不同。
图1是说明包括DLL的一般存储设备的方框图。
存储设备包括输入时钟缓冲器2、DLL 4、输出时钟缓冲器6与输出控制单元8。
输入时钟缓冲器2缓冲从外部输入的外部时钟CLKEXT，并输出内部时钟CLKIN。
DLL 4包括相位检测器10、延迟线11、延迟线控制器12与复制延迟模型13。相位检测器10比较从输入时钟缓冲器2所输出的内部时钟CLKIN的相位与通过内部电路所反馈的反馈时钟FBCLK的相位。延迟线11延迟内部时钟CLKIN的相位。延迟线控制器12响应于从相位检测器10输出的相位检测信号而控制延迟线11的延迟比率。复制延迟模型13模仿(model)输入时钟缓冲器2的延迟因子与其它延迟因子，直至将从延迟线11输出的输出时钟CLKOUT输出至芯片的外部。
相位检测器10比较内部时钟CLKIN与反馈时钟FBCLK的相位。即，实时比较两个时钟，以便使外部时钟CLKEXT的相位与DQS的相位同步。
相位检测器10提供比较信息至延迟线控制器12(例如移位寄存器阵列)，并调节延迟线11的延迟比率，从而降低两个时钟的相位差异。
延迟线11通过相位检测器10来控制，并形成用于决定相位延迟比率的延迟路径。延迟线11包括多个串联连接的单位延迟单元(unit delay cell)。用于控制每个单位延迟单元的信号逐一对应于从延迟线控制器12输出的信号。
延迟线控制器12包括双向移位寄存器，其用于设定逻辑电路以设定延迟线11的输入路径以及路径的位置。这里，将移位寄存器配置成设定初始最大/最小延迟时间。
延迟线控制器12响应于相位检测器10所检测的状态而输出用于控制延迟线11的信号。延迟线控制器12在领先状态下产生左移信号DELUP以增加延迟比率，并在滞后状态下产生右移信号DELDN。在锁定状态，延迟线控制器12不会产生移位信号，但输出同步状态信号LOCK。
复制延迟模型13按目前情况缩小、简化或使用内部电路，除了从外部时钟CLKEXT的输入至输出的DLL。实际延迟因子决定DLL性能的相位偏移值。
输出时钟缓冲器6缓冲从延迟线11输出的输出时钟CLKOUT。
输出控制单元8通过使用从输出时钟缓冲器6输出的时钟CLKINTP而产生DQS。
图2是说明图1的相位检测器10的详细方框图。
相位检测器10包括相位检测单元16与18以及延迟单元20。这里，延迟单元20包括单位延迟单元。
第一相位检测单元16比较内部时钟CLKIN的相位与反馈时钟FBCLK的相位。当反馈时钟FBCLK的上升边缘处于内部时钟CLKIN的低脉冲中时，即当反馈时钟FBCLK的上升边缘领先于内部时钟CLKIN的上升边缘时，第一相位检测单元16的输出信号DET1变为处于低电平。然而，当反馈时钟FBCLK的上升边缘滞后于内部时钟CLKIN的上升边缘时，第一相位检测单元16的输出信号DET1变为处于高电平。
第二相位检测单元18比较内部时钟CLKIN的相位与延迟单元20所延迟的延迟反馈时钟FBCLKD的相位。当延迟反馈时钟FBCLKD的上升边缘处于内部时钟CLKIN的低脉冲中时，即当延迟反馈时钟FBCLKD的上升边缘领先于内部时钟CLKIN的上升边缘时，第二相位检测单元18的输出信号DET2变为处于低电平。然而，当延迟反馈时钟FBCLKD的上升边缘滞后于内部时钟CLKIN的上升边缘时，第二相位检测单元18的输出信号DET2变为处于高电平。
图3a至3d是说明图2的相位检测器10的操作的时序图。
图3是当反馈时钟FBCLK与延迟反馈时钟信号FBCLKD的上升边缘滞后于内部时钟CLKIN的上升边缘时的时序图。因此，图2的相位检测器10的第一相位检测单元16与第二相位检测单元18的输出信号DET1与DET2都变为处于高电平，并且延迟线控制器12产生延迟增加信号DELUP，用于增加延迟线11的延迟比率。
如图3b所示，反馈时钟FBCLK与延迟反馈时钟FBCLKD受到延迟，反馈时钟FBCLK的上升边缘滞后于内部时钟CLKIN的上升边缘，并且延迟反馈时钟FBCLKD的上升边缘领先于内部时钟CLKIN的上升边缘。因此，第一相位检测单元16的输出信号DET1变为处于高电平，而第二相位检测单元18的输出信号DET2从高电平转变至低电平。然后，延迟线控制器12产生延迟增加信号DELUP，以增加延迟线11的延迟比率。
如图3c所示，反馈时钟FBCLK与延迟反馈时钟FBCLKD受到延迟，并且反馈时钟FBCLK与延迟反馈时钟信号FBCLKD的上升边缘都领先于内部时钟CLKIN的上升边缘。因此，第一相位检测单元16与第二相位检测单元18的输出信号DET1与DET2都变为处于低电平。然后，延迟线控制器12产生延迟增加信号DELUP，以增加延迟线11的延迟比率。
如图3d所示，反馈时钟FBCLK与延迟反馈时钟FBCLKD受到延迟，反馈时钟FBCLK的上升边缘领先于内部时钟CLKIN的上升边缘，而延迟反馈时钟FBCLKD的上升边缘滞后于内部时钟CLKIN的上升边缘。因此，第一相位检测单元16的输出信号DET1变为处于低电平，而第二相位检测单元18的输出信号DET2从低电平转变至高电平。然后，内部时钟CLKIN的上升边缘以小于预定间隔的间隔变得更接近于反馈时钟FBCLK的上升边缘，这导致锁定状态。这里，决定是否仅通过来自第一相位检测单元16的输出信号DET1产生从延迟线控制器12输出的延迟增加信号DELUP或延迟下降信号DELDN。即，当来自第一相位检测单元16的输出信号DET1处于低电平时，输出该延迟增加信号DELUP，而当输出信号DET1处于高电平时，输出该延迟下降信号DELDN。
图4是说明图1的延迟线11的详细方框图。
延迟线11包括多个串联连接的单位延迟单元22，并且响应于来自延迟线控制器12的输出信号DELUP与DELDN而设定单位延迟单元的延迟路径。
如果从延迟线控制器12输出延迟增加信号DELUP，则如图4的A所示设定延迟线11的延迟路径，并且延迟比率增加。如果输出延迟下降信号DELDN，则如图4的B所示设定延迟线11的延迟路径，并且延迟比率降低。
图5a与5b是说明图1的存储设备的锁定状态的时序图。
图5a是说明理想情况的时序图。在锁定状态下，内部时钟CLKIN的上升边缘变为与延迟了复制延迟模型13的延迟时间D1的反馈时钟FBCLK的上升边缘相同。这里，外部时钟CLKEXT的上升边缘与通过由输出时钟缓冲器6与输出控制单元8延迟DLL的输出时钟CLKOUT达延迟时间D2而获得的DQS的上升边缘相同。
图5b是当DQS的上升边缘与外部时钟信号CLKEXT的上升边缘不同时的时序图。
参考图5b，在锁定状态下，延迟了复制延迟模型13的延迟时间D1的反馈时钟FBCLK与内部时钟CLKIN的上升边缘相同。当DLL 4的输出时钟CLKOUT的延迟时间D3(使得DQS的上升边缘可与外部时钟信号CLKEXT的上升边缘相同)与由输出时钟缓冲器6与输出控制单元8所延迟的DLL 4的输出时钟CLKOUT的延迟时间D2不相同时，外部时钟信号CLKEXT的上升边缘与DQS的上升边缘不相同。
因此，不可能调节复制延迟模型13的延迟比率以便在传统的存储设备中识别实际延迟时间D2与理想延迟时间D3。因此，无法减小外部时钟CLKEXT与DQS(或DQ)之间的相位偏移。
发明内容
本发明的目的是通过调节复制延迟模型的延迟比率而最小化锁定状态之后外部时钟与DQS或DQ之间的相位偏移。
在一个实施例中，一种存储设备包括：输入时钟缓冲器，用于缓冲从外部输入的外部时钟以产生内部时钟；DLL，用于延迟内部时钟以使该外部时钟的相位与DQS的相位同步；输出时钟缓冲器，用于缓冲从该DLL输出的输出时钟；以及输出控制单元，用于使用从该输出时钟缓冲器输出的时钟来产生DQS。这里，DLL包括延迟线、相位检测器、延迟线控制器以及复制延迟模型。延迟线延迟内部时钟的相位。相位检测器比较内部时钟的相位与通过内部电路反馈的反馈时钟的相位。延迟线控制器响应于从相位检测器输出的相位检测信号而调节用于延迟内部时钟的延迟比率。复制延迟模型模仿输入时钟缓冲器的延迟因子与其它延迟因子，直至将从延迟线输出的输出时钟输出至芯片的外部，并响应于在测试模式中从外部输入的多个控制信号而调节延迟比率。
在另一个实施例中，一种存储设备包括：输入时钟缓冲器，用于缓冲从外部输入的外部时钟以产生内部时钟；DLL，用于延迟内部时钟以使该外部时钟的相位与DQS的相位同步；输出时钟缓冲器，用于缓冲从该DLL输出的输出时钟；以及输出控制单元，用于使用从该输出时钟缓冲器输出的时钟来产生DQS。这里，DLL包括延迟线、第一相位检测器、延迟线控制器、复制延迟模型控制器以及复制延迟模型。延迟线延迟内部时钟的相位。第一相位检测器比较从输入时钟缓冲器输出的内部时钟的相位与通过内部电路反馈的反馈时钟的相位。延迟线控制器响应于从相位检测器输出的相位检测信号而调节用于延迟内部时钟的延迟比率。复制延迟模型控制器比较外部时钟的相位与DQS的相位。复制延迟模型模仿输入时钟缓冲器的延迟因子与其它延迟因子，直至将从延迟线输出的输出时钟输出至芯片的外部，并响应于在测试模式中从复制延迟模型控制器输出的输出信号而调节延迟比率。
附图说明
在阅读以下详细说明并参考附图之后，本发明的其它方面与优点将变得显而易见，其中：
图1是说明包括DLL的一般存储设备的方框图；
图2是说明图1的相位检测器10的详细方框图；
图3a至3d是说明图2的相位检测器10的操作的时序图；
图4是说明图1的延迟线11的详细方框图；
图5a与5b是说明图1的存储设备的锁定状态的时序图；
图6是说明根据本发明实施例的包括DLL的存储设备的方框图；
图7是说明图6的复制延迟模型38的详细方框图；
图8是说明图7的设定单元40的详细电路图；
图9是说明图8的单位移位单元56的详细电路图；
图10是说明图7的延迟调节单元42的详细电路图；
图11是说明图7的设定单元40的操作的时序图；
图12是说明图7延迟调节单元42的操作的时序图；
图13是说明根据本发明另一个实施例的包括DLL的存储设备的方框图；
图14是说明图13的复制延迟模型136的详细方框图；
图15是说明图13的控制信号产生单元142的详细方框图；以及
图16至19是说明图13的存储设备的操作的时序图。
附图标记说明
2                             输入时钟缓冲器
4                             DLL
6                             输出时钟缓冲器
8                             输出控制单元
10                            相位检测器
11                            延迟线
12                            延迟线控制器
13                            复制延迟模型
16                            第一相位检测单元
18                            第二相位检测单元
20                            延迟单元
22                            单位延迟单元
24                            输入时钟缓冲器
26                            DLL
28                            输出时钟缓冲器
30                            输出控制单元
32                            相位检测器
34                            延迟线
36                            延迟线控制器
38                            复制延迟模型
40                            设定单元
42                            延迟调节单元
44                            延迟单元
46                            反相器
48                            反相器
50                            反相器
52                            反相器
54                            反馈输入单元
56                            单位移位单元
58                            反馈输出单元
60                            传输门
62                            NOR门
64                            反相器
66                            反相器
68                            传输门
70                            反相器
72                            反相器
74                            反相器
76                            传输门
78                            传输门
80                            反相器
82                            反相器
84                            反相器
86                            NAND门
88                            反相器
90                            反相器
91-110                        反相器
112、114、116、118、120、121  反相器
111、113、115、117与119       传输门
122                            输入时钟缓冲器
124                            DLL
126                            输出时钟缓冲器
128                            输出控制单元
130                            相位检测器
132                            延迟线控制器
134                            延迟线
136                            复制延迟模型
138                            延迟模型控制单元
140                            选择相位检测器
142                            控制信号产生器
144                            设定单元
146                            延迟调节单元
148                            延迟单元
150                            使能单元
152                            控制单元
154                            产生单元
156                            反相器
158                            NOR门
160                            传输门
161                            反相器
162                            反相器
163                            反相器
AREF                           自动更新命令
CLKEXT                         外部时钟
CLKIN                          内部时钟
CLKINTP                        时钟
CLKOUT                         输出时钟
DELDN                          右移信号/延迟下降信号
DELUP                          左移信号/延迟增加信号
DET1                            输出信号
DET2                            输出信号
DQS                             时钟
FBCLK                           反馈时钟
FBCLKD                          延迟反馈时钟
FBRPSET                         输出信号
IN                              信号
LOCK                            同步状态信号
OUT                             信号
PDOUT                           相位检测信号
RCLKDLL                         时钟
RD                              读取命令
STB                             选通信号
TMRP                            输出信号
TMRPZ                           控制信号
TMRPZD                          输出信号
TMSRP                           输出信号
TMSRPZ                          控制信号
TMSRPZD                         输出信号
具体实施方式
下面将参考附图详细说明本发明。
图6是说明根据本发明实施例包括DLL的存储设备的方框图。
在实施例中，存储设备包括输入时钟缓冲器24、DLL 26、输出时钟缓冲器28与输出控制单元30。
输入时钟缓冲器24将从外部输入的外部时钟CLKEXT缓冲为内部时钟CLKIN。
DLL 26包括相位检测器32、延迟线34、延迟线控制器36与复制延迟模型38。相位检测器32比较从输入时钟缓冲器24所输出的内部时钟CLKIN的相位与通过内部电路反馈的反馈时钟FBCLK的相位。延迟线34延迟内部时钟CLKIN的相位。延迟线控制器36响应于从相位检测器32输出的相位检测信号而调节延迟线34的延迟比率。复制延迟模型36模仿输入时钟缓冲器24的延迟因子与其它延迟因子，直至将从延迟线34输出的输出时钟CLKOUT输出至芯片的外部。
延迟线34通过相位检测器32来控制，并形成用于决定相位延迟比率的延迟路径。这里，延迟线34包括多个串联连接的单位延迟单元，并且用于控制每个单位延迟单元的信号逐一对应于从延迟线控制器36输出的信号。
延迟线控制器36包括双向移位寄存器，其设定逻辑电路以设定延迟线34的输入路径以及路径的位置。这里，将移位寄存器配置成设定初始最大/最小延迟时间。
延迟线控制器36响应于相位检测器32所检测的状态而输出用于控制延迟线34的信号。延迟线控制器36在领先状态下输出左移信号DELUP以增加延迟比率，并在滞后状态下输出右移信号DELDN以降低延迟比率。然而，在锁定状态中，延迟线控制器36不会产生移位信号，而输出同步状态信号LOCK。
复制延迟模型38按目前情况缩小、简化或使用内部电路，除了从作为DQS的外部时钟CLKEXT的输入至输出的DLL。复制延迟模型38响应于在测试模式下从外部输入的控制信号TMRPZ与TMSRPZ而调节延迟比率。这里，从系统的接收器产生控制信号TMRPZ与TMSRPZ。
输出时钟缓冲器28缓冲从延迟线34输出的输出时钟CLKOUT。
输出控制单元30使用从输出时钟缓冲器28输出的时钟CLKINTP来产生DQS。
图7是说明图6的复制延迟模型38的详细方框图。
复制延迟模型38包括设定单元40、延迟调节单元42与延迟单元44。
设定单元40响应于控制信号TMRPZ与TMSRPZ而产生延迟设定数据RPSET<0:4>。
响应于从设定单元40输出的延迟设定数据RPSET<0:4>而调节该延迟调节单元42的延迟比率。因此，延迟调节单元42输出通过根据所设定的延迟比率延迟输出时钟CLKOUT而获得的时钟RCLKDLL。
延迟单元44通过延迟从延迟调节单元42输出的时钟RCLKDLL达预定时间而输出反馈时钟信号FBCLK。
图8是说明图7的设定单元40的详细电路图。
设定单元40包括多个反相器46、48、50与52；反馈输入单元54；多个单位移位单元(unit shift unit)56以及反馈输出单元58。
反相器46与48依序反转控制信号TMSRPZ，且反相器50与52依序反转控制信号TMRPZ。
反馈输入单元54包括传输门60、NOR门62以及反相器64与66。传输门60通过从反相器50与52输出的控制信号TMRP与TMRPZD来控制，并选择性地传输从反馈输出单元58输出的反馈信号RBRPSET。NOR门62与反相器64响应于从反相器46输出的信号TMSRP而选择性锁存由传输门60传输的信号。反相器66反转来自NOR门62的输出信号。这里，当来自反相器46的输出信号TMSRP处于高电平时，首先将从反馈输入单元54输出的设定数据RPSET<0>初始化为高电平，而不论来自反馈输出单元58的输出信号FBRPSET为何。
多个单位移位单元56通过来自反相器48的输出信号TMSRPZD加以控制，并在来自反相器50与52的输出信号TMRP与TMRPZD的每个周期中依序移位来自反馈输入单元54的输出信号RPSET<0>。这里，来自每个单位移位单元的输出信号RPSET<1:4>以及来自反馈输入单元54的输出信号RPSET<0>变为延迟设定数据RPSET<0:4>。
反馈输出单元58包括传输门68以及反相器70、72与74。传输门68通过来自反相器50与52的输出信号TMRP与TMRPZD来加以控制，并且选择性传输来自最终单位移位单元56的设定数据RPSET<4>。反相器70与72锁存来自传输门68的输出信号。反相器74反转来自反相器70的输出信号。
图9是说明图8的单位移位单元56的详细电路图。
单位移位单元56包括传输门76与78；反相器80、82、84、88与90以及NAND门86。
传输门76通过来自反相器50与52的输出信号TMRP与TMRPZD来控制，并且选择性地传输输入至输入端子的信号IN。
反相器80与82锁存通过传输门76传输的信号，并且反相器84反转来自反相器80的输出信号。
传输门78通过来自反相器50与52的输出信号TMRP与TMRPZD来控制，并选择性传输来自反相器84的输出信号。
NAND门86与反相器88响应于来自反相器48的输出信号TMSRPZD而选择性锁存由传输门78传输的信号。反相器90反转来自NAND门86的输出信号。这里，当来自反相器48的输出信号TMSRPZD处于低电平时，将来自输出端子的输出信号OUT初始化为低电平，而不论施加于输入端子的信号为何。
图10是说明图7的延迟调节单元42的详细电路图。
延迟调节单元42包括多个反相器91至121以及多个传输门111、113、115、117与119。
传输门111选择性地传输通过响应于延迟设定数据RPSET<0>以及由反相器110反转的信号而通过由反相器100与101形成的延迟路径来延迟输出时钟CLKOUT所获得的信号。
传输门113选择性地传输通过响应于延迟设定数据RPSET<1>以及由反相器112反转的信号而通过由反相器91、92、102与103形成的延迟路径来延迟输出时钟CLKOUT所获得的信号。
传输门115选择性地传输通过响应于延迟设定数据RPSET<2>以及由反相器114反转的信号而通过由反相器91、92、93、94、104与105形成的延迟路径来延迟输出时钟CLKOUT所获得的信号。
传输门117选择性地传输通过响应于延迟设定数据RPSET<3>以及由反相器116反转的信号而通过由反相器91、92、93、94、95、96、106与107形成的延迟路径来延迟输出时钟CLKOUT所获得的信号。
传输门119选择性地传输通过响应于延迟设定数据RPSET<4>以及由反相器118反转的信号而通过由反相器91、92、93、94、95、96、97、98、108与109形成的延迟路径来延迟输出时钟CLKOUT所获得的信号。
反相器120与121依序反转由传输门111、113、115、117与119传输的信号。
图11是说明图7的设定单元40的操作的时序图。
当DQS与外部时钟CLKEXT的相位差异超过预定相位差异时，控制信号TMSRPZ变为使能至高电平，并且周期性地触发控制信号TMRPZ。因此，将在控制信号TMRPZ的第一周期中初始化为高电平的延迟设定数据RPSET<0>移位至第一单位移位单元56。以相同的方式，将在控制信号TMRPZ的每个周期中从先前单位移位单元56输出的延迟设定数据RPSET<i>移位至下一单位移位单元56。而且，通过反馈输出单元58与反馈输入单元54通过触发控制信号TMRPZ，将从最终单位移位单元56输出的延迟设定数据RPSET<4>再次移位至第一单位移位单元56。
图12是说明图7的延迟调节单元42的操作的时序图。响应于延迟设定数据RPSET<0:4>而调节输出时钟CLKOUT的延迟比率，并且改变来自延迟调节单元42的输出时钟RCLKDLL的时序。
图13是说明根据本发明另一个实施例包括DLL的存储设备的方框图。
在另一个实施例中，存储设备包括输入时钟缓冲器122、DLL 124、输出时钟缓冲器126、输出控制单元128与延迟模型控制单元138。
输入时钟缓冲器122将从外部输入的外部时钟CLKEXT缓冲为内部时钟CLKIN。
DLL 124包括相位检测器130、延迟线132、延迟线控制器134与复制延迟模型136。相位检测器130比较从输入时钟缓冲器122所输出的内部时钟CLKIN与通过内部电路反馈的反馈时钟FBCLK的相位。延迟线132延迟内部时钟CLKIN的相位。延迟线控制器134使用来自相位检测器130的输出信号来调节延迟线132的延迟比率。复制延迟模型136模仿输入时钟缓冲器122的延迟因子与其它延迟因子，直至将来自延迟线132的输出时钟CLKOUT输出至芯片的外部。
延迟线132通过相位检测器130来控制，并形成用于决定相位延迟比率的延迟路径。这里，延迟线132包括多个串联连接的单位延迟单元，并且用于控制每个单位延迟单元的信号逐一对应于从延迟线控制器134输出的信号。
延迟线控制器134包括双向移位寄存器，其设定逻辑电路以设定延迟线132的输入路径以及路径的位置。这里，将移位寄存器配置成设定初始最大/最小延迟时间。另外，延迟线控制器134响应于相位检测器130所检测的状态而输出用于控制延迟线132的信号。延迟线控制器134在领先状态下输出左移信号DELUP以增加延迟比率，并在滞后状态下输出右移信号DELDN以降低延迟比率。然而，在锁定状态中，延迟线控制器134不会产生移位信号，而输出同步状态信号LOCK。
复制延迟模型136按目前情况缩小、简化或使用内部电路，除了从作为DQS的外部时钟CLKEXT的输入至输出的DLL。复制延迟模型136响应于在测试模式下从外部输入的同步状态信号LOCK而调节延迟比率，并且响应于从复制延迟模型控制单元138输出的控制信号TMRPZ而调节复制延迟模型136的延迟比率。
输出时钟缓冲器126缓冲从延迟线132输出的输出时钟CLKOUT。
输出控制单元128使用来自输出时钟缓冲器126的输出时钟CLKINTP产生DQS。在输出控制单元128中，如果存储设备通过自动更新命令AREF而自动补偿相位偏移，则在读取模式中或当输入其中存储设备确实从外部传输数据的自动更新命令时，则补偿操作可作为后台操作来执行。结果，不仅在读取模式中而且也在自动更新模式中产生DQS，从而执行外部时钟信号CLKEXT与DQS的相位补偿。
复制延迟模型控制单元138包括选择相位检测器140与控制信号产生器142。选择相位检测器140响应于自动更新命令AREF与读取命令RD而比较外部时钟CLKEXT的相位与DQS的相位。当DQS的上升边缘领先于外部时钟CLKEXT的上升边缘时，即，当DQS的上升边缘处于外部时钟CLKEXT的低电平脉冲间隔中时，选择相位检测器140输出低电平的相位检测信号PDOUT。当DQS的上升边缘滞后于外部时钟CLKEXT的上升边缘时，选择相位检测器140输出高电平的相位检测信号PDOUT。控制信号产生器142响应于从选择相位检测器140输出的相位检测信号PDOUT而产生控制信号TMRPZ。如果最终延迟设定数据RPSET<4>变为处于高电平，则将控制信号TMRPZ初始化为高电平。
图14是说明图13的复制延迟模型136的详细方框图。
复制延迟模型136包括设定单元144、延迟调节单元146与延迟单元148。
设定单元144响应于控制信号TMRPZ与同步信号LOCK而产生延迟设定数据RPSET<0:4>。
延迟调节单元146响应于从设定单元144输出的延迟设定数据RPSET<0:4>而调节延迟时间。
延迟单元148通过延迟从延迟调节单元146输出的时钟信号RCLKDLL达预定时间而输出反馈时钟信号FBCLK。
省略有关图14的设定单元144、延迟调节单元146与延迟单元148的构造的详细说明，因为其与图8至10相同。
图15是说明图13的控制信号产生单元142的详细方框图。
控制信号产生器142包括使能单元150、控制单元152与产生单元154。
包括多个反相器156的使能单元150通过延迟输出时钟CLKOUT达预定时间而产生选通信号STB以使能产生单元154。
控制单元152包括NOR门158、传输门160与反相器161、162与163。控制单元152使用从选择相位检测器140输出的相位检测信号PDOUT与最终设定数据RPSET<4>而产生比较信号IN与INZ。这里，使用传输门160来调整比较信号IN与INZ的时序。
包括锁存型差动放大器的产生单元154由从使能单元150输出的选通信号STB而使能，并响应于从控制单元152输出的比较信号IN与INZ而设定控制信号TMRPZ的状态。
图16至19是说明图13的存储设备的操作的时序图。
图16说明当将DQS锁定至外部时钟信号CLKEXT并且同步状态信号LOCK与相位检测信号PDOUT变为处于高电平的情况。
因此，控制信号TMRPZ保持处于高电平，初始化该设定数据RPSET<0:4>，并以最小延迟比率设定延迟调节单元16。
图17说明当在DQS与外部时钟信号CLKEXT的锁定状态下将延迟调节单元146的延迟比率增加至最大延迟比率的情况。
将DQS同步化到低于预定相位差异，并且同步状态信号LOCK变为处于高电平。然而，自从DQS与外部时钟信号CLKEXT的相位差异超过预定相位差异，选择相位检测器140产生低电平的相位检测信号PDOUT。
因此，在与外部时钟信号CLKEXT同步的控制信号TMRPZ的每个周期中，移位该设定数据RPSET<0:4>。
这里，如果最终的设定数据RPSET<4>变为处于高电平，则由控制信号产生器142将控制信号TMRPZ初始化为高电平。因此，将延迟调节单元146的延迟比率保持为最大值。
图18说明当在DQS与外部时钟信号CLKEXT的锁定状态下将延迟调节单元146的延迟比率增加以设定为锁定状态的情况。
将DQS同步化到低于预定相位差异，并且同步状态信号LOCK变为处于高电平。然而，自从DQS与外部时钟信号CLKEXT的相位差异超过预定相位差异，选择相位检测器140产生低电平的相位检测信号PDOUT。
因此，在与外部时钟信号CLKEXT同步的控制信号TMRPZ的每个周期中，移位该设定数据RPSET<0:4>。即，延迟调节单元146的延迟比率逐渐增加。
这里，如果DQS与外部时钟信号CLKEXT的相位差异低于预定相位差异，并且相位检测信号PDOUT变为处于高电平，则将控制信号TMRPZ保持为高电平，并保持延迟调节单元146的当前延迟比率。
图19说明在DQS与外部时钟信号CLKEXT的锁定状态结束、进入初始状态然后返回至锁定状态之后，延迟调节单元146的延迟比率再次增加的情况。
将DQS同步化到低于预定相位差异，并且同步状态信号LOCK变为处于高电平。然而，自从DQS与外部时钟信号CLKEXT的相位差异超过预定相位差异，选择相位检测器140产生低电平的相位检测信号PDOUT。
因此，在与外部时钟信号CLKEXT同步的控制信号TMRPZ的每个周期中，移位该设定数据RPSET<0:4>。即，延迟调节单元146的延迟比率逐渐增加。
然后，如果DQS与外部时钟信号CLKEXT的相位差异低于预定相位差异，并且相位检测信号PDOUT变为处于高电平，则将控制信号TMRPZ保持为高电平，并保持延迟调节单元146的当前延迟比率。
这里，锁定状态结束，同步状态信号LOCK变为处于低电平，并设定初始状态。将设定数据RPSET<0:4>设定为初始值“HLLLL”，并将延迟调节单元146的延迟比率设定为最小值。
然后，如果再次开始锁定状态，则同步状态信号LOCK变为处于高电平，在控制信号TMRPZ的每个周期中移位该设定数据RPSET<0:4>。即，延迟调节单元146的延迟比率逐渐增加。
如上所述，在本发明的实施例中，包括DLL的存储设备可通过调节复制延迟模型的延迟比率以补偿处理、温度或电压变化的误差，来最小化外部时钟信号与DQS之间的相位偏移。
另外，该包括DLL的存储设备可通过直接比较DQS的相位与外部时钟信号的相位并调节复制延迟模型的延迟比率，以补偿处理、温度或电压变化的误差，而最小化外部时钟信号与DQS之间的相位偏移。
虽然本发明可有各种修改与替代形式，但特定实施例已通过范例的方式在附图中显示并且在这里详细说明。然而，应当了解，本发明不限于所公开的特定形式。相反，本发明涵盖落入所附权利要求定义的本发明精神与范围内的所有修改、等效方案与替代。

Claims (20)

1.一种存储设备，包括：输入时钟缓冲器，用于缓冲从外部输入的外部时钟以产生内部时钟；延迟锁定回路，用于延迟该内部时钟以使该外部时钟的相位与DQS的相位同步；输出时钟缓冲器，用于缓冲从延迟锁定回路输出的输出时钟；以及输出控制单元，用于使用从输出时钟缓冲器输出的时钟来产生该DQS，
其中延迟锁定回路包括：
延迟线，用于延迟该内部时钟的相位；
相位检测器，用于比较该内部时钟的相位与通过内部电路反馈的反馈时钟的相位；
延迟线控制器，用于响应于从相位检测器输出的相位检测信号而调节用于延迟该内部时钟的延迟比率；以及
复制延迟模型，用于模仿输入时钟缓冲器的延迟因子与其它延迟因子，直至将从延迟线输出的输出时钟输出至芯片的外部，并用于响应于在测试模式中从外部输入的多个控制信号而调节延迟比率。
2.如权利要求1所述的装置，其中该复制延迟模型包括：
多个延迟路径，其分别具有不同的延迟比率，并用于延迟从延迟锁定回路输出的输出时钟；
延迟调节单元，用于通过控制信号来选择多个延迟路径之一；以及
延迟单元，用于延迟从延迟调节单元输出的时钟达预定时间。
3.如权利要求2所述的装置，其中延迟调节单元还包括设定单元，用于响应于控制信号而产生多个延迟设定数据。
4.如权利要求3所述的装置，其中设定单元包括多个具有环形结构的单位移位单元，并用于响应于控制信号而输出多个延迟设定数据。
5.如权利要求4所述的装置，其中单位移位单元包括：
第一传输单元，用于响应于控制信号而选择性地传输通过输入端子输入的信号；
第一锁存单元，用于锁存由第一传输单元传输的信号；
第二传输单元，用于响应于控制信号而选择性地传输在锁存单元中锁存的信号；以及
第二锁存单元，用于锁存由第二传输单元传输的信号。
6.如权利要求5所述的装置，其中通过控制信号来初始化第二锁存单元。
7.如权利要求3所述的装置，其中延迟调节单元还包括多个选择单元，用于响应于多个延迟设定数据而选择多个延迟路径之一。
8.如权利要求7所述的装置，其中多个选择单元包括多个通过延迟设定数据逐一控制的传输单元。
9.一种存储设备，包括：输入时钟缓冲器，用于缓冲从外部输入的外部时钟以产生内部时钟；延迟锁定回路，用于延迟该内部时钟以使该外部时钟的相位与DQS的相位同步；输出时钟缓冲器，用于缓冲从延迟锁定回路输出的输出时钟；以及输出控制单元，用于使用从输出时钟缓冲器输出的时钟来产生该DQS，
其中延迟锁定回路包括：
延迟线，用于延迟该内部时钟的相位；
第一相位检测器，用于比较该内部时钟的相位与通过内部电路反馈的反馈时钟的相位；
延迟线控制器，用于响应于从相位检测器输出的相位检测信号而调节用于延迟该内部时钟的延迟比率；
复制延迟模型控制器，用于比较该外部时钟的相位与该DQS的相位；以及
复制延迟模型，用于模仿输入时钟缓冲器的延迟因子与其它延迟因子，直至将从延迟线输出的输出时钟输出至芯片的外部，并用于响应于在测试模式中从复制延迟模型控制器输出的输出信号而调节延迟比率。
10.如权利要求9所述的装置，其中复制延迟模型包括：
多个延迟路径，其具有彼此不同的延迟比率，并用于延迟从延迟锁定回路输出的输出时钟；
延迟调节单元，用于通过来自复制延迟模型控制器的输出信号而选择多个延迟路径之一；以及
延迟单元，用于延迟从延迟调节单元输出的时钟达预定时间。
11.如权利要求10所述的装置，其中延迟调节单元还包括设定单元，用于响应于来自复制延迟模型控制器的输出信号而产生多个延迟设定数据。
12.如权利要求11所述的装置，其中设定单元包括多个具有环形结构的单位移位单元，并用于响应于来自复制延迟模型控制器的输出信号而输出多个延迟设定数据。
13.如权利要求4所述的装置，其中单位移位单元包括：
第一传输单元，用于响应于来自复制延迟模型控制器的输出信号而选择性地传输通过输入端子而输入的信号；
第一锁存单元，用于锁存由第一传输单元传输的信号；
第二传输单元，用于响应于来自复制延迟模型控制器的输出信号而选择性地传输锁存单元中锁存的信号；以及
第二锁存单元，用于锁存由第二传输单元传输的信号。
14.如权利要求13所述的装置，其中如果通过相位检测器设定同步状态，则通过从延迟线控制器输出的同步状态信号初始化第二锁存单元。
15.如权利要求11所述的装置，其中延迟调节单元还包括多个选择单元，用于响应于多个延迟设定数据而选择多个延迟路径之一。
16.如权利要求15所述的装置，其中多个选择单元包括多个通过延迟设定数据逐一控制的传输单元。
17.如权利要求11所述的装置，其中复制延迟模型控制器包括：
第二相位检测器，用于比较该外部时钟的相位与该DQS的相位；以及
控制信号产生器，用于响应于来自第二相位检测器的输出信号而产生与该外部时钟同步的时钟。
18.如权利要求17所述的装置，其中通过自动更新命令或读取命令来使能第二相位检测器。
19.如权利要求17所述的装置，其中当延迟设定数据具有最大值时，初始化控制信号产生器。
20.如权利要求9所述的装置，其中通过自动更新命令来使能输出控制器。
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