KR100815187B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 락킹타이밍을 줄여서 지연고정된 클럭을 조기에 생성할 수 있으며, 스턱현상이 발생되지 않는 지연고정회로를 구비하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 시스템 클럭과 상기 시스템 클럭을 모델링된 지연시간만큼 지연시킨 제1 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제1 지연고정 클럭을 출력하는 제1 지연고정회로; 상기 시스템 클럭과 상기 시스템 클럭을 반전한 클럭을 모델링된 지연시간만큼 지연시킨 제2 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제2 지연고정 클럭을 출력하는 제2 지연고정회로; 및 상기 제1 지연고정 클럭 또는 제2 지연고정 클럭중 하나는 선택하여 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 기준클럭으로 출력하는 클럭선택회로를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 지연고정회로, 딜레이라인, 위상비교기.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 일반적인 지연고정루프의 동작을 나타내는 파형도..
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.
도3은 도2에 도시된 딜레이라인 및 쉬프터 레지스터의 내부 블럭도.
도4는 도2에 도시된 제1 위상비교기의 일예를 나타내는 회로도.
도5는 도2에 도시된 제1 락디텍터의 일예를 나타내는 회로도.
도6은 도2에 도시된 선택부의 일례를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
110A,110B : 클럭입력버퍼 120A,120B : 위상비교기
130A, 130B : 쉬프터레지스터 140A, 140B : 딜레이라인
150A, 150B : 딜레이 160A, 160B : 락디텍터
170 : 멀티플렉서 180 : 선택부
190 : 클럭출력버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에 지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시킨다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.
도1은 일반적인 지연고정루프의 동작을 나타내는 파형도이다.
도1에 도시된 바와 같이, 지연고정루프는 입력된 클럭신호(CLKI)보다 일정하게 앞선 타이밍을 가지는 지연고정된 클럭신호(DLL_OUT)를 출력한다. 반도체 메모리 장치는 데이터(D0,D1,D2)를 지연고정된 클럭신호(DLL_OUT)에 동기시켜 출력한다. 이렇게 반도체 메모리 장치가 데이터를 출력시키면, 반도체 메모리 장치의 외부에서는 시스템 클럭신호(CLKO)에 정확하게 데이터가 출력되는 것으로 보인다.
지연고정회로는 기준클럭을 지연시키기 위해 딜레이라인과, 딜레이라인의 지연시간을 제어하는 딜레이라인 제어부와, 클럭신화와 딜레이라인의 출력을 모델링된 지연시간동안 지연시켜 출력하는 지연모델과 지연모델의 출력과 기준클럭의 위상을 비교하는 위상비교기를 구비한다. 위상비교기의 비교결과에 따라 딜레이라인 제어부에서 딜레이라인에서 지연된 값을 제어한다. 따라서 딜레이라인에서 지연시 킬 수 있는 지연값의 범위가 지연고정회로의 동작성능에 주요한 역할을 한다.
위상비교기에서 비교한 두 클럭의 위상차이가 딜레이라인에서 지연시킬 수 있는 범위를 넘어가게 되면, 지연고정회로가 제대로 지연고정동작을 수행할 없게 되는 것이다. 딜레이라인이 지연시킬 수 있는 지연값을 크게 설계하게 되면 딜레이라인의 회로면적이 증가되는 문제점이 있기 때문에, 입력되는 클럭의 주기에 따라 딜레이라인에서 지연시킬 수 있는 지연값을 정하고 있다.
한편, 딜레이라인에서 지연시킬 수 있는 지연값이 충분히 크게 설계하더라도, 새로운 문제가 발생한다. 딜레이라인이 충분히 큰 지연시간동안 클럭을 지연시킬 수 있다 하러다도, 딜레이라인에서 많은 지연시간동안 클럭을 지연시켜 출력한다는 것은 결국 락킹될 때까지의 락킹타이밍이 증가하게 되는 것이다. 락킹타이밍의 증가는 소모되는 파워가 증가하게 되고, 데이터 억세스 타이밍의 증가로 이어진다.
또한, 일반적인 지연고정회로가 가지는 또 하나의 문제점은 지연고정, 즉 락킹이 된 상태에서 스턱(stuck) 현상이 발생하는 것이다. 스턱(stuck) 현상은 지연고정루프가 락킹되고 난 이후에 전원전압의 흔들림등으로 인해 지연고정값을 조절해야 할 때에, 조절해야 할 범위가 이미 지연고정루프의 딜레이라인의 범위를 벗어나 버려 지연고정동작이 이어지지 않는 현상을 말한다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 락킹타이밍을 줄 여서 지연고정된 클럭을 조기에 생성할 수 있으며, 스턱현상이 발생되지 않는 지연고정회로를 구비하는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 시스템 클럭과 상기 시스템 클럭을 모델링된 지연시간만큼 지연시킨 제1 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제1 지연고정 클럭을 출력하는 제1 지연고정회로; 상기 시스템 클럭과 상기 시스템 클럭을 반전한 클럭을 모델링된 지연시간만큼 지연시킨 제2 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제2 지연고정 클럭을 출력하는 제2 지연고정회로; 및 상기 제1 지연고정 클럭 또는 제2 지연고정 클럭중 하나는 선택하여 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 기준클럭으로 출력하는 클럭선택회로를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 시스템 클럭을 소정시간 지연시켜 출력하기 위한 제1 딜레이라인; 상기 시스템 클럭을 반전하여 소정시간 지연시켜 출력하기 위한 제2 딜레이라인; 상기 제1 딜레이라인의 출력을 모델링된 값만큼 지연시켜 제1 피드백클럭으로 출력하기 위한 제1 지연모델; 상기 제2 딜레이라인의 출력을 상기 모델링된 값만큼 지연시켜 제2 피드백클럭으로 출력하기 위한 제2 지연모델; 상기 시스템 클럭과 상기 제1 피드백 클럭의 에지 타이밍을 비교하기 위한 제1 위상비교기; 상기 시스템 클럭과 상기 제2 피드백 클럭의 에지 타이밍을 비교하기 위한 제2 위상비교 기; 상기 제1 위상비교기의 비교결과에 대응하여 상기 제1 딜레이라인의 지연값을 제어하기 위한 제1 쉬프터 레지스터; 상기 제2 위상비교기의 비교결과에 대응하여 상기 제2 딜레이라인의 지연값을 제어하기 위한 제2 쉬프터 레지스터; 상기 제1 위상비교기에 입력되는 두 클럭의 위상이 같을 때 제1 락킹신호를 출력하는 제1 락킹디텍터; 상기 제2 위상비교기에 입력되는 두 클럭의 위상이 같을 때 제2 락킹신호를 출력하는 제2 락킹디텍터; 및 상기 제1 락킹신호에 응답하여 상기 제1 딜레이라인에서 출력하는 클럭을 지연고정된 클럭으로 출력하거나, 제2 락킹신호에 응답하여 상기 제2 딜레이라인에서 출력하는 클럭을 지연고정된 클럭으로 출력하는 클럭선택부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 시스템 클럭을 소정시간 지연시켜 출력하기 위한 제1 딜레이라인; 상기 시스템 클럭을 반전하여 소정시간 지연시켜 출력하기 위한 제2 딜레이라인; 상기 제1 및 제2 딜레이라인에서 출력되는 클럭을 모델링된 지연값만큼 각각 지연시켜 제1 피드백 신호와 제2 피드백신호로 각각 출력하기 위한 지연모델; 상기 제1 피드백신호와 상기 시스템 클럭의 에지 타이밍과 상기 시스템 클럭과 상기 제2 피드백 신호의 에지 타이밍을 비교하기 위한 위상비교기; 상기 위상비교기의 비교결과에 따라 상기 제1 딜레이라인과 상기 제2 딜레이라인에서 지연시키는 지연시간을 제어하기 위한 딜레이라인 제어부; 및 상기 위상비교기의 비교결과에 따라 상기 제1 딜레이라인의 출력 또는 상기 제2 딜레이라인의 출력을 지연고정된 클럭으로 출력하기 위한 클럭선택부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 시스템 클럭을 제1 지연시간만큼 지연시켜 제1 클럭으로 출 력하는 단계; 상기 시스템 클럭을 반전하여 상기 제1 지연시간만큼 지연시켜 제2 클럭으로 출력하는 단계; 상기 제1 클럭과 상기 제2 클럭을 모델링된 지연값만큼 각각 지연시켜 제1 피드백 신호와 제2 피드백신호로 각각 출력하는 단계; 상기 제1 피드백신호와 상기 시스템 클럭의 에지 타이밍을 비교하는 제1 비교단계; 상기 시스템 클럭과 상기 제2 피드백 신호의 에지 타이밍을 비교하는 제2 비교단계; 상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 지연시간을 조절하는 단계; 및 상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 클럭 또는 상기 제2 클럭을 지연고정된 클럭으로 출력하는 단계를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 제1 지연고정회로(100A)와, 제2 지연고정회로(100B)와, 클럭선택회로(100C)를 구비한다.
제1 지연고정회로(100A)는 시스템 클럭(CLK,/CLK)과 시스템 클럭(CLK,/CLK)을 모델링된 지연시간만큼 지연시킨 제1 피드백클럭(UFBCLK)과의 위상비교를 통해, 데이터의 출력타이밍이 시스템 클럭(CLK,/CLK)의 에지에 동기될 수 있도록 하는 제1 지연고정 클럭(UCLK)을 출력한다.
제2 지연고정회로(100B)는 시스템 클럭(CLK,/CLK)과 시스템 클럭(CLK,/CLK)을 반전한 클럭을 모델링된 지연시간만큼 지연시킨 제2 피드백클럭(DFBCLK)과의 위상비교를 통해, 데이터의 출력타이밍이 시스템 클럭(CLK,/CLK)의 에지에 동기될 수 있도록 하는 제2 지연고정 클럭(DCLK)을 출력한다.
클럭선택회로(100C)는 제1 지연고정 클럭(UCLK) 또는 제2 지연고정 클럭(DCLK)중 하나를 선택하여 데이터의 출력타이밍이 시스템 클럭의 에지에 동기될 수 있도록 하는 기준클럭(DLL_OUT)으로 출력한다. 반도체 메모리 장치는 기준클럭(DLL_OUT) 동기시켜 데이터를 출력시키면, 반도체 메모리 장치의 외부에서는 시스템 클럭(CLK,/CLK)에 동기되어 데이터가 출력되는 것으로 보이게 되는 것이다.
제1 지연고정회로(100A)는 제1 클럭입력버퍼(110A)와, 제1 위상비교기(120A)와, 제1 쉬프터레지스터(130A)와, 제1 딜레이라인(140A)과, 제1 지연모델(150A)와, 제1 락디텍터(160A)를 구비한다. 제1 클럭입력버퍼(110A)는 시스템 클럭(CLK,/CLK)을 버퍼링하여 제1 딜레이라인(140A)으로 출력한다. 제1 위상비교기(120A)는 제1 지연모델(150A)에서 출력되는 제1 피드백클럭(UFBCLK)과 제1 클럭입력버퍼(110A)에서 출력되는 클럭(UICLK)의 상승에지 타이밍을 비교한다. 제1 쉬프터 레지스터(130A)는 제1 위상비교기(120A)에서 비교한 결과에 대응하여 제1 딜레이라인(140A)에서 지연시키는 값을 제어한다. 제1 딜레이라인(140A)는 제1 쉬프터 레지스터(130A)의 제어에 대응하는 지연값으로 제1 클럭입력버퍼(110A)에서 출력되는 클럭(UICLK)을 지연시켜 출력한다. 제1 지연모델(150A)는 제1 딜레이라인(140A)에서 출력되는 클럭(UCLK)을 모델링된 지연시간만큼 지연시켜 출력한다. 제1 락디텍 터(160A)는 제1 위상비교기(120A)에 입력되는 두 클럭의 위상이 일치할 때에 제1 락킹신호(UP_LOCK)를 생성하여 클럭선택회로(100C)로 출력한다.
제2 지연고정회로(100B)는 제2 클럭입력버퍼(110B)와, 제2 위상비교기(120B)와, 제2 쉬프터레지스터(130B)와, 제2 딜레이라인(140B)과, 제2 지연모델(150B)와, 제2 락디텍터(160B)를 구비한다. 제2 클럭입력버퍼(110B)는 시스템 클럭(CLK,/CLK)을 버퍼링하여 제2 딜레이라인(140B)으로 출력한다. 제2 위상비교기(120B)는 제2 지연모델(150B)에서 출력되는 제2 피드백클럭(DFBCLK)과 제2 클럭입력버퍼(110B)에서 출력되는 클럭(DICLK)의 상승에지 타이밍을 비교한다. 제2 쉬프터 레지스터(130B)는 제2 위상비교기(120B)에서 비교한 결과에 대응하여 제2 딜레이라인(140B)에서 지연시키는 값을 제어한다. 제2 딜레이라인(140B)는 제2 쉬프터 레지스터(130B)의 제어에 대응하는 지연값으로 제2 클럭입력버퍼(110B)에서 출력되는 클럭(DICLK)을 지연시켜 출력한다. 제2 지연모델(150B)는 제2 딜레이라인(140B)에서 출력되는 클럭(UCLK)을 모델링된 지연시간만큼 지연시켜 출력한다. 제1 락디텍터(160B)는 제2 위상비교기(120B)에 입력되는 두 클럭의 위상이 일치할 때에 제2 락킹신호(DN_LOCK)를 생성하여 클럭선택회로(300C)로 출력한다.
클럭선택회로(100C)는 제1 딜레이라인의 출력(UCLK)과 제2 딜레이라인의 출력(DCLK)중 하나를 출력하기 위한 멀티플렉서(170)와, 제1 락킹신호(UP_LOCK)와 제2 락킹신호(DN_LOCK)에 응답하여 멀티플렉서(170)가 출력하는 클럭을 선택하도록 제어하는 선택부(180)와, 멀티플렉서에서 출력되는 클럭을 지연고정된 클럭으로 출력하기 위한 클럭출력버퍼(190)를 구비한다.
제1 지연고정회로와 제2 지연고정회로에 각각 구비되는 회로중 같은 역할을 하는 회로는 같은 구성으로 구현될 수 있다.
도3은 도2에 도시된 딜레이라인 및 쉬프터 레지스터의 내부 블럭도이다.
도3에 도시된 바와 같이, 딜레이라인(130A)은 다수의 단위딜레이(예를 들면 131)를 체인형태로 구비하고 있다. 쉬프터 레지스터(130A)는 다수의 단위 쉬프터 레지스터를 구비하고, 제어신호(PDA)에 따라 하이레벨로 출력하는 신호의 위치를 쉬프팅시킨다. 쉬프터 레지스터(330)에서 출력되는 다수의 신호중 하이레벨의 신호 위치에 따라 딜레이라인(130A)에 입력되는 클럭(UICLK)이 거치게되는 단위딜레이의 수가 정해지는 것이다. 여기서 제어신호(PDA)는 위상비교기(120A)으로 부터 출력된다.
도4는 도2에 도시된 제1 위상비교기의 일예를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 제1 위상비교기(120A)는 두 입력클럭(UFBCLK,UICLK)의 위상을 비교하여 신호(PDA)를 출력하도록 되어 있다. 두 입력신호의 위상을 비교하는 위상비교기는 다양한 형태로 구현될 수 있는데, 본 실시에서는 가장 간단한 형태인 D 플립플롭을 사용하여 두 입력신호의 위상을 비교하고 있다.
도5는 도2에 도시된 제1 락디텍터의 일예를 나타내는 회로도이다.
도5에 도시된 바와 같이, 제1 락디텍터(160A)는 제어신호(PDA)를 입력받아 제1 락킹신호(UP_LOCK)를 출력한다. 도5의 락디텍터는 상승에지 감지기로서, 입력되는 제어신호(PDA)가 로우레벨에서 하이레벨로 변화하는 시점을 찾는 동작을 한 다.
도6은 도2에 도시된 선택부의 일례를 나타내는 회로도이다.
도6에 도시된 바와 같이, 선택부(180)는 제1 및 제2 락킹신호(UP_LOCK, DN_LOCK)에 따라서 하이레벨 또는 로우레벨의 제어신호(M)의 멀티플렉서(170)로 출력한다. 멀티플렉서(170)는 제어신호(M)에 응답하여 제1 및 제2 딜레이라인(130A,130B)에서 출력되는 두 클럭중 하나를 선택하여 출력한다.
이하에서는 도1 내지 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작에 대해서 설명한다.
본 실시예에 따른 반도체 메모리 장치가 지연고정클럭을 생성하는 방법에 있어서, 가장 큰 특징은 2개의 딜레이 라인을 사용하는 것이다. 이렇게 2개의 딜레이 라인을 사용함으로서, 스턱 현상을 줄일 수 있으며, 락킹타이밍을 줄일 수 있는 것이다. 본 실시예에 따른 반도체 메모리 장치가 지연고정클럭을 생성하는 딜레이라인 뿐만 아니라 위상비교기, 쉬프터 레지스터, 락디텍터등로 각각 2개를 구비하고 있다. 2개의 딜레이라인중 어느 한쪽의 딜레이라인이 0.5T 클럭주기 이하의 락킹 동작조건으로 동작한다면, 나머지 한쪽의 딜레이라인은 1T 클럭주기로 동작을 하게 된다.
제1 딜레이라인은 입력되는 클럭신호를 지연시켜 출력하고, 제2 딜레이라인은 반전하여 출력한다. 제1 지연고정회로는 입력된 클럭신호와 그 클럭신호를 지연한 클럭을 이용하여 지연고정동작을 수행하고, 제2 지연고정회로는 클럭신호와 그 클럭신호를 반전한 클럭을 이용하여 지연고정동작을 수행한다. 제1 지연고정회로와 제2 지연고정회로는 항상 같이 지연고정동작을 수행하기 때문에, 언제나 입력된 시스템클럭의 1/2주기이내에 제1 지연고정회로 또는 제2 지연고정회로중 하나에서 락킹상태가 발생된다.
먼저 락킹이 된 지연고정회로에서 출력되는 클럭을 지연고정된 클럭으로 사용하는 것이다. 락킹이 된 상태에서 전원전압의 레벨이 변화하여 지연고정된 클럭을 다시 지연고정시켜야 하는 경우, 전술한 스턱 현상이 발생될 수 있다. 예를 들어 제1 지연고정회로에서 락킹이 먼저 일어나, 제1 지연고정회로에서 출력되는 클럭을 지연고정된 클럭으로 사용하는 경우를 살펴보자. 제1 지연고정회로의 딜레이라인에 있는 지연값을 줄여야되는데, 락킹시 딜레이라인에서 사용한 딜레이값이 작아서 새로운 락킹동작시 줄일수 있는 한계를 벗어날 수 있다. 이 경우에 제2 지연고정회로를 이용하여 락킹동작을 수행하게 된다. 제2 지연고정회로의 딜레이라인은 최소한 제1 지연고정회로의 딜레이라인보다 더 많은 지연값을 사용하고 있기 때문에 이를 줄일 수 있는 것이다.
두개의 지연고정회로가 각각 독립적인 동작을 하는 것이 특징이며, 먼저 락킹 동작이 일어난 지연고정회로에서 출력되는 클럭이 클럭선택회로에 의해 지연고정된 클럭으로 출력된다. 두개의 지연고정회로가 각기 따로 락킹동작을 수행하는 과정에서 하나는 0.5T 클럭 이하, 다른 하나는 0.5T 클럭 이상의 범위로 락킹동작을 수행한다.
외부에서 입력되는 시스템클럭(CLK, /CLK)은 정상위상을 가진 클럭과, 반대 위상을 가진 클럭이 모두 인가된다. 2개의 지연고정회로에 의해서 하나는 정위상의 상승에지를 락킹동작에 사용하고, 나머지 하나는 반위상의 상승에지를 락킹동작에 사용한다.
2개의 지연고정회로가 각각 독립적인 락킹동작을 수행하여 먼저 락킹상태가 되는 지연고정회로의 출력을 외부로 출력하므로, 항상 0.5tCK 이하의 락킹타이밍을 유지하게 되는 것이다. 그리고 나머지 락킹이 되지 않은 지연고정회로도 계속 락킹동작을 수행한다.
두개의 지연고정회로가 정상동작에서는 모두 락킹이 된 상태에서 반도체 메모리 장치가 일반적인 동작을 수행중, 외부 전원의 변화로 새로운 락킹동작을 수행해야하는 경우가 있다. 이 경우 지연고정회로의 딜레이라인에서 사용하는 지연값을 줄여야 할 경우에 어느 하나의 딜레이라인에서는 새로운 락킹을 위해서 필요한 만큼의 지연값을 더 이상 줄일 수 없는 경우에는 딜레이라인(140A,140B)에서 출력되는 신호(LSB,LSB2)중 하나가 활성화된다. 클럭선택회로(100C)는 딜레이라인(140A,140B)에서 출력되는 신호(LSB,LSB2)에 응답하여 제1 및 제2 지연고정회로에서 출력되는 클럭중 어느 하나로 지연고정된 클럭을 변경하여 출력하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리장치가 지연고정된 클럭을 생성하는 동작을 수행할 때에 보다 빠르게 지연고정된 클럭을 생성할 수 있다. 또한 본 발명에 의한 반도체 메모리장치의 지연고정회로는 스턱 현상을 방지하여 넓은 락킹범위를 가질 수 있다. 그러므로 반도체 메모리 장치의 데이터 억세스 타이밍을 줄일 수 있으며, 안정적으로 시스템 클럭에 동기되어 데이터를 출력시킬 수 있다.

Claims (12)

  1. 시스템 클럭과 상기 시스템 클럭을 모델링된 지연시간만큼 지연시킨 제1 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제1 지연고정 클럭을 출력하는 제1 지연고정회로;
    상기 시스템 클럭과 상기 시스템 클럭을 반전한 클럭을 모델링된 지연시간만큼 지연시킨 제2 비교클럭과의 위상비교를 통해, 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 제2 지연고정 클럭을 출력하는 제2 지연고정회로; 및
    상기 제1 지연고정 클럭 또는 제2 지연고정 클럭중 하나를 선택하여 데이터의 출력타이밍이 상기 시스템 클럭의 에지에 동기될 수 있도록 하는 기준클럭으로 출력하는 클럭선택회로
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 지연고정회로는
    상기 시스템 클럭을 지연시켜 출력하기 위한 제1 딜레이 라인;
    상기 제1 딜레이라인에서 출력되는 클럭을 상기 모델링된 지연시간만큼 지연시켜 출력하기 위한 제1 지연모델;
    상기 제1 지연모델에서 출력되는 제1 피드백클럭과 상기 시스템 클럭의 제1 에지 타이밍을 비교하기 위한 제1 위상비교기; 및
    상기 제1 위상비교기의 비교결과에 대응하여 상기 제1 딜레이라인의 지연값을 제어하기 위한 제1 쉬프터 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 지연고정회로는
    상기 제1 위상비교기에 입력되는 두 클럭의 위상이 일치할 때에 제1 락킹신호를 생성하여, 상기 클럭선택회로에 선택제어신호로서 출력하기 위한 제1 락디텍터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 지연고정회로는
    상기 시스템 클럭을 버퍼링하여 상기 제1 딜레이라인으로 출력하기위한 제1 클럭입력버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 지연고정회로는
    상기 시스템 클럭을 지연시키고, 반전하여 출력하기 위한 제2 딜레이 라인;
    상기 제2 딜레이라인에서 출력되는 클럭을 상기 모델링된 지연시간만큼 지연시켜 출력하기 위한 제2 지연모델;
    상기 제2 지연모델에서 출력되는 제2 피드백클럭과 상기 시스템 클럭의 제2 에지 타이밍을 비교하기 위한 제2 위상비교기; 및
    상기 제2 위상비교기의 비교결과에 대응하여 상기 제2 딜레이라인의 지연값을 제어하기 위한 제2 쉬프터 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 지연고정회로는
    상기 제2 위상비교기에 입력되는 두 클럭의 위상이 일치할 때에 제2 락킹신호를 생성하여, 상기 클럭선택회로에 선택제어신호로서 출력하기 위한 제2 락디텍터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 지연고정회로는
    상기 시스템 클럭을 버퍼링하여 상기 제2 딜레이라인으로 출력하기 위한 제2 클럭입력버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 클럭선택회로는
    상기 제1 딜레이라인의 출력과 상기 제2 딜레이라인의 출력중 하나를 상기 지연고정된 클럭으로 출력하기 위한 멀티플렉서; 및
    상기 제1 락킹신호와 상기 제2 락킹신호에 응답하여 상기 멀티플렉서가 출력하는 클럭을 선택하도록 제어하는 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 시스템 클럭을 소정시간 지연시켜 출력하기 위한 제1 딜레이라인;
    상기 시스템 클럭을 반전하여 소정시간 지연시켜 출력하기 위한 제2 딜레이라인;
    상기 제1 딜레이라인의 출력을 모델링된 값만큼 지연시켜 제1 피드백클럭으로 출력하기 위한 제1 지연모델;
    상기 제2 딜레이라인의 출력을 상기 모델링된 값만큼 지연시켜 제2 피드백클 럭으로 출력하기 위한 제2 지연모델;
    상기 시스템 클럭과 상기 제1 피드백 클럭의 에지 타이밍을 비교하기 위한 제1 위상비교기;
    상기 시스템 클럭과 상기 제2 피드백 클럭의 에지 타이밍을 비교하기 위한 제2 위상비교기;
    상기 제1 위상비교기의 비교결과에 대응하여 상기 제1 딜레이라인의 지연값을 제어하기 위한 제1 쉬프터 레지스터;
    상기 제2 위상비교기의 비교결과에 대응하여 상기 제2 딜레이라인의 지연값을 제어하기 위한 제2 쉬프터 레지스터;
    상기 제1 위상비교기에 입력되는 두 클럭의 위상이 같을 때 제1 락킹신호를 출력하는 제1 락킹디텍터;
    상기 제2 위상비교기에 입력되는 두 클럭의 위상이 같을 때 제2 락킹신호를 출력하는 제2 락킹디텍터; 및
    상기 제1 락킹신호에 응답하여 상기 제1 딜레이라인에서 출력하는 클럭을 지연고정된 클럭으로 출력하거나, 제2 락킹신호에 응답하여 상기 제2 딜레이라인에서 출력하는 클럭을 지연고정된 클럭으로 출력하는 클럭선택부
    를 구비하는 반도체 메모리 장치.
  10. 시스템 클럭을 소정시간 지연시켜 출력하기 위한 제1 딜레이라인;
    상기 시스템 클럭을 반전하여 소정시간 지연시켜 출력하기 위한 제2 딜레이라인;
    상기 제1 및 제2 딜레이라인에서 출력되는 클럭을 모델링된 지연값만큼 각각 지연시켜 제1 피드백 신호와 제2 피드백신호로 각각 출력하기 위한 지연모델;
    상기 제1 피드백신호와 상기 시스템 클럭의 에지 타이밍과 상기 시스템 클럭과 상기 제2 피드백 신호의 에지 타이밍을 비교하기 위한 위상비교기;
    상기 위상비교기의 비교결과에 따라 상기 제1 딜레이라인과 상기 제2 딜레이라인에서 지연시키는 지연시간을 제어하기 위한 딜레이라인 제어부; 및
    상기 위상비교기의 비교결과에 따라 상기 제1 딜레이라인의 출력 또는 상기 제2 딜레이라인의 출력을 지연고정된 클럭으로 출력하기 위한 클럭선택부
    를 구비하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 클럭선택부는
    상기 위상비교기에서 비교하는 상기 제1 피드백신호와 상기 시스템 클럭의 에지 타이밍이 같을 때 제1 락킹신호를 출력하는 제1 락디텍터;
    상기 위상비교기에서 비교하는 상기 제2 피드백신호와 상기 시스템 클럭의 에지 타이밍이 같을 때 제2 락킹신호를 출력하는 제2 락디텍터;
    상기 제1 딜레이라인의 출력과 상기 제2 딜레이라인의 출력중 하나를 상기 지연고정된 클럭으로 출력하기 위한 멀티플렉서; 및
    상기 제1 락킹신호와 상기 제2 락킹신호에 응답하여 상기 멀티플렉서가 출력하는 클럭을 선택하도록 제어하는 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 시스템 클럭을 제1 지연시간만큼 지연시켜 제1 클럭으로 출력하는 단계;
    상기 시스템 클럭을 반전하여 상기 제1 지연시간만큼 지연시켜 제2 클럭으로 출력하는 단계;
    상기 제1 클럭과 상기 제2 클럭을 모델링된 지연값만큼 각각 지연시켜 제1 피드백 신호와 제2 피드백신호로 각각 출력하는 단계;
    상기 제1 피드백신호와 상기 시스템 클럭의 에지 타이밍을 비교하는 제1 비교단계;
    상기 시스템 클럭과 상기 제2 피드백 신호의 에지 타이밍을 비교하는 제2 비교단계;
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 지연시간을 조절하는 단계; 및
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 클럭 또는 상기 제2 클럭을 지연고정된 클럭으로 출력하는 단계
    를 구비하는 반도체 메모리 장치의 구동 방법.
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