KR101046274B1 - 클럭지연회로 - Google Patents

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KR101046274B1 KR1020100027819A KR20100027819A KR101046274B1 KR 101046274 B1 KR101046274 B1 KR 101046274B1 KR 1020100027819 A KR1020100027819 A KR 1020100027819A KR 20100027819 A KR20100027819 A KR 20100027819A KR 101046274 B1 KR101046274 B1 KR 101046274B1
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

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  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

클럭지연회로는 지연제어신호의 제어에 따라 기준 클럭신호의 지연량을 조절하여 지연 클럭신호를 출력하는 가변 지연부와, 가변 지연부에서 출력되는 지연 클럭신호를 지연시키는 지연부와, 지연부에서 출력되는 피드백 클럭신호와 기준 클럭신호의 위상 차이를 검출하는 위상 검출부와, 위상 검출부의 검출결과에 따라 토글링 주기가 조절되는 제어클럭신호를 출력하는 제어클럭 출력부와, 제어클럭신호에 응답하여 위상 검출부의 검출결과에 대응하는 지연제어신호를 생성하는 지연 제어부를 포함한다.

Description

클럭지연회로{CLOCK SIGNAL DELAY CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 클럭지연회로를 구성하는 기술에 관한 것이다.
반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
한편, 반도체 장치로 입력되는 외부 클럭신호는 반도체 장치 내부에서 지연되므로 지연된 클럭신호를 이용하여 데이터를 출력할 경우, 출력되는 데이터가 외부 클럭신호와 동기되지 않는 문제점이 발생한다. 따라서 반도체 장치는 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등을 이용하여 외부 클럭신호와 내부 클럭신호와의 위상차이를 보상한다.
한편, 지연고정루프(Delay Locked Loop, DLL) 등과 같은 클럭지연회로를 이용하여 외부 클럭신호와 내부 클럭신호와의 위상 차이를 보상했을 경우에도, 전원 노이즈 유입 등에 의해서 위상차이가 발생할 수 있으므로 이를 빠르게 보정할 수 있는 기술이 요구되고 있다.
본 발명은 안정적인 지연 클럭신호를 생성할 수 있는 클럭지연회로를 제공한다.
또한, 본 발명은 전원 노이즈 유입시 빠르게 지연 클럭신호의 지연량을 업데이트 할 수 있는 클럭지연회로를 제공한다.
본 발명의 일 실시예에 따르면, 지연제어신호의 제어에 따라 기준 클럭신호의 지연량을 조절하여 지연 클럭신호를 출력하는 가변 지연부; 상기 가변 지연부에서 출력되는 상기 지연 클럭신호를 지연시키는 지연부; 상기 지연부에서 출력되는 피드백 클럭신호와 상기 기준 클럭신호의 위상 차이를 검출하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 토글링 주기가 조절되는 제어클럭신호를 출력하는 제어클럭 출력부; 및 상기 제어클럭신호에 응답하여 상기 위상 검출부의 검출결과에 대응하는 상기 지연제어신호를 생성하는 지연 제어부를 포함하는 클럭지연회로가 제공된다.
본 발명의 다른 실시예에 따르면, 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 지연 클럭신호를 출력하는 가변 지연부; 상기 입력 클럭신호와 기준 클럭신호의 위상 차이에 대응하는 값을 갖는 제1 위상 검출신호를 출력하는 제1 위상 검출부; 상기 입력 클럭신호 및 상기 기준 클럭신호의 위상을 비교하여 토글링 주기가 조절되는 제어클럭신호를 출력하는 제어클럭 출력부; 및 상기 제어클럭신호에 응답하여 상기 제1 위상 검출신호에 대응하는 상기 지연제어신호를 생성하는 지연 제어부를 포함하는 클럭지연회로가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 지연고정루프(Delay Locked Loop, DLL)의 구성도이다.
도 2는 본 발명의 제2 실시예에 따른 클럭지연회로의 구성도이다.
도 3은 도 2의 위상 검출부의 실시예에 따른 회로도이다.
도 4는 도 3의 제2 위상 검출부의 내부동작을 나타낸 타이밍 다이어그램이다.
도 5는 본 발명의 제3 실시예에 따른 클럭지연회로의 구성도이다.
도 6은 본 발명의 제4 실시예에 따른 클럭지연회로의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자
도 1은 본 발명의 제1 실시예에 따른 지연고정루프(Delay Locked Loop, DLL)의 구성도이다.
도 1을 참조하면, 지연고정루프는 클럭 입력버퍼(6)와, 가변 지연부(1)와, 미세 지연부(2)와, 클럭 드라이버(7)와, 지연 모델링부(3)와, 위상 검출부(4)와, 지연 제어부(5)를 구비한다.
상기와 같이 구성되는 지연고정루프의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 입력버퍼(6)는 입력 클럭신호(CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력한다.
가변 지연부(1)는 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 지연 클럭신호(DLY_CLK1,DLY_CLK2)를 출력한다. 가변 지연부(1)는 제1 가변 지연라인과, 제2 가변 지연라인으로 구성된다. 여기에서 제1 가변 지연라인은 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 제1 지연 클럭신호(DLY_CLK1)를 출력한다. 또한, 제2 가변지연라인은 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 제2 지연 클럭신호(DLY_CLK2)를 출력한다. 여기에서 제1 지연 클럭신호(DLY_CLK1)와 제2 지연 클럭신호(DLY_CLK2)는 예정된 위상 차이를 가지도록 생성된다.
미세 지연부(2)는 가변 지연부(1)에서 출력되는 지연 클럭신호(DLY_CLK1,DLY_CLK2)의 지연량을 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 조절하여 DLL 클럭신호(DLL_CLK)를 출력한다. 미세 지연부(2)는 페이즈 믹서(Phase Mixer)로 구성될 수 있다. 미세 지연부(2)는 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 제1 지연 클럭신호(DLY_CLK1)와 제2 지연 클럭신호(DLY_CLK2)의 위상을 믹싱하여 DLL 클럭신호(DLL_CLK)를 생성한다. 즉, 가변 지연부(1)에서 출력되는 제1 지연 클럭신호(DLY_CLK1)와 제2 지연 클럭신호(DLY_CLK2)는 예정된 위상 차이를 가지도록 생성되므로, 미세 지연부(2)는 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 제1 지연 클럭신호(DLY_CLK1)와 제2 지연 클럭신호(DLY_CLK2)의 위상 가중치를 조절한다. 즉, 가변 지연부(1)는 넓은 범위로 지연값을 조절하며, 미세 지연부(2)는 가변 지연부(1)에서 출력되는 신호를 좁은 범위에서 미세하게 지연값을 조절하는 역할을 수행한다.
클럭 드라이버(7)는 미세 지연부(2)에서 출력되는 DLL 클럭신호(DLL_CLK)를 드라이빙 한다.
지연 모델링부(3)는 클럭 드라이버(7)에서 출력되는 DLL 클럭신호(DLL_CLK_DRV)를 클럭전달경로의 모델 지연값만큼 지연시킨다. 참고적으로, 모델 지연값은 클럭전달경로에 있는 클럭 입력버퍼(6), 클럭 드라이버(7), DLL 클럭신호(DLL_CLK_DRV)의 전송라인 등의 지연값을 모델링 한 것이다.
위상 검출부(4)는 지연 모델링부(3)에서 출력되는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이를 검출한다. 위상 검출부(4)에서 출력되는 위상 검출신호(P_DET)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 전압레벨을 갖는 신호로서 정의될 수 있으며, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 펄스폭을 갖는 신호로서 정의될 수도 있을 것이다. 또한, 위상 검출신호(P_DET)는 복수 비트의 코드값으로 정의될 수도 있을 것이다. 위상 검출신호(P_DET)는 지연 제어부(5)에서 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)를 생성하는데 이용된다.
지연 제어부(5)는 제어클럭신호(CTRL_CLK)에 응답하여 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)를 생성한다. 제1 지연제어신호(CTRL1<1:N>)는 가변 지연부(1)의 지연량을 조절하는데 이용되며, 제2 지연제어신호(CTRL2<1:N>)는 미세 지연부(2)의 지연량을 조절하는데 이용된다. 지연 제어부(5)는 쉬프트 레지스터 등으로 구성될 수 있다. 참고적으로 제어클럭신호(CTRL_CLK)는 기준 클럭신호(REF_CLK)를 분주하여 생성된 신호이다.
상술한 지연고정루프(Delay Locked Loop, DLL)의 동작을 요약하면, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 발생하면, 제어클럭신호(CTRL_CLK)의 제어에 따라 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)가 업데이트 되면서, DLL 클럭신호(DLL_CLK) 락킹(Locking) 동작이 수행된다. 이때, 제어클럭신호(CTRL_CLK)는 기준 클럭신호(REF_CLK)를 분주하여 생성된 클럭신호인데, 업데이트 효율성 등을 고려하여 결정된 고정된 주기로 토글링 하게 된다.
도 2는 본 발명의 제2 실시예에 따른 클럭지연회로의 구성도이다.
본 실시예에 따른 클럭지연회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면, 클럭지연회로는 가변 지연부(100)와, 지연부(200)와, 위상 검출부(300), 제어클럭 출력부(500)와, 지연 제어부(600)를 구비한다.
참고적으로 본 실시예와 같이 클럭지연회로는 클럭 입력버퍼(700)와, 클럭 드라이버(800)를 더 포함하여 구성될 수도 있다. 클럭 입력버퍼(700)와, 클럭 드라이버(800)는 본 발명의 기술적인 사상을 달성하기 위해 필수적으로 구비되어야 하는 것은 아니다. 여기에서 클럭 입력버퍼(700)는 입력 클럭신호(CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력한다. 또한, 클럭 드라이버(800)는 가변 지연부(100)에서 출력되는 지연 클럭신호(DLL_CLK)를 드라이빙 한다.
상기와 같이 구성되는 클럭지연회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 입력버퍼(700)는 입력 클럭신호(CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력한다.
가변 지연부(100)는 지연제어신호(CTRL<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 지연 클럭신호(DLL_CLK)를 출력한다. 가변 지연부(100)는 가변 지연라인 등으로 구성될 수 있을 것이다.
클럭 드라이버(800)는 가변 지연부(100)에서 출력되는 지연 클럭신호(DLL_CLK)를 드라이빙 한다.
지연부(200)는 클럭 드라이버(800)에서 출력되는 지연 클럭신호(DLL_CLK_DRV)를 클럭전달경로의 모델 지연값만큼 지연시킨다. 참고적으로, 모델 지연값은 클럭전달경로에 있는 클럭 입력버퍼(700), 클럭 드라이버(800), 지연 클럭신호(DLL_CLK_DRV)의 전송라인 등의 지연값을 모델링 한 것이다.
위상 검출부(300)는 지연부(200)에서 출력되는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이를 검출한다. 위상 검출부(300)는 제1 위상 검출부(310)와, 제2 위상 검출부(320)로 구성된다. 제1 위상 검출부(310)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 제1 차이값 이내인지를 검출한다. 또한, 제2 위상 검출부(320)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 제2 차이값 이내인지를 검출한다. 본 실시예에서 제1 위상 검출부(310)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 값을 갖는 제1 위상 검출신호(P_DET_UP,P_DET_DN)를 출력한다. 제2 위상 검출부(320)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 따라 선택적으로 활성화 되는 제2 위상 검출신호(P_DET_FAST)를 출력한다.
도 3은 도 2의 위상 검출부(300)의 실시예에 따른 회로도이다.
도 3을 참조하면, 제1 위상 검출부(310)는 제1 지연부(31_1)와, 제2 지연부(31_2)와, 제1 비교부(31_3)와, 제2 비교부(31_4)로 구성된다. 제1 지연부(31_1)는 피드백 클럭신호(FB_CLK)를 제1 차이값 만큼 지연시킨다. 제2 지연부(31_2)는 기준 클럭신호(REF_CLK)를 제1 차이값 만큼 지연시킨다. 제1 비교부(31_3)는 기준 클럭신호(REF_CLK)와 제1 지연부(31_1)에서 출력되는 클럭신호를 비교하여 비교결과(P_DET_UP)를 출력한다. 제2 비교부(31_4)는 피드백 클럭신호(FB_CLK)와 제2 지연부(31_2)에서 출력되는 클럭신호를 비교하여 비교결과(P_DET_DN)를 출력한다. 제1 비교부(31_3) 및 제2 비교부(31_4)에서 출력되는 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 기준 클럭신호(REF_CLK) 및 피드백 클럭신호(FB_CLK)의 위상 차이가 제1 차이값 이내인지 아닌지에 따라 값이 결정되는 신호이다. 참고적으로 본 실시예에서 제1 지연부(31_1)와, 제2 지연부(31_2)의 지연값을 동일하도록 설정했으나, 필요에 따라서 지연값은 조절될 수 있을 것이다.
또한, 제2 위상 검출부(320)는 제3 지연부(32_1)와, 제4 지연부(32_2)와, 제3 비교부(32_3)와, 제4 비교부(32_4)와, 신호 조합부(32_5)로 구성된다. 제3 지연부(32_1)는 피드백 클럭신호(FB_CLK)를 제2 차이값 만큼 지연시킨다. 제4 지연부(32_2)는 기준 클럭신호(REF_CLK)를 제2 차이값 만큼 지연시킨다. 제3 비교부(32_3)는 기준 클럭신호(REF_CLK)와 제3 지연부(32_1)에서 출력되는 클럭신호를 비교한다. 제4 비교부(32_4))는 피드백 클럭신호(FB_CLK)와 제4 지연부(32_2)에서 출력되는 클럭신호를 비교한다. 신호 조합부(32_5)는 제3 및 제4 비교부(32_3,32_4)에서 출력되는 신호(EARLY,LATE)를 논리조합하여 제2 위상 검출신호(P_DET_FAST)를 출력한다. 여기에서 신호 조합부(32_5)는 난드 게이트(NAND GATE)로 구성되었다. 신호 조합부(32_5)에서 출력되는 제2 위상 검출신호(P_DET_FAST)는 기준 클럭신호(REF_CLK) 및 피드백 클럭신호(FB_CLK)의 위상 차이가 제2 차이값 이내인지 아닌지에 따라 선택적으로 활성화 되는 신호이다. 참고적으로 본 실시예에서 제3 지연부(32_1)와, 제4 지연부(32_2)의 지연값을 동일하도록 설정했으나, 필요에 따라서 지연값은 조절될 수 있을 것이다.
도 4는 도 3의 제2 위상 검출부(320)의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4와, 도 2 및 도 3을 참조하여 제2 위상 검출부(320)의 동작을 설명하면 다음과 같다.
우선, 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FB_CLK)의 위상 차이가 제2 차이값 이내에 있다고 가정하는 제1 경우(CASE1)의 타이밍 다이어그램을 참조하면, 제3 및 제4 비교부(32_3,32_4)에서 출력되는 신호(EARLY,LATE)는 활성화 되지 않는다. 따라서, 신호 조합부(32_5)에서 출력되는 제2 위상 검출신호(P_DET_FAST)는 로우레벨로 비활성화 된다.
다음으로, 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FB_CLK)의 위상 차이가 제2 차이값 보다 크다고 가정하는 제2 경우(CASE2)의 타이밍 다이어그램을 참조하여 설명한다. 제2 경우(CASE2)는 피드백 클럭신호(FB_CLK)의 위상이 기준 클럭신호(REF_CLK)의 위상에 비해 제3 지연부(32_1)의 지연값보다 더 빠른 경우를 나타낸 것이다. 이때, 제3 비교부(32_3)에서 출력되는 신호(EARLY)는 로우레벨로 활성화 되므로, 신호 조합부(32_5)에서 출력되는 제2 위상 검출신호(P_DET_FAST)는 하이레벨로 활성화 된다.
다음으로, 기준 클럭신호(REF_CLK)와 피드백 클럭신호(FB_CLK)의 위상 차이가 제2 차이값 보다 크다고 가정하는 제3 경우(CASE3)의 타이밍 다이어그램을 참조하여 설명한다. 제3 경우(CASE3)는 피드백 클럭신호(FB_CLK)의 위상이 기준 클럭신호(REF_CLK)의 위상에 비해 제4 지연부(32_2)의 지연값보다 더 느린 경우를 나타낸 것이다. 이때, 제4 비교부(32_4)에서 출력되는 신호(LATE)는 하이레벨로 활성화 되므로 신호 조합부(32_5)에서 출력되는 제2 위상 검출신호(P_DET_FAST)는 하이레벨로 활성화 된다.
참고적으로 제1 위상 검출부(310)에서 출력되는 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 전압레벨을 갖는 신호로서 정의될 수 있으며, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 펄스폭을 갖는 신호로서 정의될 수도 있을 것이다. 또한, 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 복수 비트의 코드값으로 정의될 수도 있을 것이다. 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 지연 제어부(600)에서 지연제어신호(CTRL<1:N>)를 생성하는데 이용된다. 한편, 제2 위상 검출신호(P_DET_FAST)는 제어클럭 출력부(500)에서 출력되는 제어클럭신호(CTRL_CLK)의 토글링 주기를 결정하는 신호로서 이용된다.
제어클럭 출력부(500)는 제2 위상 검출부(320)의 검출결과에 따라 토글링 주기가 조절되는 제어클럭신호(CTRL_CLK)를 출력한다. 제어클럭 출력부(500)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상차이가 클수록 더 짧은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력한다. 여기에서 제어클럭 출력부(500)는 클럭 발생부(530)와, 클럭 선택부(540)로 구성된다. 클럭 발생부(530)는 제1 제어클럭신호(CTRL_CLK_S) 및 제1 제어클럭신호(CTRL_CLK_S) 보다 토글링 주기가 작은 제2 제어클럭신호(CTRL_CLK_F)를 생성한다. 클럭 선택부(540)는 제2 위상 검출신호(P_DET_FAST)에 응답하여 제1 제어클럭신호(CTRL_CLK_S) 또는 제2 제어클럭신호(CTRL_CLK_F)를 선택적으로 출력한다. 즉, 클럭 선택부(540)는 제2 위상 검출신호(P_DET_FAST)가 활성화 될 때 더 작은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력한다. 이는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 클수록 더 작은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력하는 동작을 수행하는 것이다. 참고적으로 실시예에 따라 기준 클럭신호(REF_CLK)를 분주하여 제1 제어클럭신호(CTRL_CLK_S) 및 제1 제어클럭신호(CTRL_CLK_S) 보다 토글링 주기가 작은 제2 제어클럭신호(CTRL_CLK_S)를 출력하는 클럭 분주부를 이용하여 제어클럭 출력부(500)를 구성할 수도 있을 것이다.
지연 제어부(600)는 제어클럭신호(CTRL_CLK)에 응답하여 제1 위상 검출부(310)의 검출결과에 대응하는 지연제어신호(CTRL<1:N>)를 생성한다. 즉, 지연 제어부(600)는 제어클럭신호(CTRL_CLK)의 제어에 따라 제1 위상 검출신호(P_DET_UP,P_DET_DN)에 대응하는 지연제어신호(CTRL<1:N>)를 출력한다. 지연제어신호(CTRL<1:N>)는 가변 지연부(100)의 지연량을 조절하는데 이용된다. 지연 제어부(600)는 쉬프트 레지스터 등으로 구성될 수 있다. 한편, 지연제어신호(CTRL<1:N>)는 제어클럭신호(CTRL_CLK)의 제어에 따라 생성되는 신호이므로, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빠를수록 업데이트 되는 주기가 빨라진다. 즉, 지연 제어부(600)가 쉬프트 레지스터로 구성되는 경우, 제어클럭신호(CTRL_CLK)는 쉬프트 레지스터의 동작 클럭신호로 이용되므로, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빠를수록 쉬프트 레지스터에서 출력되는 코드의 업데이트가 빨라진다.
상술한 클럭지연회로의 동작을 요약하면, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 크면, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빨라지므로 지연 클럭신호(DLL_CLK)의 업데이트가 상대적으로 빠르게 수행된다. 또한, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 작다면, 제어클럭신호(CTRL_CLK)의 토글링 주기가 느려지므로 지연 클럭신호(DLL_CLK)의 업데이트가 상대적으로 천천히 수행된다. 이와 같은 방식을 적용하면, 전원 노이즈 등의 유입으로 인해서 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 발생하는 경우, 이를 보상하는 동작, 즉 클럭 리커버리(Clock Recovery) 동작을 빠르게 수행할 수 있다. 이와 같은 방식을 이용하여 지연 클럭신호(DLL_CLK)를 생성할 경우, 불필요한 전류소모를 감소시킬 수 있으며 지연 클럭신호(DLL_CLK)의 업데이트 동작을 효율적으로 수행할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 클럭지연회로의 구성도이다.
본 실시예에 따른 클럭지연회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 5를 참조하면, 클럭지연회로는 가변 지연부(110A)와, 미세 지연부(120A)와, 지연부(200A)와, 제1 위상 검출부(300A)와, 제2 위상 검출부(400A)와, 제어클럭 출력부(500A)와, 지연 제어부(600A)를 구비한다.
참고적으로 본 실시예와 같이 클럭지연회로는 클럭 입력버퍼(700A)와, 클럭 드라이버(800A)를 더 포함하여 구성될 수도 있다. 클럭 입력버퍼(700A)와, 클럭 드라이버(800A)는 본 발명의 기술적인 사상을 달성하기 위해 필수적으로 구비되어야 하는 것은 아니다. 여기에서 클럭 입력버퍼(700A)는 입력 클럭신호(CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력한다. 또한, 클럭 드라이버(800A)는 미세 지연부(120A)에서 출력되는 제2 지연 클럭신호(DLL_CLK)를 드라이빙 한다.
상기와 같이 구성되는 클럭지연회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 입력버퍼(700A)는 입력 클럭신호(CLK)를 버퍼링하여 기준 클럭신호(REF_CLK)를 출력한다.
가변 지연부(110A)는 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 제1 지연 클럭신호(DLY_CLK1,DLY_CLK2)를 출력한다. 가변 지연부(110A)는 제1 가변 지연라인과, 제2 가변 지연라인으로 구성된다. 여기에서 제1 가변 지연라인은 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 지연 클럭신호(DLY_CLK1)를 출력한다. 또한, 제2 가변지연라인은 제1 지연제어신호(CTRL1<1:N>)의 제어에 따라 기준 클럭신호(REF_CLK)의 지연량을 조절하여 지연 클럭신호(DLY_CLK2)를 출력한다. 제1 가변 지연라인 및 제2 가변 지연라인에서 출력되는 제1 지연 클럭신호(DLY_CLK1, DLY_CLK2)는 서로 예정된 위상 차이를 가지도록 생성된다.
미세 지연부(120A)는 가변 지연부(110A)에서 출력되는 제1 지연 클럭신호(DLY_CLK1,DLY_CLK2)의 지연량을 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 조절하여 제2 지연 클럭신호(DLL_CLK)를 출력한다.
미세 지연부(120A)는 페이즈 믹서(Phase Mixer)로 구성될 수 있다. 미세 지연부(120A)는 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 복수의 제1 지연 클럭신호(DLY_CLK1,DLY_CLK2)의 위상을 믹싱하여 제2 지연 클럭신호(DLL_CLK)를 생성한다. 즉, 가변 지연부(110A)에서 출력되는 복수의 제1 지연 클럭신호(DLY_CLK1,DLY_CLK2)는 서로 예정된 위상 차이를 가지도록 생성되므로, 미세 지연부(120A)는 제2 지연제어신호(CTRL2<1:N>)의 제어에 따라 복수의 제1 지연 클럭신호(DLY_CLK1,DLY_CLK2)의 위상 가중치를 조절한다. 즉, 가변 지연부(110A)는 넓은 범위로 지연값을 조절하며, 미세 지연부(120A)는 가변 지연부(110A)에서 출력되는 신호를 좁은 범위에서 미세하게 지연값을 조절하는 역할을 수행한다.
클럭 드라이버(800A)는 클럭 드라이버(800A)에서 출력되는 제2 지연 클럭신호(DLL_CLK)를 드라이빙 한다.
지연부(200A)는 클럭 드라이버(800A)에서 출력되는 제2 지연 클럭신호(DLL_CLK_DRV)를 클럭전달경로의 모델 지연값만큼 지연시킨다. 참고적으로, 모델 지연값은 클럭전달경로에 있는 클럭 입력버퍼(700A), 클럭 드라이버(800A), 제2 지연 클럭신호(DLL_CLK_DRV)의 전송라인 등의 지연값을 모델링 한 것이다.
제1 위상 검출부(300A)는 지연부(200A)에서 출력되는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 값을 갖는 제1 위상 검출신호(P_DET_UP,P_DET_DN)를 출력한다. 제2 위상 검출부(400A)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 따라 선택적으로 활성화 되는 제2 위상 검출신호(P_DET_FAST)를 출력한다. 제1 위상 검출부(300A) 및 제2 위상 검출부(400A)는 구체적으로 도 3의 실시예와 같이 구성될 수 있을 것이다.
제1 위상 검출부(300A)에서 출력되는 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 전압레벨을 갖는 신호로서 정의될 수 있으며, 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 펄스폭을 갖는 신호로서 정의될 수도 있을 것이다. 또한, 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 복수 비트의 코드값으로 정의될 수도 있을 것이다. 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 지연 제어부(600A)에서 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)를 생성하는데 이용된다. 한편, 제2 위상 검출신호(P_DET_FAST)는 제어클럭 출력부(500A)에서 출력되는 제어클럭신호(CTRL_CLK)의 토글링 주기를 결정하는 신호로서 이용된다.
제어클럭 출력부(500A)는 제2 위상 검출신호(P_DET_FAST)에 따라 토글링 주기가 조절되는 제어클럭신호(CTRL_CLK)를 출력한다. 제어클럭 출력부(500A)는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상차이가 클수록 더 짧은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력한다. 여기에서 제어클럭 출력부(500A)는 클럭 분주부(510A)와, 클럭 선택부(520A)로 구성된다. 클럭 분주부(510A)는 기준 클럭신호(REF_CLK)를 분주하여 제1 제어클럭신호(CTRL_CLK_DIV1) 및 제1 제어클럭신호(CTRL_CLK_DIV1) 보다 토글링 주기가 작은 제2 제어클럭신호(CTRL_CLK_DIV2)를 출력한다. 또한, 클럭 선택부(520A)는 제2 위상 검출신호(P_DET_FAST)에 응답하여 제1 제어클럭신호(CTRL_CLK_DIV1) 또는 제2 제어클럭신호(CTRL_CLK_DIV2)를 선택적으로 출력한다. 즉, 클럭 선택부(520A)는 제2 위상 검출신호(P_DET_FAST)가 활성화 될 때 더 작은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력한다. 이는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 클수록 더 작은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 출력하는 동작을 수행하는 것이다. 참고적으로 실시예에 따라 토글링 주기가 서로 다른 복수의 제어클럭신호를 생성하기 위해 링 오실레이터(Ring Oscillator) 등을 포함한 클럭 발생부를 이용하여 제어클럭 출력부(500A)를 구성할 수도 있을 것이다.
지연 제어부(600A)는 제어클럭신호(CTRL_CLK)에 응답하여 제1 위상 검출신호(P_DET_UP,P_DET_DN)에 대응하는 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)를 출력한다. 지연 제어부(600A)는 쉬프트 레지스터 등으로 구성될 수 있다. 제1 지연제어신호(CTRL1<1:N>)는 가변 지연부(110A)의 지연량을 조절하는데 이용되며, 제2 지연제어신호(CTRL2<1:N>)는 미세 지연부(120A)의 지연량을 조절하는데 이용된다. 한편, 제1 지연제어신호(CTRL1<1:N>) 및 제2 지연제어신호(CTRL2<1:N>)는 제어클럭신호(CTRL_CLK)의 제어에 따라 생성되는 신호이므로, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빠를수록 업데이트 되는 주기가 빨라진다. 즉, 지연 제어부(600A)가 쉬프트 레지스터로 구성되는 경우, 제어클럭신호(CTRL_CLK)는 쉬프트 레지스터의 동작 클럭신호로 이용되므로, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빠를수록 쉬프트 레지스터에서 출력되는 코드의 업데이트가 빨라진다.
상술한 클럭지연회로는 피드백 클럭신호(FB_CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 크면, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빨라지므로 제2 지연 클럭신호(DLL_CLK)의 지연량의 업데이트가 상대적으로 빠르게 수행된다.
도 6은 본 발명의 제4 실시예에 따른 클럭지연회로의 구성도이다.
본 실시예에 따른 클럭지연회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 6을 참조하면, 클럭지연회로는 가변 지연부(10)와, 제1 위상 검출부(20)와, 제어클럭 출력부(30)와, 지연 제어부(40)를 구비한다.
상기와 같이 구성되는 클럭지연회로의 주요동작은 다음과 같이 이루어진다.
가변 지연부(10)는 지연제어신호(CTRL<1:N>)의 제어에 따라 입력 클럭신호(CLK)의 지연량을 조절하여 지연 클럭신호(OUT_CLK)를 출력한다.
제1 위상 검출부(20)는 입력 클럭신호(CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 값을 갖는 제1 위상 검출신호(P_DET_UP,P_DET_DN)를 출력한다. 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 입력 클럭신호(CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 전압레벨을 갖는 신호로서 정의될 수 있으며, 입력 클럭신호(CLK)와 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 펄스폭을 갖는 신호로서 정의될 수도 있을 것이다. 또한, 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 복수 비트의 코드값으로 정의될 수도 있을 것이다. 제1 위상 검출신호(P_DET_UP,P_DET_DN)는 지연 제어부(40)에서 지연제어신호(CTRL<1:N>)를 생성하는데 이용된다.
제어클럭 출력부(30)는 입력 클럭신호(CLK) 및 기준 클럭신호(REF_CLK)의 위상을 비교하여 토글링 주기가 조절되는 제어클럭신호(CTRL_CLK)를 출력한다. 제어클럭 출력부(30)는 제2 위상 검출부(31)와, 클럭 발생부(32)로 구성된다. 제2 위상 검출부(31)는 입력 클럭신호(CLK) 및 기준 클럭신호(REF_CLK)의 위상 차이에 대응하는 값을 갖는 제2 위상 검출신호(P_DET_FAST)를 출력한다. 클럭 발생부(32)는 제2 위상 검출신호(P_DET_FAST)의 제어에 따라 토글링 주기가 조절된 제어클럭신호(CTRL_CLK)를 출력한다. 제1 위상 검출부(20) 및 제2 위상 검출부(31)는 구체적으로 도 3의 실시예와 같이 구성될 수 있을 것이다.
지연 제어부(40)는 제어클럭신호(CTRL_CLK)에 응답하여 제1 위상 검출신호(P_DET_UP,P_DET_DN)에 대응하는 지연제어신호(CTRL<1:N>)를 생성한다. 지연 제어부(40)는 쉬프트 레지스터로 구성될 수 있다.
상술한 바와 같이 구성되는 클럭지연회로는 입력 클럭신호(CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 클수록 작은 토글링 주기를 갖는 제어클럭신호(CTRL_CLK)를 이용하여 지연제어신호(CTRL<1:N>)를 생성한다. 따라서, 입력 클럭신호(CLK)와 기준 클럭신호(REF_CLK)의 위상 차이가 클수록 가변 지연부(10)의 지연량 업데이트가 빠르게 수행된다. 즉, 지연 제어부(40)가 쉬프트 레지스터로 구성되는 경우, 제어클럭신호(CTRL_CLK)는 쉬프트 레지스터의 동작 클럭신호로 이용되므로, 제어클럭신호(CTRL_CLK)의 토글링 주기가 빠를수록 쉬프트 레지스터에서 출력되는 코드의 업데이트가 빨라진다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1, 10 : 가변 지연부
30, 500, 500A : 제어클럭 출력부
32_5 : 신호 조합부

Claims (12)

  1. 지연제어신호의 제어에 따라 기준 클럭신호의 지연량을 조절하여 지연 클럭신호를 출력하는 가변 지연부;
    상기 가변 지연부에서 출력되는 상기 지연 클럭신호를 지연시키는 지연부;
    상기 지연부에서 출력되는 피드백 클럭신호와 상기 기준 클럭신호의 위상 차이를 검출하는 위상 검출부;
    상기 위상 검출부의 검출결과에 따라 토글링 주기가 조절되는 제어클럭신호를 출력하는 제어클럭 출력부; 및
    상기 제어클럭신호에 응답하여 상기 위상 검출부의 검출결과에 대응하는 상기 지연제어신호를 생성하는 지연 제어부
    를 포함하는 클럭지연회로.
  2. 제1항에 있어서,
    상기 위상 검출부는,
    상기 피드백 클럭신호와 상기 기준 클럭신호의 위상 차이가 제1 차이값 이내인지를 검출하는 제1 위상 검출부; 및
    상기 피드백 클럭신호와 상기 기준 클럭신호의 위상 차이가 제2 차이값 이내인지를 검출하는 제2 위상 검출부를 포함하는 것을 특징으로 하는 클럭지연회로.
  3. 제2항에 있어서,
    상기 제1 위상 검출부는,
    상기 피드백 클럭신호를 상기 제1 차이값 만큼 지연시키는 제1 지연부;
    상기 기준 클럭신호를 상기 제1 차이값 만큼 지연시키는 제2 지연부;
    상기 기준 클럭신호와 상기 제1 지연부에서 출력되는 클럭신호를 비교하여 비교결과를 출력하는 제1 비교부; 및
    상기 피드백 클럭신호와 상기 제2 지연부에서 출력되는 클럭신호를 비교하여 비교결과를 출력하는 제2 비교부를 포함하는 것을 특징으로 하는 클럭지연회로.
  4. 제3항에 있어서,
    상기 제2 위상 검출부는,
    상기 피드백 클럭신호를 상기 제2 차이값 만큼 지연시키는 제3 지연부;
    상기 기준 클럭신호를 상기 제2 차이값 만큼 지연시키는 제4 지연부;
    상기 기준 클럭신호와 상기 제3 지연부에서 출력되는 클럭신호를 비교하는 제3 비교부;
    상기 피드백 클럭신호와 상기 제4 지연부에서 출력되는 클럭신호를 비교하는 제4 비교부; 및
    상기 제3 및 제4 비교부에서 출력되는 신호를 논리조합하여 제2 위상 검출신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 클럭지연회로.
  5. 제4항에 있어서,
    상기 제어클럭 출력부는,
    제1 제어클럭신호 및 상기 제1 제어클럭신호 보다 토글링 주기가 작은 제2 제어클럭신호를 생성하는 클럭 발생부; 및
    상기 제2 위상 검출신호에 응답하여 상기 제1 제어클럭신호 또는 상기 제2 제어클럭신호를 선택적으로 출력하는 클럭 선택부를 포함하는 것을 특징으로 하는 클럭지연회로.
  6. 제4항에 있어서,
    상기 제어클럭 출력부는,
    상기 기준 클럭신호를 분주하여 제1 제어클럭신호 및 상기 제1 제어클럭신호 보다 토글링 주기가 작은 제2 제어클럭신호를 출력하는 클럭 분주부; 및
    상기 제2 위상 검출신호에 응답하여 상기 제1 제어클럭신호 또는 상기 제2 제어클럭신호를 선택적으로 출력하는 클럭 선택부를 포함하는 것을 특징으로 하는 클럭지연회로.
  7. 제5항 또는 제6항에 있어서,
    상기 지연 제어부는,
    상기 제어클럭 출력부에서 출력되는 상기 제어클럭신호에 응답하여 상기 제1 위상 검출부에서 출력되는 제1 위상 검출신호에 대응하는 상기 지연제어신호를 출력하는 것을 특징으로 하는 클럭지연회로.
  8. 지연제어신호의 제어에 따라 입력 클럭신호의 지연량을 조절하여 지연 클럭신호를 출력하는 가변 지연부;
    상기 입력 클럭신호와 기준 클럭신호의 위상 차이에 대응하는 값을 갖는 제1 위상 검출신호를 출력하는 제1 위상 검출부;
    상기 입력 클럭신호 및 상기 기준 클럭신호의 위상을 비교하여 토글링 주기가 조절되는 제어클럭신호를 출력하는 제어클럭 출력부; 및
    상기 제어클럭신호에 응답하여 상기 제1 위상 검출신호에 대응하는 상기 지연제어신호를 생성하는 지연 제어부
    를 포함하는 클럭지연회로.
  9. 제8항에 있어서,
    상기 제1 위상 검출부는,
    상기 입력 클럭신호와 상기 기준 클럭신호의 위상 차이가 제1 차이값 이내인지를 검출하는 것을 특징으로 하는 클럭지연회로.
  10. 제9항에 있어서,
    상기 제어클럭 출력부는,
    상기 입력 클럭신호 및 상기 기준 클럭신호의 위상 차이가 제2 차이값 이내인지를 검출하는 제2 위상 검출부; 및
    상기 제2 위상 검출부의 검출결과에 응답하여 제1 제어클럭신호 또는 상기 제1 제어클럭신호 보다 토글링 주기가 작은 제2 제어클럭신호를 선택적으로 출력하는 클럭 발생부를 포함하는 것을 특징으로 하는 클럭지연회로.
  11. 제10항에 있어서,
    상기 제1 위상 검출부는,
    상기 기준 클럭신호를 상기 제1 차이값 만큼 지연시키는 제1 지연부;
    상기 입력 클럭신호를 상기 제1 차이값 만큼 지연시키는 제2 지연부;
    상기 입력 클럭신호와 상기 제1 지연부에서 출력되는 클럭신호를 비교하여 비교결과를 출력하는 제1 비교부; 및
    상기 기준 클럭신호와 상기 제2 지연부에서 출력되는 클럭신호를 비교하여 비교결과를 출력하는 제2 비교부를 포함하는 것을 특징으로 하는 클럭지연회로.
  12. 제11항에 있어서,
    상기 제2 위상 검출부는,
    상기 기준 클럭신호를 상기 제2 차이값 만큼 지연시키는 제3 지연부;
    상기 입력 클럭신호를 상기 제2 차이값 만큼 지연시키는 제4 지연부;
    상기 입력 클럭신호와 상기 제3 지연부에서 출력되는 클럭신호를 비교하는 제3 비교부;
    상기 기준 클럭신호와 상기 제4 지연부에서 출력되는 클럭신호를 비교하는 제4 비교부; 및
    상기 제3 및 제4 비교부에서 출력되는 신호를 논리조합하여 제2 위상 검출신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 클럭지연회로.
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