KR100915817B1 - Ｄｌｌ 회로 - Google Patents

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KR100915817B1
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Abstract

본 발명의 DLL 회로는, 고정 완료 신호의 인에이블 여부에 따라 선택적으로 기준 클럭을 분주하는 제 2 클럭 분주 수단; 상기 제 2 클럭 분주 수단으로부터 전달되는 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 수단; 및 상기 위상 비교 신호에 응답하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 클럭 분주, 고정 완료

Description

ＤＬＬ 회로{DLL Circuit}
본 발명은 DLL(Delay Locked Loop) 회로에 관한 것으로, 보다 상세하게는 전력 소모를 감소시키는 DLL 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
최근의 반도체 집적 회로는 점점 더 고속화 구현되어 가고 있으며, 이에 따라 점점 더 고주파의 클럭을 사용하는 추세에 있다. 따라서, DLL 회로는 고주파의 외부 클럭을 입력 받아 고주파의 내부 클럭을 출력하여는 동작을 수행하여야만 한다. 그러나 DLL 회로 내부의 각 소자들을 거쳐 출력되는 각각의 클럭들은 주파수가 높아질수록, 파형이 왜곡되거나 제대로 토글(Toggle)하지 않게 될 가능성이 커지게 된다. 이처럼 내부의 각 클럭이 정상적으로 생성되지 않으면, DLL 회로는 기준 클럭과 피드백 클럭의 위상을 비교하여, 그 결과에 따라 기준 클럭에 지연 시간을 부여하는 본래의 기능을 용이하게 수행할 수 없게 된다. 이와 같이, 종래의 DLL 회로에서는 고주파 클럭의 사용으로 인한 안정성 저하의 문제가 발생하게 되었다.
또한 고주파 클럭의 사용으로 인해, DLL 회로의 내부에서는 피크(Peak) 전류의 양이 증가하게 되고, 이에 따라 전력 소모가 증가하게 된다. 종래에는 DLL 회로가 지연 고정 동작을 완료한 이후에도 고주파의 클럭들을 이용한 위상 비교 동작 및 지연 제어 동작이 지속적으로 수행되었으며, 따라서 전력 소모량이 현저히 증가하게 되었다. 이와 같은 전력 소모는 반도체 집적 회로의 저전력화 구현을 저해하는 요인으로 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고주파 클럭의 사용시 안정성을 향상시키는 DLL 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은, 고주파 클럭의 사용시 전력 소모를 감소시키는 DLL 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 고정 완료 신호의 인에이블 여부에 따라 선택적으로 기준 클럭을 분주하는 제 2 클럭 분주 수단; 상기 제 2 클럭 분주 수단으로부터 전달되는 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 수단; 및 상기 위상 비교 신호에 응답하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 고정 완료 신호의 인에이블 여부에 따라 선택적으로 지연 클럭을 분주하는 제 1 클럭 분주 수단; 상기 클럭 분주 수단으로부터 전달되는 클럭을 소정 시간 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 및 기준 클럭과 상기 피드백 클럭의 위상 정보에 따라 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단;을 포함하는 것을 특징으로 한다.
본 발명의 DLL 회로는, 고정 완료 여부에 따라 선택적으로 분주된 클럭을 이 용하여 위상 비교 동작을 수행함으로써, 고주파 클럭의 사용시에도 안정적인 동작을 수행하는 효과가 있다.
아울러, 본 발명의 DLL 회로는, 고정 완료 이후에는 분주한 클럭을 이용하여 위상 비교 동작 및 지연 제어 동작을 수행함으로써, 피크 전류를 감소시켜 전력 효율을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10), 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 수단(20), 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)을 생성하는 클럭 드라이버(30), 고정 완료 신호(lock)의 인에이블 여부에 따라 선택적으로 상기 지연 클럭(clk_dly)을 분주하는 제 1 클럭 분주 수단(40), 상기 지연 클럭(clk_dly)의 출력 경로의 지연량을 모델링한 지연 시간을 상기 제 1 클럭 분주 수단(40)의 출력 클럭에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(50), 상기 고정 완료 신호(lock)의 인에이블 여부에 따라 선택적으로 상기 기준 클럭(clk_ref)을 분주하는 제 2 클럭 분주 수단(60), 상기 제 2 클럭 분주 수단(60)의 출력 클럭과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신 호(phcmp)를 생성하는 위상 비교 수단(70), 상기 위상 비교 신호(phcmp)에 응답하여 상기 고정 완료 신호(lock)를 생성하는 동작 모드 설정 수단(80) 및 상기 위상 비교 신호(phcmp) 및 상기 고정 완료 신호(lock)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(90)을 포함한다.
상기 제 1 클럭 분주 수단(40)은 상기 고정 완료 신호(lock)의 디스에이블시에는 상기 지연 클럭(clk_dly)을 상기 지연 보상 수단(50)에 전달하고, 상기 고정 완료 신호(lock)의 인에이블시에는 상기 지연 클럭(clk_dly)을 소정의 분주비로 분주하여 제 1 분주 클럭(clk_div1)을 생성하여 상기 지연 보상 수단(50)에 전달한다.
또한 상기 제 2 클럭 분주 수단(60)은 상기 고정 완료 신호(lock)의 디스에이블시에는 상기 기준 클럭(clk_ref)을 상기 위상 비교 수단(70)에 전달하고, 상기 고정 완료 신호(lock)의 인에이블시에는 상기 기준 클럭(clk_ref)을 소정의 분주비로 분주하여 제 2 분주 클럭(clk_div2)을 생성하여 상기 위상 비교 수단(70)에 전달한다.
여기에서는 상기 제 1 클럭 분주 수단(40)과 상기 제 2 클럭 분주 수단(60)이 모두 구비되는 DLL 회로를 실시예로서 나타내었으나, 둘 중 어느 하나라도 구비하는 DLL 회로는 본 발명의 범주에 해당하는 것으로 보아야 한다.
이와 같은 구성에 의해 상기 지연 보상 수단(50)으로부터 출력되는 상기 피드백 클럭(clk_fb)의 주파수는 상기 고정 완료 신호(lock)의 인에이블시보다 상기 고정 완료 신호(lock)의 디스에이블시에 더 높게 구현된다.
상기 위상 비교 수단(70)은 상기 고정 완료 신호(lock)의 디스에이블시에는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 상기 위상 비교 신호(phcmp)를 생성하고, 상기 고정 완료 신호(lock)의 인에이블시에는 상기 기준 클럭(clk_ref)과 상기 제 2 분주 클럭(clk_div2)의 위상을 비교하여 상기 위상 비교 신호(phcmp)를 생성한다. 상기 기준 클럭(clk_ref)과 상기 제 2 분주 클럭(clk_div2)은 주파수만 다를 뿐, 그 위상은 서로 다르지 않으므로 상기 위상 비교 수단(70)은 일반적인 위상 비교기를 이용하여 용이하게 구현 가능하다.
상기 동작 모드 설정 수단(80)은 동작 초기에 상기 위상 비교 신호(phcmp)를 통해 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상 관계에 대한 정보를 전달 받는다. 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 기 설정된 범위를 초과하면, 상기 동작 모드 설정 수단(80)은 상기 고정 완료 신호(lock)의 디스에이블 상태를 유지시켜 상기 지연 제어 수단(90) 및 상기 지연 수단(20)에 코스(Coarse) 고정 모드 동작을 지시한다. 이후, 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차가 기 설정된 소정 범위를 초과하지 않게 되면, 상기 동작 모드 설정 수단(80)은 상기 고정 완료 신호(lock)를 인에이블 시켜 상기 지연 제어 수단(90) 및 상기 지연 수단(20)에 파인(Fine) 고정 모드 동작을 지시한다.
상기 지연 제어 수단(90)은 상기 고정 완료 신호(lock)의 디스에이블시에는 상기 지연 제어 신호(dlcnt)가 갖는 논리값을 가변시켜 상기 지연 수단(20)이 상기 기준 클럭(clk_ref)에 부여하는 코스 지연 시간이 가변되도록 하고, 상기 고정 완 료 신호(lock)의 인에이블시에는 상기 지연 제어 신호(dlcnt)의 논리값을 고정시켜 상기 지연 수단(20)이 상기 기준 클럭(clk_ref)에 고정적인 코스 지연 시간을 부여하도록 한다.
이처럼, 본 발명의 DLL 회로는 지연 고정 동작이 완료되기 이전에는 고주파의 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하는 동작을 수행함으로써 지연 고정 동작 완료 시점까지 걸리는 시간을 감소시키고, 지연 고정 동작이 완료되면 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)으로부터 분주된 저주파 클럭들을 이용하여 위상 비교 동작을 수행함으로써 전력 소모를 감소시키고 안정성을 증가시키는 이점을 취한다.
도 2는 도 1에 도시한 제 1 클럭 분주 수단의 상세 구성을 나타낸 제 1 예시도로서, 상기 제 1 클럭 분주 수단(40)과 상기 제 2 클럭 분주 수단(60)은 입력 신호와 출력 신호만이 상이할 뿐 서로 같은 형태로 구성되므로, 상기 제 1 클럭 분주 수단(40)에 대한 설명으로 상기 제 2 클럭 분주 수단(60)에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 클럭 분주 수단(40)의 제 1 예시로서, 제 1 클럭 분주 수단(40a)은 상기 고정 완료 신호(lock)를 상기 지연 클럭(clk_dly)에 동기시켜 클럭 동기 고정 완료 신호(lock_syn)를 생성하는 클럭 동기화부(410a), 상기 지연 클럭(clk_dly)을 소정의 분주비로 분주하여 상기 제 1 분주 클럭(clk_div1)을 생성하는 클럭 분주부(420a) 및 상기 클럭 동기 고정 완료 신호(lock_syn)의 인에이블 여부에 따라 상기 지연 클럭(clk_dly) 또는 상기 제 1 분 주 클럭(clk_div1)을 선택적으로 출력하는 스위칭부(430a)를 포함한다.
여기에서 상기 클럭 동기화부(410a)는 상기 지연 클럭(clk_dly)을 입력 받는 제 1 인버터(IV1a), 상기 지연 클럭(clk_dly)과 상기 제 1 인버터(IV1a)의 출력 신호에 응답하여 상기 고정 완료 신호(lock)를 통과시키는 패스게이트(PGa), 상기 제 1 패스게이트(PG1a)의 출력 신호를 입력 받는 제 2 인버터(IV2a), 상기 지연 클럭(clk_dly)과 상기 제 1 인버터(IV1a)의 출력 신호에 응답하여 동작하며 상기 제 2 인버터(IV2a)와 래치 구조를 형성하는 제어 인버터(CIVa) 및 상기 제 2 인버터(IV2a)의 출력 신호를 입력 받아 상기 클럭 동기 고정 완료 신호(lock_syn)를 출력하는 제 3 인버터(IV3a)를 포함한다.
상기 클럭 분주부(420a)는 일반적인 형태의 클럭 분주기로 구현 가능하다. 상기 제 1 분주 클럭(clk_div1)과 상기 지연 클럭(clk_dly)의 주파수 비율은 설계자가 상기 클럭 분주부(420a)의 구성 형태를 조정함으로써 변경 가능하다.
그리고 상기 스위칭부(430a)는 상기 클럭 동기 고정 완료 신호(lock_syn)를 입력 받는 제 4 인버터(IV4a), 상기 제 4 인버터(IV4a)의 출력 신호와 상기 지연 클럭(clk_dly)을 입력 받는 제 1 낸드게이트(ND1a), 상기 클럭 동기 고정 완료 신호(lock_syn)와 상기 제 1 분주 클럭(clk_div1)을 입력 받는 제 2 낸드게이트(ND2a) 및 상기 제 1 낸드게이트(ND1a)의 출력 신호와 상기 제 2 낸드게이트(ND2a)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3a)를 포함한다.
이와 같은 구성에 의해, 상기 클럭 동기화부(410a)로부터 출력되는 상기 클럭 동기 고정 완료 신호(lock_syn)는 상기 지연 클럭(clk_dly)의 라이징 에지 타이 밍에 동기되어 레벨 천이하게 된다. 상기 스위칭부(430a)의 상기 제 3 낸드게이트(ND3a)는 상기 클럭 동기 고정 완료 신호(lock_syn)의 디스에이블시에는 상기 지연 클럭(clk_dly)을 출력하게 되고, 상기 클럭 동기 고정 완료 신호(lock_syn)의 인에이블시에는 상기 제 1 분주 클럭(clk_div1)을 출력하게 된다.
도 3은 도 2에 도시한 제 1 클럭 분주 수단의 상세 구성을 나타낸 제 2 예시도이다.
도 3을 참조하면, 상기 제 1 클럭 분주 수단(40)의 제 2 예시로서, 제 1 클럭 분주 수단(40b)은 도 2에 도시된 제 1 클럭 분주 수단(40a)와 유사한 형태를 갖는다. 단, 테스트 신호(tst)에 응답하여 동작한다는 점이 상이할 뿐이다.
즉, 상기 제 1 클럭 분주 수단(40b)은 클럭 동기화부(410b), 클럭 분주부(420b) 및 스위칭부(430b)를 포함한다. 그리고 상기 클럭 동기화부(410b)는 제 1 인버터(IV1b), 제 2 인버터(IV2b), 제 3 인버터(IV3b), 패스게이트(PGb) 및 제어 인버터(CIVb)를 포함한다. 상기 스위칭부(430b)는 제 4 인버터(IV4b), 제 1 낸드게이트(ND1b), 제 2 낸드게이트(ND2b) 및 제 3 낸드게이트(ND3b)를 포함한다.
여기에서 상기 스위칭부(430b)는 상기 클럭 동기 고정 완료 신호(lock_syn)와 상기 테스트 신호(tst)를 입력 받는 노어게이트(NR)와 상기 노어게이트(NR)의 출력 신호를 반전시켜 상기 제 4 인버터(IV4b) 및 상기 제 2 낸드게이트(ND2b)의 신호 입력단에 전달하는 제 5 인버터(IV5)를 더 구비한다.
이와 같은 구성에 의해, 상기 제 1 클럭 분주 수단(40b)은 테스트 모드시 상기 테스트 신호(tst)가 인에이블 되면, 상기 고정 완료 신호(lock)의 인에이블 여 부에 관계 없이 상기 제 1 분주 클럭(clk_div1)만을 출력한다. 따라서 설계자는 분주된 클럭을 이용하는 동작을 용이하게 테스트할 수 있으며, 경우에 따라서는 상기 테스트 신호(tst)를 퓨즈 회로 또는 모드 레지스터 셋트 등을 이용하여 고정시킬 수도 있다.
도 4는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도로서, 상기 제 1 분주 클럭(clk_div1)과 상기 제 2 분주 클럭(clk_div2)은 각각 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)에 비해 1/2의 주파수를 갖는 것으로 가정하여 나타낸 것이다.
도면에는 상기 외부 클럭(clk_ext), 상기 고정 완료 신호(lock), 상기 위상 비교 수단(70)의 입력 클럭들이 도시되어 있다. 상기 고정 완료 신호(lock)의 디스에이블 구간에서, 상기 위상 비교 수단(70)의 입력 클럭들은 각각 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)이다. 이 때, 상기 피드백 클럭(clk_fb)은 상기 제 1 분주 클럭(clk_div1)이 아닌 상기 지연 클럭(clk_dly)에 의해 생성되었다. 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상차는 점점 줄어들게 되고, 이후 상기 고정 완료 신호(lock)가 인에이블 된다.
상기 고정 완료 신호(lock)의 인에이블 구간에서, 상기 위상 비교 수단(70)의 입력 클럭들은 각각 상기 제 2 분주 클럭(clk_div2)과 상기 피드백 클럭(clk_fb)이며, 이 때 상기 피드백 클럭(clk_fb)은 상기 지연 클럭(clk_dly)이 아닌 상기 제 1 분주 클럭(clk_div1)에 의해 생성되었다.
이처럼, 본 발명에 따른 DLL 회로는 지연 고정 동작이 완료되기 이전에는 고 주파의 클럭들을 이용하여 동작하고, 지연 고정 동작이 완료되면 상기 고주파의 클럭들을 분주한 클럭들을 이용하여 동작한다. 따라서 지연 고정 동작까지 걸리는 시간이 증가하는 것을 방지하면서, 지연 고정 동작의 완료 이후 전력 소모를 감소시키는 이점을 창출한다. 또한 고주파 클럭의 사용으로 인한 오동작의 가능성을 감소시킴에 따라 DLL 회로의 동작의 안정성이 현저히 향상될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 클럭 분주 수단의 상세 구성을 나타낸 제 1 예시도,
도 3은 도 2에 도시한 제 1 클럭 분주 수단의 상세 구성을 나타낸 제 2 예시도,
도 4는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 입력 버퍼 20 : 지연 수단
30 : 클럭 드라이버 40 : 제 1 클럭 분주 수단
50 : 지연 보상 수단 60 : 제 2 클럭 분주 수단
70 : 위상 비교 수단 80 : 동작 모드 설정 수단
90 : 지연 제어 수단

Claims (16)

  1. 고정 완료 신호의 인에이블 여부에 따라 선택적으로 기준 클럭을 분주하는 제 2 클럭 분주 수단;
    상기 제 2 클럭 분주 수단으로부터 전달되는 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 수단; 및
    상기 위상 비교 신호에 응답하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단;
    을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 제 2 클럭 분주 수단은, 상기 고정 완료 신호의 디스에이블시에는 상기 기준 클럭을 상기 위상 비교 수단에 전달하고, 상기 고정 완료 신호의 인에이블시에는 상기 기준 클럭을 소정의 분주비로 분주하여 제 2 분주 클럭을 생성하여 상기 위상 비교 수단에 전달하도록 구성됨을 특징으로 하는 DLL 회로.
  3. 제 2 항에 있어서,
    상기 제 2 클럭 분주 수단은,
    상기 고정 완료 신호를 상기 기준 클럭에 동기시켜 클럭 동기 고정 완료 신호를 생성하는 클럭 동기화부;
    상기 기준 클럭을 소정의 분주비로 분주하여 상기 제 2 분주 클럭을 생성하는 클럭 분주부; 및
    상기 클럭 동기 고정 완료 신호의 인에이블 여부에 따라 상기 기준 클럭 또는 상기 제 2 분주 클럭을 선택적으로 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 스위칭부는, 테스트 신호에 응답하여 상기 기준 클럭 또는 상기 제 2 분주 클럭을 선택적으로 출력하기 위한 회로 구성을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  5. 제 2 항에 있어서,
    상기 위상 비교 수단은, 상기 고정 완료 신호의 디스에이블시에는 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하고, 상기 고정 완료 신호의 인에이블시에는 상기 제 2 분주 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 위상 비교 신호를 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  6. 제 1 항에 있어서,
    상기 동작 모드 설정 수단은, 상기 위상 비교 신호를 통해 전달되는 상기 기준 클럭과 상기 피드백 클럭의 위상차 정보를 전달 받아, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 기 설정된 범위를 초과하면 상기 고정 완료 신호의 디스에이블 상태를 유지하고, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 기 설정된 범위를 초과하지 않으면 상기 고정 완료 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  7. 제 1 항에 있어서,
    상기 위상 비교 신호 및 상기 고정 완료 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단;
    상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 수단; 및
    상기 지연 클럭의 출력 경로의 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단;
    을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 지연 클럭을 분주하여 제 1 분주 클럭을 생성하고, 상기 고정 완료 신호의 인에이블 여부에 따라 선택적으로 상기 지연 클럭 또는 상기 제 1 분주 클럭을 상기 지연 보상 수단에 전달하는 제 1 클럭 분주 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  9. 고정 완료 신호의 인에이블 여부에 따라 선택적으로 지연 클럭을 분주하는 제 1 클럭 분주 수단;
    상기 클럭 분주 수단으로부터 전달되는 클럭을 소정 시간 지연시켜 피드백 클럭을 생성하는 지연 보상 수단; 및
    기준 클럭과 상기 피드백 클럭의 위상 정보에 따라 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단;
    을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  10. 제 9 항에 있어서,
    상기 제 1 클럭 분주 수단은, 상기 고정 완료 신호의 디스에이블시에는 상기 지연 클럭을 상기 지연 보상 수단에 전달하고, 상기 고정 완료 신호의 인에이블시에는 상기 지연 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하여 상기 지연 보상 수단에 전달하도록 구성됨을 특징으로 하는 DLL 회로.
  11. 제 10 항에 있어서,
    상기 제 1 클럭 분주 수단은,
    상기 고정 완료 신호를 상기 지연 클럭에 동기시켜 클럭 동기 고정 완료 신호를 생성하는 클럭 동기화부;
    상기 지연 클럭을 소정의 분주비로 분주하여 상기 제 1 분주 클럭을 생성하는 클럭 분주부; 및
    상기 클럭 동기 고정 완료 신호의 인에이블 여부에 따라 상기 지연 클럭 또는 상기 제 1 분주 클럭을 선택적으로 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 스위칭부는, 테스트 신호에 응답하여 상기 지연 클럭 또는 상기 제 1 분주 클럭을 선택적으로 출력하기 위한 회로 구성을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  13. 제 10 항에 있어서,
    상기 지연 보상 수단은, 상기 고정 완료 신호의 디스에이블시에는 상기 지연 클럭을 지연시켜 상기 피드백 클럭을 생성하고, 상기 고정 완료 신호의 인에이블시에는 상기 제 1 분주 클럭을 지연시켜 상기 피드백 클럭을 생성하도록 구성됨을 특징으로 하는 DLL 회로.
  14. 제 9 항에 있어서,
    상기 동작 모드 설정 수단은, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 기 설정된 범위를 초과하면 상기 고정 완료 신호의 디스에이블 상태를 유지하고, 상기 기준 클럭과 상기 피드백 클럭의 위상차가 기 설정된 범위를 초과하지 않으면 상기 고정 완료 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  15. 제 9 항에 있어서,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하여, 상기 동작 모드 설정 수단에 전달하는 위상 비교 수단;
    상기 위상 비교 신호 및 상기 고정 완료 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및
    상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 수단;
    을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 15 항에 있어서,
    상기 기준 클럭을 분주하여 제 2 분주 클럭을 생성하고, 상기 고정 완료 신호의 인에이블 여부에 따라 선택적으로 상기 기준 클럭 또는 상기 제 2 분주 클럭을 상기 위상 비교 수단에 전달하는 제 2 클럭 분주 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
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