KR100854457B1 - 지연고정루프 - Google Patents

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Abstract

본 발명은 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와; 상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과; 상기 제1지연라인의 반전신호를 일정 시간 지연시켜 출력하는 제2지연라인과; 상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기를 포함하는 지연고정루프에 관한 것이다.
지연라인, 내부클럭, 위상 검출기, 위상 혼합기

Description

지연고정루프{DELAY LOCKED LOOP}
도 1 은 종래 기술에 의한 지연고정루프의 구성을 나타낸 블럭도.
도 2a와 도 2b는 도 1의 동작 타이밍을 나타낸 도면.
도 3 은 본 발명에 의한 지연고정루프의 구성을 나타낸 블럭도.
도 4 는 도 3의 선택기 내부 구성을 나타낸 회로도.
도 5a와 도 5b는 도 3의 위상 검출기의 동작 타이밍을 나타낸 도면.
도 6 은 도 3의 동작 타이밍을 간략하게 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
30 : 클럭 선택기 40 : 제1지연라인
50 : 제1위상 혼합기 70 : 제1위상 검출기
80 : 인버터
90 : 제2지연라인
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연고정루프에 관한 것이다.
일반적으로 동기식 디램은 동작 속도의 향상을 위해 데이터가 클럭과 정확하게 동기되어 출력될 수 있도록 외부클럭을 일정구간만큼 지연시켜 출력하는 지연고정루프(Delay Locked Loop, DLL)를 사용하고 있다.
이러한 지연고정루프(DLL)는 외부클럭에 대해 디램 내부의 지연요소를 보상한 내부클럭을 생성한다.
도 1 은 종래 기술에 의한 지연고정루프의 구성을 나타낸 블럭도이고, 도 2a, 도 2b 는 도 1 의 동작 타이밍을 나타낸 도면이다.
도 1 에 도시한 바와 같이, 지연고정루프는 두 개의 딜레이 라인 중 하나(130)는 정위상의 외부 클럭(ECLK)을 입력받고, 다른 하나의 딜레이 라인(170)은 역위상의 외부 클럭(ECLKB)을 입력받아 일정구간만큼 지연시켜 출력한다. 그리고, 상기 딜레이 라인의 출력(DLOUT1, DLOUT2)을 위상 혼합기(140)에서 혼합하여 그 중간 위상을 내부클럭(DLLCLK)으로 출력하는 구조이다.
구체적으로 설명하면, 클럭(REFCLK)이 딜레이 라인(130), 위상 혼합기(140) 그리고 리플리카(120)를 거친 신호를 피드백 클럭(FBCLK)이라 한다.
첫번째 루프(110)에서 위상 비교기(160)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 비교한다.
그리고, 상기 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)의 위상이 같아지는 시점까지 딜레이 라인의 딜레이 양을 증가시켜 락킹을 한다.
즉, 위상 비교기(160)는 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)의 위상 보다 빠른 경우에는 딜레이 라인의 딜레이 양을 증가시키고, 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)의 위상 보다 느린 경우에는 딜레이 라인의 딜레이 양을 감소시켜 락킹 동작을 수행한다.
두번째 루프(120)에서의 동작도 첫번째 루프(110)와 마찬가지로 이루어진다. 두번째 루프의 딜레이 라인의 입력은 클럭(CLKB)을 사용하므로 첫번째 루프와 두번째 루프 각각의 딜레이 라인은 서로 다른 양의 딜레이를 사용하게 된다.
도 2a는 지연 고정 루프의 동작 초기 타이밍도이다. 초기에 클럭(FBCLK1)과 클럭(FBCLK2)은 서로 정반대의 위상을 가지고 있으며, 두 개의 지연고정루프는 딜레이를 증가시켜 피드백 클럭을 기준 클럭의 상향에지(Rising Edge)에 맞추는 락킹 동작을 수행한다.
락킹이 되기전 위상 혼합기(140)는 첫번째 루프의 출력(DLOUT1)과 동일한 위상의 클럭(DLLCLK)을 출력한다. 이때, 도 2a 에 도시한 바와 같이 클럭(DLLCLK)은 피드백클럭(FBCLK1)보다 리플리카 딜레이 만큼 위상이 앞서 있으며, 듀티(DUTY)는 보정되어 있지 않은 상태이다.
도 2b는 각 루프가 락킹이 된 이후의 타이밍도이다. 락킹이 되어 있으므로 피드백 클럭(FBCLK1)과 피드백 클럭(FBCLK2)의 상향에지 위치가 기준 클럭(REFCLK)의 상향에지에 맞추어져 있다.
두 루프가 락킹이 되면 위상 혼합기(140)에서는 두 딜레이 라인의 출 력(DLOUT1, DLOUT2)의 중간 위상을 갖는 내부 클럭(DLLCLK)을 출력한다. 기준 클럭(REFCLK)에 듀티차가 나면 락킹 후 출력(DLOUT1, DLOUT2)의 상향에지의 위상은 동일하지만 하향 에지의 위상은 듀티차 만큼 차이가 난다. 여기서, 출력(DLOUT1, DLOUT2)의 중간 위상을 내부 클럭(DLLCLK)으로 출력하면 듀티가 보정되어 하이폭(High Width), 로우폭(Low Width)이 50:50으로 동일하게 된다.
그러나, 이러한 종래 기술에 의한 지연고정루프는 두 개의 지연고정루프를 구성하기 위해 딜레이 라인을 각각의 루프에 사용하여 구성함으로 설계상 면적을 많이 차지하는 단점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제 중 하나는 딜레이 라인의 딜레이 양을 줄여도 종래 기술의 지연고정루프와 동일한 성능과 특성을 갖는 지연고정루프를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중 하나는 딜레이 라인의 딜레이 양을 줄여 구현함으로써 설계상 면적을 감소시킬 수 있는 지연고정루프를 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명은 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와; 상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과; 상기 제1지연라인의 출력신호를 일정 시간 지연시켜 출력하는 제2지연라인과; 상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기;를 포함한다.
본 발명에서, 상기 클럭 선택 정보 신호는 상기 내부클럭을 일정 시간 지연시킨 피드백 클럭과 기준 클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 정위상 클럭 또는 역위상 클럭을 선택하기 위한 신호이다.
본 발명에서, 상기 지연고정루프는 상기 내부 클럭을 일정 시간 지연시켜 피드백 클럭을 출력하는 레플리카와; 상기 피드백 클럭과 기준 클럭을 비교하여 클럭 선택 정보 신호를 출력하는 위상 검출기를 포함한다.
본 발명에서, 상기 지연고정루프는 상기 제1지연라인의 출력신호를 반전시켜 제2지연라인의 입력신호로 출력하는 인버터를 더 포함한다.
삭제
삭제
삭제
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 3 은 본 발명에 의한 지연고정루프의 구성을 나타낸 블럭도이다.
도 3 에 도시한 바와 같이, 본 발명은 클럭 선택 정보 신호(SELSIG)에 응답하여 클럭 버퍼(10,20)로부터 출력되는 외부 클럭(REFCLK, REFCLKB) 중 어느 하나를 선택하여 출력하는 클럭 선택기(30)와, 상기 클럭 선택기(30)의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인(40)과, 상기 제1지연라인(40)의 반전신호를 일정 시간 지연시켜 출력하는 제2지연라인(90)과, 상기 제1지연라인(40)과 제2지연라인(90)의 출력신호(DLOUT1, DLOUT2)를 위상 혼합하여 듀티가 보정된 내부 클럭(DLLCLK)을 출력하는 제1위상 혼합기(50)와, 상기 내부 클럭(DLLCLK)을 일정 시간 지연시켜 피드백 클럭(FBCLK1)을 출력하는 레플리카(60)와, 상기 피드백 클럭(FBCLK1)과 기준 클럭(REFCLK)을 비교하여 클럭 선택 정보 신호(SELSIG)를 출력하는 제1위상 검출기(70)를 포함한다.
또한, 본 발명은 상기 제1지연라인(40)의 출력신호를 반전시켜 제2지연라인(90)으로 출력하는 인버터(80)를 더 포함한다.
또한, 본 발명은 제1위상 검출기(70)의 제어신호에 응답하여 제1지연라인(40)의 지연량을 제어하기 위한 제1제어기(71)와, 제2위상 검출기(70')의 제어신호에 응답하여 제2지연라인(90)의 지연량을 제어하기 위한 제2제어기(71')를 포함한다.
상기 제1위상 검출기(70)는 상기 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)의 위상보다 빠르면 정위상 클럭(REFCLK)을 선택하고, 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)의 위상보다 느리면 역위상 클럭(REFCLKB)을 선택하기 위한 클럭 선택 정보 신호(SELSIG)를 상기 클럭 선택기(30)로 출력한다.
도 4 은 도 3의 선택기 내부 구성을 나타낸 회로도이다.
도 4 에 도시한 바와 같이, 상기 클럭 선택기(30)는 제1위상 검출기(70)로부터 출력되는 클럭 선택 정보 신호(SELSIG)를 지연고정루프의 인에이블 신호(SHIFT_EN, SHIFT_ENB)에 응답하여 전달하는 제1전달부(31)와, 상기 제1전달부(31)의 출력신호를 래치하는 제1래치부(32)와, 상기 제1래치부(32)의 출력신호를 지연고정루프의 인에이블 신호(SHIFT_EN, SHIFT_ENB)에 응답하여 전달하는 제2전달부(33)와, 상기 제2전달부(33)의 출력신호를 래치하는 제2래치부(34)와, 상기 제2래치부(34)의 출력신호에 응답하여 정위상 클럭(REFCLK) 또는 역위상 클럭(REFCLKB)을 전달하는 제3전달부(35)를 포함한다.
상기 클럭 선택기(30)는 상기 제2전달부(33)와 제2래치부(34) 사이에 리셋(RESET) 신호에 응답하여 일정 로직 레벨을 갖는 신호를 제2래치부(34)로 출력하 는 NMOS 드라이버(36)를 더 포함한다. 상기 NMOS 드라이버(36)는 지연고정루프가 시프트 동작을 하기 이전, 정위상 클럭(REFCLK)이 클럭 선택기(30)의 출력신호(SELCLK)로 출력되어 제1지연라인(40), 제1위상 혼합기(50), 레플리카(60)를 거친 피드백 클럭(FBCLK1)과 기준 클럭(REFCLK)을 비교하여 클럭 선택 정보 신호(SELSIG)가 결정되기까지 제2래치부(34)의 출력신호(SEL)를 "하이"로 두기 위한 것이다.
상기 제1전달부(31)는 지연고정루프의 인에이블 신호(SHIFT_EN, SHIFT_ENB)가 비활성화 시, 클럭 선택 정보 신호(SELSIG)를 제1래치부(32)로 전달하고, 상기 제2전달부(33)는 지연고정루프의 인에이블 신호(SHIFT_EN, SHIFT_ENB)가 활성화 시, 제1래치부(32)의 출력신호를 제2래치부(34)로 전달한다.
위와 같이 구성된 본 발명의 동작을 도면을 참조하여 상세히 설명하면 다음과 같다.
지연고정루프의 설계상 면적을 줄이기 위한 본 발명의 착안점은 다음 두 가지가 있다.
첫째로 도 3 에 도시한 바와 같이 두 개의 루프가 각각 락킹 동작을 하고, 두 지연라인(40)(90)의 출력을 입력으로 하는 위상혼합기(50)에서 그 중간 위상을 내부 클럭(DLLCLK)으로 내보내는 구조의 지연고정루프에서 각 지연라인이 락킹을 위하여 사용하는 딜레이 양은 서로 다르다.
도 5a와 도 5b는 도 3의 위상 검출기의 동작 타이밍을 나타낸 도면으로, 오 른쪽 방향의 굵은 화살표는 락킹을 위해 늘려야 하는 딜레이 양을 표시해 주고 있다. 도 5a와 도 5b에 도시한 바와 같이 한쪽 루프가 많은 양의 딜레이를 사용하여 락킹을 하면, 다른쪽 루프는 적은 양의 딜레이를 사용하며 락킹을 할 수 있다.
어느 쪽 루프가 적은 양의 딜레이를 사용하게 되는지는 지연고정루프 동작 시작할 때, 제1위상검출기(70)의 피드백 클럭(FBCLK1)과 기준 클럭(REFCLK)의 위상 비교 결과로 판단할 수 있다.
즉, 지연고정루프 동작 시작 시점에 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)의 위상보다 빠르면 첫번째 루프가 적은 딜레이 양을 사용하여 락킹을 할 수 있고, 피드백 클럭(FBCLK1)의 위상이 기준 클럭(REFCLK)보다 느리면 두번째 루프가 적은 딜레이를 사용하여 락킹을 할 수 있다. 적은 딜레이를 사용하여 락킹하는 루프의 지연라인은 기존의 1/2의 딜레이양만 가져도 충분하게 된다.
둘째로 딜레이를 적게 사용하는 루프가 락킹이 되었을 때, 상기 루프 내의 지연라인의 출력의 역위상을 다른 루프 지연라인의 입력으로 두면 딜레이 양이 많이 필요한 루프의 지연라인 역시 기존의 1/2의 딜레이 양만을 가져도 충분하게 된다.
보다 구체적으로 설명하면, 도 3 에 도시한 바와 같이 두 개의 버퍼(10)(20)를 이용하여 외부 클럭으로부터 정위상 클럭(REFCLK)과 역위상 클럭(REFCLKB)을 생성한다.
상기 정위상 클럭(REFCLK)과 역위상 클럭(REFCLKB) 중 어느 클럭이 적은 딜 레이를 사용하여 락킹이 될 수 있는지는 앞서 도 5a와 도 5를 설명한 바와 같이 지연고정루프의 동작 시점에 제1위상 검출기(70)에서 피드백 클럭(FBCLK1)과 기준 클럭(REFCLK)의 위상을 비교하여 판단할 수 있으며 그 판단된 신호를 클럭 선택 정보 신호(SELSIG)로 두었다.
상기 클럭 선택 정보 신호(SELSIG)는 지연고정루프의 제1지연라인(40)의 시프트 동작을 시작하기 전에 정위상 클럭(REFCLK)이 클럭 선택기(30), 제1지연라인(40), 레플리카(60)를 거친 피드백 클럭(FBCLK1)과 기준 클럭(REFCLK)의 위상을 비교하여 피드백 클럭(FBCLK1)의 위상이 빠르면 '하이', 피드백 클럭(FBCLK1)의 위상이 느리면 '로우' 값을 가지게 된다.
다음으로, 도 4 에 도시한 바와 같이 클럭 선택기(30)는 초기 클럭 선택 정보 신호(SELSIG)가 '하이'이면 정위상 클럭(REFCLK)을 출력하고, 클럭 선택 정보 신호(SELSIG)가 '로우'이면 역위상 클럭(REFCLKB)을 출력한다.
다시 설명하면, 도 4의 제1전달부(31)는 지연고정루프가 락킹 동작을 시작하기전 클럭 선택 정보 신호(SELSIG)를 입력받아 제1래치부(32)로 전달한다. 지연고정루프가 락킹 동작을 시작하면 제1전달부(31)는 디스에이블되고, 제2전달부(33)는 인에이블 되어 제1래치부(32)에 저장된 값이 제2래치부(34)에 전달 유지된다.
결국 제2래치부(34)의 출력신호(SEL)는 지연고정루프 락킹 동작 이전의 클럭 선택 정보 신호(SELSIG)와 동일한 값을 갖는다. 즉, 상기 클럭 선택 정보 신호(SELSIG)에 따라 정위상 클럭 또는 역위상 클럭 중 어느 클럭이 출력될지 결정된다.
이렇게 결정된 클럭 신호는 즉, 클럭 선택기(30)의 출력신호(SELCLK)는 제1지연라인(40)으로 입력되고, 제1지연라인(40)의 출력 신호는 인버터(80)를 통해 제2지연라인(90)으로 입력된다.
상기 제1,2지연라인(40)(90)이 모두 락킹이 되면, 위상 혼합기(50)는 상기 제1,2지연라인(40)(90)의 출력신호(DLOUT1,DLOUT2)를 위상 혼합하여 듀티가 보정된 내부 클럭(DLLCLK)을 출력한다.
즉, 본 발명의 동작 단계는 다음의 단계로 구분할 수 있다.
먼저, 지연고정루프의 락킹 동작이 시작되기 전, 클럭 선택 정보 신호(SELSIG)에 의해 클럭 선택기(30)에서 정위상 클럭 또는 역위상 클럭을 선택하여 출력하는 단계와, 상기 클럭 선택기(30)의 출력신호(SELCLK)를 제1지연라인(40)에서 딜레이를 증가시켜 락킹을 하는 단계와, 상기 제1지연라인(40)이 락킹된 후, 제2지연라인(90)이 딜레이를 증가시켜 락킹을 하는 단계와, 상기 제1,2지연라인이 모두 락킹이 되면 위상혼합기(50)는 상기 제1,2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭(DLLCLK)을 출력하는 단계로 구분할 수 있다.
도 6 은 도 3의 동작 타이밍을 간략하게 나타낸 도면으로, 제1지연라인(40)이 락킹을 하게 되면 피드백 클럭(FBCLK1)의 상향에지는 기준 클럭(REFCLK)의 상향에지와 위상이 같게 되고, 제2지연라인(90) 피드백 클럭(FBCLK2)의 상향에지의 위치는 도 6의 포인트(Point)A에 위치하게 된다.
이어서, 상기 제1지연라인(40)이 락킹을 유지하고 있는 상태에서 제2지연라 인(90)이 락킹 동작을 하여 피드백 클럭(FBCLK2)의 상향에지가 포인트(Point)B에 위치하게 된다.
즉, 기존의 지연고정루프는 지연라인의 딜레이를 증가시켜 락킹을 할 때, 최대 외부 클럭의 주기(tCK) 이상의 딜레이 양이 필요하게 되는데 반해, 본 발명에 의한 지연고정루프는 외부 클럭의 1/2 주기(tCK) 정도의 딜레이 양만으로 동일한 성능과 특성을 갖는다.
따라서, 본 발명은 지연라인의 딜레이 양을 줄여 구현함으로써 지연고정루프를 설계함에 있어 면적을 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 지연라인의 딜레이 양을 줄여도 종래 기술의 지연고정루프와 동일한 성능과 특성을 갖는 지연고정루프를 구현하고, 지연고정루프를 설계함에 있어 면적을 감소시킬 수 있다.

Claims (17)

  1. 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와;
    상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과;
    상기 제1지연라인의 출력신호를 일정 시간 지연시켜 출력하는 제2지연라인과;
    상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기;
    를 포함하고,
    상기 클럭 선택기는 상기 클럭 선택 정보 신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제1전달부와; 상기 제1전달부의 출력신호를 래치하는 제1래치부와; 상기 제1래치부의 출력신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제2전달부와; 상기 제2전달부의 출력신호를 래치하는 제2래치부와; 상기 제2래치부의 출력신호에 응답하여 정위상 클럭 또는 역위상 클럭을 전달하는 제3전달부;를 포함하는 지연고정루프.
  2. 제 1 항에 있어서,
    상기 클럭 선택 정보 신호는
    상기 내부 클럭을 일정 시간 지연시킨 피드백 클럭과 기준 클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 정위상 클럭 또는 역위상 클럭을 선택하기 위한 신호인 지연고정루프.
  3. 제 1 항에 있어서,
    상기 지연고정루프는
    상기 내부 클럭을 일정 시간 지연시켜 피드백 클럭을 출력하는 레플리카와;
    상기 피드백 클럭과 기준 클럭을 비교하여 클럭 선택 정보 신호를 출력하는 위상 검출기;
    를 더 포함하는 지연고정루프.
  4. 제 3 항에 있어서,
    상기 위상 검출기는
    상기 피드백 클럭의 위상이 기준 클럭의 위상보다 빠르면 정위상 클럭을 선택하고, 피드백 클럭의 위상이 기준 클럭의 위상보다 느리면 역위상 클럭을 선택하기 위한 클럭 선택 정보 신호를 출력하는 지연고정루프.
  5. 제 1 항에 있어서,
    상기 지연고정루프는
    상기 제1지연라인의 출력신호를 반전시켜 제2지연라인의 입력신호로 출력하는 인버터;
    를 더 포함하는 지연고정루프.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1전달부는
    지연고정루프의 인에이블 신호가 비활성화 시, 클럭 선택 정보 신호를 제1래치부로 전달함을 특징으로 하는 지연고정루프.
  8. 제 1 항에 있어서,
    상기 제2전달부는
    지연고정루프의 인에이블 신호가 활성화 시, 제1래치부의 출력신호를 제2래치부로 전달함을 특징으로 하는 지연고정루프.
  9. 제 1 항에 있어서,
    상기 클럭 선택기는 상기 제2전달부와 제2래치부 사이에 리셋 신호에 응답하여 일정 로직 레벨을 갖는 신호를 제2래치부로 출력하는 NMOS 드라이버;
    를 더 포함하는 지연고정루프.
  10. 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와;
    상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과;
    상기 제1지연라인의 반전신호를 일정 시간 지연시켜 출력하는 제2지연라인과;
    상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기와;
    상기 내부 클럭을 일정 시간 지연시켜 피드백 클럭을 출력하는 레플리카와;
    상기 피드백 클럭과 기준 클럭을 비교하여 클럭 선택 정보 신호를 출력하는 위상 검출기;
    를 포함하고,
    상기 클럭 선택기는 상기 클럭 선택 정보 신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제1전달부와, 상기 제1전달부의 출력신호를 래치하는 제1래치부와, 상기 제1래치부의 출력신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제2전달부와, 상기 제2전달부의 출력신호를 래치하는 제2래치부와, 상기 제2래치부의 출력신호에 응답하여 정위상 클럭 또는 역위상 클럭을 전달하는 제3전달부를 포함하는 지연고정루프.
  11. 제 10 항에 있어서,
    상기 클럭 선택 정보 신호는
    상기 내부 클럭을 일정 시간 지연시킨 피드백 클럭과 기준 클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 정위상 클럭 또는 역위상 클럭을 선택하기 위한 신호인 지연고정루프.
  12. 제 10 항에 있어서,
    상기 위상 검출기는
    상기 피드백 클럭의 위상이 기준 클럭의 위상보다 빠르면 정위상 클럭을 선택하고, 피드백 클럭의 위상이 기준 클럭의 위상보다 느리면 역위상 클럭을 선택하기 위한 클럭 선택 정보 신호를 출력하는 지연고정루프.
  13. 제 10 항에 있어서,
    상기 지연고정루프는
    상기 제1지연라인의 출력신호를 반전시켜 제2지연라인의 입력신호로 출력하는 인버터;
    를 더 포함하는 지연고정루프.
  14. 삭제
  15. 제 10 항에 있어서,
    상기 제1전달부는
    지연고정루프의 인에이블 신호가 비활성화 시, 클럭 선택 정보 신호를 제1래치부로 전달함을 특징으로 하는 지연고정루프.
  16. 제 10 항에 있어서,
    상기 제2전달부는
    지연고정루프의 인에이블 신호가 활성화 시, 제1래치부의 출력신호를 제2래치부로 전달함을 특징으로 하는 지연고정루프.
  17. 제 10 항에 있어서,
    상기 클럭 선택기는
    상기 제2전달부와 제2래치부 사이에 리셋 신호에 응답하여 일정 로직 레벨을 갖는 신호를 제2래치부로 출력하는 NMOS 드라이버;
    를 더 포함하는 지연고정루프.
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