KR20060000866A - 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법 - Google Patents

듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법 Download PDF

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Abstract

본 발명은 상보적 위상 멀티플렉싱을 이용하여 지연 라인의 길이를 축소시킬 수 있고, 록킹 시간을 단축시킬 수 있으며, 지연 라인을 케스케이딩(cascading)함으로써 록킹 시간을 단축시킬 수 있는 지연 고정 루프 및 그의 제어방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프는, 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정할 수 있는 지연 고정 루프에 있어서, 상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 하나를 선택하기 위한 클럭 멀티플렉싱부를 포함할 수 있다.
반도체 소자, 지연 고정 루프, 상보적 위상 멀티플렉싱, 케스케이드, 미세 지연

Description

듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및 그의 제어 방법{A DIGITAL DELAY LOCKED LOOP ABLE TO CORRECT DUTY CYCLE AND ITS COTROL METHOD}
도 1은 종래기술에 따른 듀티 사이클 교정이 가능한 지연 고정 루프의 전체 블록도,
도 2은 도 1의 DLL 동작 타이밍도,
도 3은 본 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 전체 블럭도,
도 4는 도 3의 DLL 동작 타이밍도,
도 5는 본 발명에 따른 지연 라인부의 세부 구성도,
도 6은 본 발명에 따른 클럭 멀티플렉싱부의 세부 구성도,
도 7은 도 6의 위상 감지기 동작 타이밍도.
* 도면의 주요 부분에 대한 설명 *
310: 클럭 멀티플렉싱부 320: 지연 라인부
330: 듀티 싸이클 교정부 340: 제1 지연 모델부
350: 제1 직접 위상 검출부 360: 제2 지연 모델부
370: 제2 직접 위상 검출부 380: 제1 클럭 위상 조절부
390: 제2 클럭 위상 조절부
본 발명은 외부 클럭과 반도체 기억 소자 내부 클럭 간의 스큐를 보상하기 위하여 사용되는 지연 고정 루프에 관한 것으로, 그 중 특히 외부 클럭의 듀티 싸이클의 교정이 가능한 디지털 지연 고정 루프에 관한 것이다.
일반적으로, 지연 고정 루프(DLL)란 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연 시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
그런데, DRAM의 동작이 점차 고속화되면서 DRAM은 지연 고정 루프(Delay Locked Loop : 이하 DLL이라 한다)의 성능에 크게 영향을 받게 되었다. 이에 따라 DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되었는 바, 클럭의 듀티 오차가 크게 되면 회로를 설계하는 데에 있어서, 설계 여유(Margin)가 줄게 된다. 따라서, 설계 여유를 충분히 확보하기 위하여 클럭의 듀티를 교정하는 기술이 DLL에 도입되고 있다.
이에 본 출원인은 2002. 5. 21.자에 특허 2002-28129호(발명의 명칭: "듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법")를 출원하였으며, 여기에 클럭의 듀티 교정이 가능한 기술에 관하여 소개되어 있다.
도 1은 상기 특허의 일 실시예에 따른 듀티 사이클 교정이 가능한 지연 고정 루프의 블록도로서, 버퍼(110), 지연 라인부(120), 듀티 에러 조정부(130), 제1 지연 모델부(140),제1 직접 위상 검출부(150), 제2 지연 모델부(160) 및 제2 직접 위상 검출부(170)를 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
버퍼(110)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성한다.
지연 라인부(120)는, 제1 직접 위상 검출부(150) 및 제2 직접 위상 검출부(170)의 제1 비교 신호 및 제2 비교 신호를 이용하여 상기 버퍼(110)로부터 입력되는 상기 클럭 입력 신호를 소정 시간만큼 지연시킨다. 여기서, 상기 지연 라인부(120)는 제1 제어기(121), 제1 지연 라인(122), 제2 제어기(123) 및 제2 지연 라인(124)을 포함한다.
상기 지연 라인부(120) 내 제1 제어기(121)는, 제1 직접 위상 검출부(150)로부터 출력되는 제1 비교 신호에 따라 상기 버퍼(110)로부터 출력되는 상기 클럭 입력 신호의 지연량을 조절할 수 있는 제1 제어 신호를 생성한다.
상기 지연 라인부(120) 내 제1 지연 라인(122)은, 상기 제1 제어기(121)로부터 출력되는 제1 제어 신호를 이용하여 상기 클럭 입력 신호를 소정 시간 지연시킨 제1 클럭 신호(intclk1)를 생성한다.
상기 지연 라인부(120) 내 제2 제어기(123)는, 제2 직접 위상 검출부(170)로부터 출력되는 제2 비교 신호에 따라 상기 버퍼(110)로부터 출력되는 상기 클럭 입력 신호의 지연량을 조절할 수 있는 제2 제어 신호를 생성한다.
상기 지연 라인부(120) 내 제2 지연 라인(124)은, 상기 제2 제어기(123)로부터 출력되는 제2 제어 신호를 이용하여 상기 클럭 입력 신호를 소정 시간 지연 및 반전시킨 제2 클럭 신호(intclk2)를 생성한다.
듀티 에러 조정부(130)는, 상기 지연 라인부(120)로부터 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)를 입력받아, 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하게 되는데, 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')는 그들의 에지가 각각 제1 클럭 신호(intclk1)의 하향 에지와 제2 클럭 신호(intclk2)의 하향 에지 사이로 이동되는 신호이다. 여기서, 상기 듀티 에러 조정부(130)는, 제1 위상 검출부(131), 혼합기 제어부(132), 제1 위상 혼합부(133) 및 제2 위상 혼합부(134)를 포함한다.
듀티 에러 조정부(130) 내 제1 위상 검출부(131)는, 지연 라인부(120)로부터 각각 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)의 반전된 값을 입력받고, 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서는지를 나타내는 위상 감지 신호를 생성한다.
듀티 에러 조정부(130) 내 혼합기 제어부(132)는, 제1 위상 검출부(131)로부터 입력되는 위상 감지 신호에 따라 가중치(K)를 결정한다. 여기서, 가중치(K)는 복수개의 가중 신호를 포함할 수 있다.
듀티 에러 조정부(130) 내 제1 위상 혼합부(133)는, 혼합기 제어부(132)로부터 가중치(K)를 입력받아 제1 클럭 신호(intclk1)에는 1에서 상기 가중치(K)를 뺀 (1-K)값을 가산하고, 제2 클럭 신호(intclk2)에는 가중치(K)를 가산하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성한다.
듀티 에러 조정부(130) 내 제2 위상 혼합부(134)는, 혼합기 제어부(132)에서 가중치(K)를 입력받아 제1 클럭 신호(intclk1)에는 가중치(K)를 가산하고, 제2 클럭 신호(intclk2)에는 1에서 가중치(K)를 뺀 (1-K)값을 가산하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성한다.
제1 지연 모델부(140)는, 듀티 에러 조정부(130)로부터 듀티가 조절된 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성한다.
제1 직접 위상 검출부(150)는, 외부 클럭 신호(ext_clk)를 입력받아 제1 지연 모델부(140)로부터 출력되는 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성한다.
제2 지연 모델부(160)는, 듀티 에러 조정부(130)로부터 듀티가 조절된 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 인가된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성한다.
제2 직접 위상 검출부(170)는, 외부 클럭 신호(ext_clk)를 입력받아 제2 지연 모델부(160)로부터 출력되는 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성한다.
그런데, 도 1에 개시된 종래기술에 따른 DLL은 정위상의 클럭과 역위상의 클럭을 모두 록킹하고, 록킹된 두 위상의 클럭신호를 혼합함으로써 DCC 기능을 수행하게 되는데, 이 때 정위상의 클럭과 역위상의 클럭에 대하여 동일한 록킹을 수행해야 하므로 각각의 클럭을 위한 지연 라인은 둘 다 최대 1 주기(tCK) 범위를 가져야 하므로 전체 지연 라인의 길이는 2주기(tCK)가 소요된다(도 2의 도 1의 DLL 동작 타이밍도 참조).
나아가, DLL이 2중 지연 라인을 이용하는 구성일 경우, 전체 지연 라인의 길이는 4주기(tCK)가 소요되므로, 더 많은 면적이 요구된다. 그리고, 이와 같이 긴 지연 라인을 통과하는 신호의 토글링으로 인하여 전력 소모가 커지게 된다. 또한 록킹을 위해 최대 1주기(tCK)의 시간이 소요될 수 있으므로 록킹 시간이 상대적으로 많이 요구되는 단점도 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 상보적 위상 멀티플렉싱을 이용하여 지연 라인의 길이를 축소시킬 수 있는 지연고정루프 및 그의 제어방법을 제공함에 목적이 있다.
또한, 본 발명은 상보적 위상 멀티플렉싱을 이용하여 록킹 시간을 단축시킬 수 있는 지연 고정 루프 및 그의 제어방법을 제공함에 다른 목적이 있다.
또한, 본 발명은 지연 라인을 케스케이딩(cascading)함으로써 록킹 시간을 단축시킬 수 있는 지연 고정 루프 및 그의 제어방법을 제공함에 또 다른 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프는, 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정할 수 있는 지연 고정 루프에 있어서, 상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 하나를 선택하기 위한 클럭 멀티플렉싱부를 포함할 수 있다.
바람직하게는, 상기 클럭 멀티플렉싱부는, 상기 외부 클럭을 이용하여 상기 외부 클럭과 동위상의 관계에 있는 상기 제1 클럭을 생성하기 위한 제1 입력 버퍼; 상기 외부 클럭을 이용하여 상기 외부 클럭과 역위상의 관계에 있는 상기 제2 클럭을 생성하기 위한 제2 입력 버퍼; 상기 외부 클럭과 상기 지연 고정 루프로부터 출력되는 피드백 클럭의 위상을 비교하여 상기 제1 및 제2 클럭 중 어느 것을 지연시킬지를 결정하기 위하여 클럭 선택 신호를 출력하기 위한 클럭 선택기; 및 상기 클럭 선택 신호에 제어되어 동작하기 위한 멀티플렉서를 포함한다.
바람직하게는, 상기 클럭 선택기는, 상기 피드백 클럭을 소정 시간 지연시켜 지연 피드백 클럭을 출력하기 위한 피드백 클럭 지연기; 상기 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제1 위상 감지기; 및 상기 지연 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제2 위상 감지기를 포함한다.
바람직하게는, 상기 피드백 클럭 지연기는 상기 피드백 클럭을 적어도 데드 존보다 큰 시간동안 지연시킬 수 있는 복수개의 단위 지연 소자로 구성된다.
바람직하게는, 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하기 위한 제1 직접 위상 검출부; 및 상기 위상 검출 신호를 이용하여 상기 클럭 멀티플렉싱부로부터 출력되는 제1 클럭 혹은 제2 클럭을 지연시키기 위한 지연 라인부를 더 포함한다.
바람직하게는, 상기 지연 라인부는, 상기 제1 클럭 혹은 제2 클럭을 입력받아 상기 위상 검출 신호에 따라 상기 제1 지연 클럭 혹은 제2 지연 클럭을 출력하기 위한 제1 지연 라인; 및 상기 제1 지연 라인의 출력을 입력받고, 상기 위상 검출 신호에 따라 상기 제1 지연 라인에서 지연되는 상기 제1 지연 클럭 혹은 제2 지연 클럭의 지연량만큼 상기 제1 지연 클럭 혹은 제2 지연 클럭을 지연시켜 출력하기 위한 제2 지연 라인을 포함한다.
바람직하게는, 상기 지연 라인부는, 상기 위상 검출 신호에 따라 동시에 제어되는 제1 및 제2 지연 라인을 포함하고, 상기 제1 지연 라인은 상기 클럭 멀티플렉싱부의 출력을 입력으로 하고, 상기 제2 지연 라인은 상기 제1 지연 라인의 출력을 입력으로 한다.
바람직하게는, 상기 지연 라인부로부터 출력되는 상기 제1 지연 클럭의 위상을 미세하게 조절할 수 있는 제1 클럭 위상 조절부를 더 포함한다.
바람직하게는, 상기 제1 클럭 위상 조절부는, 상기 제1 지연 라인으로부터 출력되는 제1 지연 클럭을 병렬로 입력받아 서로 다른 시간차를 가진 복수의 미세 지연 클럭을 출력하기 위한 복수의 미세 지연 라인; 및 상기 위상 검출 신호에 따라 가중치를 결정하고, 결정된 상기 가중치를 이용하여 상기 복수의 미세 지연 클럭의 위상을 혼합하기 위한 위상 혼합부를 포함한다.
바람직하게는, 상기 복수의 미세 지연 라인은, 상기 지연 고정 루프의 외부에서 발생하는 노이즈의 영향에 따라 변동될 수 있는 지연량을 처리할 수 있는 소정 개수의 단위 지연 셀을 포함한다.
바람직하게는, 상기 복수의 미세 지연 라인은, 순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및 순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인을 포함한다.
바람직하게는, 상기 제1 미세 지연 라인은, 상기 위상 혼합부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있다.
바람직하게는, 상기 제2 미세 지연 라인은, 상기 위상 혼합부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있다.
바람직하게는, 상기 위상 혼합부는, 상기 제1 미세 지연 라인으로부터 출력되는 제1 미세 지연 클럭에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 라인으로부터 출력되는 제2 미세 지연 클럭에 상기 가중치를 승산한 결과를 가산하여 출력한다.
또한, 본원의 제2 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프는, 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정할 수 있는 지연 고정 루프에 있어서, 상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 하나를 선택하기 위한 클럭 멀티플렉싱부; 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하기 위한 제1 직접 위상 검출부; 상기 위상 검출 신호를 이용하여 상기 클럭 멀티플렉싱부로부터 출력되는 상기 제1 클럭 혹은 제2 클럭을 소정 시간 지연시켜 제1 지연 클럭 혹은 제2 지연 클럭을 출력하기 위한 지연 라인부; 및 상기 제1 지연 클럭의 위상을 미세하게 조절할 수 있는 제1 클럭 위상 조절부를 포함한다.
또한, 본원의 제3 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법은, 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정하기 위한 지연 고정 루프를 제어함에 있어서, 상기 외부 클럭을 이용하여 상기 외부 클럭과 동위상의 관계에 있는 상기 제1 클럭을 생성하는 단계; 상기 외부 클럭을 이용하여 상기 외부 클럭과 역위상의 관계에 있는 상기 제2 클럭을 생성하는 단계; 상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭 과 정렬될 수 있도록 상기 외부 클럭과 상기 지연 고정 루프로부터 출력되는 피드백 클럭의 위상을 비교하여 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 것을 지연시킬지를 결정하기 위하여 클럭 선택 신호를 출력하는 단계; 및 상기 클럭 선택 신호에 제어되어 상기 제1 및 제2 클럭 중 어느 하나를 선택하는 단계를 포함한다.
바람직하게는, 상기 클럭 선택 신호를 출력하는 단계는, 상기 피드백 클럭을 소정 시간 지연시켜 지연 피드백 클럭을 출력하는 단계; 상기 피드백 클럭과 상기 외부 클럭을 비교하는 단계; 및 상기 지연 피드백 클럭과 상기 외부 클럭을 비교하는 단계를 포함한다.
바람직하게는, 상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하는 단계; 및 상기 위상 검출 신호를 이용하여 상기 제1 혹은 제2 클럭을 지연시켜 출력하는 단계를 더 포함한다.
바람직하게는, 상기 제1 혹은 제2 지연 클럭을 지연시켜 출력하는 단계는, 상기 위상 검출 신호에 따라 제1 지연 라인에 입력되는 상기 제1 혹은 제2 클럭을 소정 시간 지연시켜 제1 혹은 제2 지연 클럭을 출력하는 단계; 및 상기 위상 검출 신호에 따라 상기 제1 혹은 제2 지연 클럭의 지연량만큼 상기 제1 혹은 제2 지연 클럭을 지연시켜 출력하는 단계을 포함한다.
바람직하게는, 상기 제1 지연 클럭을 병렬로 입력받아 서로 다른 시간차를 가진 복수의 미세 지연 클럭을 출력하는 단계; 및 상기 위상 검출 신호에 따라 가중치를 결정하고, 결정된 상기 가중치를 이용하여 상기 복수의 미세 지연 클럭의 위상을 혼합하는 단계를 더 포함한다.
바람직하게는, 상기 복수의 미세 지연 클럭을 출력하는 단계는, 상기 제1 지연 클럭을 입력받아 기수개의 활성화된 단위 지연 셀을 통과시켜 출력하는 단계; 및 상기 제1 지연 클럭을 입력받아 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 활성화된 단위 지연 셀을 통과시켜 출력하는 단계를 포함한다.
바람직하게는, 상기 위상을 혼합하는 단계는, 상기 제1 미세 지연 클럭에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 클럭에 상기 가중치를 승산한 결과를 가산하여 출력한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 전체 블럭도이다.
본 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프는, 제1 및 제2 지연 라인 제어부(321, 323)와 제1 및 제2 지연 라인(322, 324)를 포함하는 지연 라인부(320), 제1 및 제2 지연 모델부(340, 360), 제1 위상 검출부(331), 혼합기 제어부(332), 그리고 제1 및 제2 듀티 싸이클 교정용 혼합기(333, 334) 등의 구성요소를 포함하나, 이는 도 1에 보이는 종래기술의 구성과 동일하다.
한편, 도 3의 본 발명에 따른 디지털 지연 고정 루프의 구성은, 도 1의 입력버퍼(110)가 클럭 멀티플렉싱부(310)로 대체된다는 점이 다르다, 그리고, 제2 지연 라인(324)은 제1 지연 라인(322)으로부터 출력되는 클럭을 인가받아 지연시킨다는 점이 다르다. 즉, 제1 지연 라인(32)과 제2 지연 라인(324)이 케스케이드 접속되어 있다는 것이다.
이하에서는, 상이한 블럭들의 구체적인 구성 및 동작을 설명하기로 한다.
클럭 멀티플렉싱부(310)는 인가되는 외부 클럭(clk)과 피드백 클럭(CF)의 위상을 비교하여 최초에 록킹되는 클럭신호가 최대 반주기(1/2 tCK)의 범위로 지연되면서 록킹될 수 있도록 외부 클럭(clk) 혹은 외부 클럭 바아(/clk) 중 어느 하나를 선택하여 지연 라인부(320)에 인가한다. 이를 위해 클럭 멀티플렉싱부(310)는, 제1 입력 버퍼(311), 제2 입력 버퍼(312), 클럭선택기(313) 및 멀티플렉서(314)를 포함한다.
제1 입력 버퍼(311)는, 외부 클럭(clk)을 비반전단자(+)에 그리고 외부 클럭 바아(/clk)를 반전단자(-)에 입력받아 외부 클럭(clk)과 동 위상의 라이징 클럭 (rclk)을 출력한다.
제2 입력 버퍼(312)는, 외부 클럭 바아(/clk)를 비반전단자(+)에 그리고 외부 클럭(clk)을 반전단자(-)에 입력받아 외부 반전 클럭(clkb)과 동 위상의 폴링 클럭(fclk)을 출력한다.
클럭 선택기(313)는, 인가되는 외부 클럭(clk)과 피드백 클럭(CF)의 위상을 비교하여 라이징 클럭(rclk)과 폴링 클럭(fclk) 중 어느 하나를 선택하기 위한 클럭 선택 신호(clk_sel)를 출력한다.
마지막으로, 멀티플렉서(314)는 클럭선택기(313)로부터 출력되는 클럭 선택 신호(clk_sel)에 따라 복수의 클럭(rclk, fclk) 중 어느 하나를 선택한다.
이와 같이 선택되어 제1 지연 라인(322)에 인가되는 라이징 클럭(rclk) 혹은 폴링 클럭(fclk)은 제1 지연 제어부(321)의 쉬프트 신호에 따라 최대 1/2 tCK 만큼 지연된다. 한편, 제1 직접 위상 검출부(350)로부터 출력되는 위상 검출 신호는 제1 지연 제어부(321)에 인가됨과 동시에 제2 지연 제어부(323)에도 인가되므로 제2 지연 라인(324)에 인가되는 제1 지연 클럭(pre clk)은 제1 지연 라인(322)에서의 지연량과 동일한 만큼 지연된다.
도 4의 동작 타이밍도를 참조하여 살펴보면, 제1 직접 위상 검출부(350)는 제1 지연 제어부(321)가 제1 지연 라인(322)을 통과하는 클럭에 대하여 그리고 제2 지연 제어부(323)가 제2 지연 라인(324)을 통과하는 클럭에 대하여 동시에 'α'만큼 지연시키도록 위상 검출 신호를 제1 지연 제어부(321) 및 제2 지연 제어부(323)에 인가한다. 이에 따라, 제1 지연 라인(322)에서의 지연으로 인해 'α'만큼 지연 된 피드백 클럭(CF')의 라이징 에지는 외부 클럭(clk)의 라이징 에지에 정렬하게 된다(pre clk, Tuned CF').
한편, 제2 지연 라인(324)에서의 지연으로 인해 피드백 클럭 바아(CFB')가 'α'만큼 지연된다. 그런데, 제1 지연 라인(322)과 제2 지연 라인(324)가 케스케이드 접속되어 있어, 제2 지연 라인(324)은 제1 지연 라인(322)으로부터 출력되는 클럭(pre clk, Tuned CF')을 인가받기 때문에 제2 지연 클럭(post clk, Tuned CFB')은 제2 직접 위상 검출부(370)에 입력되는 피드백 클럭 바아(CFB') 보다 '2α'만큼 지연되어 출력된다. 이후 제2 지연 모델부(360), 제2 직접 위상 검출부(370) 등이 포함된 루프의 동작에 따라 제2 지연 클럭(Tuned CFB')은 다시 '
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'만큼 지연되어 외부 클럭에 정렬된다. 이러한 과정을 거친 지연(Coarse Delay)이라 표현할 수 있다.
한편, 바람직하게는, 본 발명에 따른 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프는, 제1 및 제2 지연 라인(322, 324)으로부터 출력되는 제1 지연 클럭(pre_clk)과 제2 지연 클럭(post_clk)이 제1 및 제2 클럭 위상 조절부(380, 390)를 거쳐 제1 및 제2 듀티 싸이클 교정용 혼합기(333, 334)로 인가되도록 구성함으로써 미세 지연(Fine Delay)을 수행할 수 있다.
본 발명에 따라 수행되는 미세 지연 동작은 거친 지연 동작(Coarse Delay)에 대한 상대적 개념으로서, 미세 지연 동작은 거친 지연 동작과 독립적으로 수행된다. 본 발명에 따라 수행되는 제1 지연 클럭(pre clk)에 대한 미세 지연 동작은 제 1 클럭 위상 조절부(380)에서 수행되고, 제2 지연 클럭(post clk)에 대한 미세 지연 동작은 제2 클럭 위상 조절부(390)에서 수행된다. 제1 클럭 위상 조절부의 동작과 제2 클럭 위상 조절부의 동작은 동일하므로 이하에서는 제1 클럭 위상 조절부의 동작에 대해서만 살펴보기로 한다.
제1 지연 라인(322)으로부터 출력되는 제1 지연 클럭(pre clk)은 제1 미세 지연 라인(381) 및 제2 미세 지연 라인(382)으로 인가된다. 여기서, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 제1 미세 지연 라인(381) 내 직렬연결된 단위 지연 셀(Unit Delay Cell: UDC)의 개수는 제2 미세 지연 라인(382) 내 직렬연결된 UDC의 개수보다 하나 더 적게 구성될 수 있다. 혹은 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 제1 미세 지연 라인(381) 내 직렬연결된 단위 지연 셀(Unit Delay Cell: UDC)의 개수는 제2 미세 지연 라인(382) 내 직렬연결된 UDC의 개수보다 하나 더 많게 구성될 수 있다. 즉, 제1 직접 위상 검출부(350)의 제1 비교 신호에 의해 위상 혼합부(383)의 가중치(K)가 결정되며, 위상 혼합부(383)로부터 출력되는 제어신호에 제어되어 제1 미세 지연 라인(381) 내에서 지연을 위해 이용되는 UDC의 개수는 1, 3, 5개 등으로 변화하며, 제2 미세 지연 라인(382) 내에서 지연을 위해 이용되는 UDC의 개수는 2, 4, 6개 등으로 변화하는데 제1 미세 지연 라인(381)과 제2 미세 지연 라인(382)에서 지연을 위해 이용되는 UDC의 개수는 서로 인접한 수이다.
예를 들어, 위상 혼합부(383)의 제어신호에 따라 제1 미세 지연 라인(381)을 통과하는 클럭 신호는 3단의 UDC를 거쳐 출력되고, 제2 미세 지연 라인(382)을 통 과하는 클럭 신호는 4단의 UDC를 거쳐 출력된다.
제1 직접 위상 검출부(350)의 제1 비교 신호에 의해 위상 혼합부(383)의 가중치(K)가 0으로 결정되면, 제1 미세 지연 라인(381)을 통과한 클럭 신호를 그대로 출력한다. 그런데, 제1 직접 위상 검출부(350)가 피드백 클럭 신호(CF)의 위상이 외부 클럭(CLK)의 위상보다 앞서는 것으로 판단하게 되면, 위상 혼합부(383)는 가중치(K)를 점차 증가시키게 되고, 가중치(K)가 1에 가까워질수록 위상 혼합부(383)는 입력1(IN1)과 입력2(IN2)에 인가되는 두 클럭 신호 중 입력2(IN2)에 인가되는 클럭 신호의 위상에 근접한 클럭 신호를 출력하게 된다. 그러다가 가중치(K)가 1이 되면, 입력2(IN2)에 인가되는 클럭 신호만을 출력한다. 이 때에도 여전히 제1 직접 위상 검출부(350)가 피드백 클럭 신호(CF)의 위상이 외부 클럭(CLK)의 위상보다 앞서는 것으로 판단하게 되면, 위상 혼합부(383)는 현재 위상 혼합부(383)의 입력2(IN2)에 인가되는 클럭 신호와 무관한 제1 미세 지연 라인(381)에서 쉬프트 레프트(shift left)가 일어나도록 제어한다. 즉, 제1 미세 지연 라인(381)에서는 클럭 신호를 3단의 UDC를 거쳐 출력하다가 5단의 UDC를 거쳐 출력하게 된다. 이 때, 가중치(K)가 1이므로 제2 미세 지연 라인(382)으로부터 출력되는 클럭 신호만이 위상 혼합부(383)로부터 출력되므로 제1 미세 지연 라인(381)에서의 지연량의 변화는 위상 혼합부(383)의 출력에 아무런 영향을 미치지 않는다. 이에 따라, 심리스 바운더리 스위칭(Seamless Boundary Switching)이 가능하게 된다.
이와 같이 제1 미세 지연 라인(381)에서 쉬프트 레프트(shift left)가 발생한 후에도 피드백 클럭(CF)에 지연을 증가시킬 필요가 있다면 가중치(K)를 감소시 키는 것에 의해 달성 가능하다. 가중치(K)가 감소된다는 것은 위상 혼합부(383)의 입력2(IN2)에 인가되는 클럭 신호의 위상으로부터 입력1(IN1)에 인가되는 클럭 신호의 위상으로 근접해간다는 의미한다. 한편, 지연을 감소시키고자 하는 경우에는 위에서 설명한 방법이 역으로 적용됨으로써 달성될 수 있다는 것은 당업자에게 자명한 것이므로 구체적인 설명은 피하기로 한다. 또한, 제1 및 제2 미세 지연 라인(381, 382)에 쉬프트 레프트 신호(shift left)나 쉬프트 라이트 신호(shift right)를 제공할 수 있고, 제1 직접 위상 검출부(350)의 제1 비교신호를 이용하여 가중치(K)를 결정할 수 있는 위상 혼합부(383)는, 다양한 방식으로 구성될 수 있다. 예를 들면, 업-다운 카운터와 디코더 등을 이용하여 구성할 수 있다. 즉, 위상 혼합부(383)의 기능을 수행할 수 있는 실시예는 다양한 변형예를 가질 수 있고, 본 발명의 본질을 벗어나는 사항이므로 더 이상의 언급은 피하기로 한다.
또한, 거친 지연 동작이 수행된 후에는 전원전압의 변동 등 외부 노이즈에 의해 변동될 수 있는 부분만을 미세 지연 동작에 의해 처리하는 것으로 족하기 때문에 제1 및 제2 미세 지연 라인(381, 382)의 물리적 길이는 외부 노이즈에 의해 변동될 수 있는 정도이면 충분하다.
도 5는 본 발명에 따른 지연 라인부의 세부 구성도이다.
제1 및 제2 지연 제어부(321, 323)는 제1 및 제2 직접 위상 검출부(350, 370)로부터 출력되는 위상 검출 신호(shift-left, shift-right)를 이용하여 쉬프트 신호(SL1, SL2, SL3)를 출력한다. 제1 및 제2 지연 라인 내에는 단위 지연 소자가 직렬로 연결되어 인에이블되는 쉬프트 신호(SL1, SL2, SL3)에 따라 입력되는 클럭을 지연시켜 출력한다.
도 6은 본 발명에 따른 클럭 멀티플렉싱부의 세부 구성도이다.
클럭 선택기(313)는, 피드백 클럭(CF)을 소정 시간 지연시켜 지연 피드백 클럭(CFd)을 출력하기 위한 피드백 클럭 지연기(621), 상기 피드백 클럭(CF)과 외부 클럭(clk)을 비교하기 위한 제1 위상 감지기(623), 및 상기 지연 피드백 클럭(CFd)과 외부 클럭(clk)을 비교하기 위한 제2 위상 감지기(625)를 포함한다. 한편, 피드백 클럭 지연기(621)는 피드백 클럭(CF)을 적어도 데드 존(dead zone)보다 큰 시간동안 지연시킬 수 있는 복수개(K)의 단위 지연 소자로 구성될 수 있다. 여기서, 도 6에 보이는 CUD는 단위 지연 소자에 의해 지연되는 지연시간이다.
도 7에 보이는 바와 같이, 제1 및 제2 위상 감지기(623, 625)는 단자 a에 입력되는 신호의 위상이 단자 b에 입력되는 단자의 위상보다 앞서는 경우, "H"상태를 출력할 수 있다.
이와 같이 동작하는 제1 및 제2 위상 감지기(623, 625)는 외부 클럭(clk)의 위상이 피드백 클럭(CF)의 위상 뿐만 아니라 지연 피드백 클럭(CFd)의 위상보다도 앞서는 경우, "H"상태를 출력하게 되고, 직렬연결된 엔모스 트랜지스터(629, 631)를 턴온시켜 "H"상태의 클럭 선택 신호(clk_sel)를 출력함으로써 멀티플렉서(314)가 폴링 클럭(fclk)을 선택할 수 있다. 그 이외의 경우에는 멀티플렉서(314)가 라이징 클럭(rclk)을 선택하는 것이 바람직하다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 상보적 위상 멀티플렉싱 기법을 이용하여 지연 라인의 길이를 축소시킬 수 있는 효과가 있다. 이에 따라 본 발명은 록킹 시간을 단축시킬 수 있는 유리한 효과가 있다. 또한, 본 발명은 지연 라인을 케스케이딩(cascading)함으로써 록킹 시간을 단축시킬 수 있는 효과가 있다. 또한 지연 라인의 물리적 길이가 축소됨에 따라 전력 소모를 줄일 수 있는 효과가 있다.

Claims (39)

  1. 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정할 수 있는 지연 고정 루프에 있어서,
    상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 하나를 선택하기 위한 클럭 멀티플렉싱부
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  2. 제1항에 있어서, 상기 클럭 멀티플렉싱부는,
    상기 외부 클럭을 이용하여 상기 외부 클럭과 동위상의 관계에 있는 상기 제1 클럭을 생성하기 위한 제1 입력 버퍼;
    상기 외부 클럭을 이용하여 상기 외부 클럭과 역위상의 관계에 있는 상기 제2 클럭을 생성하기 위한 제2 입력 버퍼;
    상기 외부 클럭과 상기 지연 고정 루프로부터 출력되는 피드백 클럭의 위상을 비교하여 상기 제1 및 제2 클럭 중 어느 것을 지연시킬지를 결정하기 위하여 클럭 선택 신호를 출력하기 위한 클럭 선택기; 및
    상기 클럭 선택 신호에 제어되어 동작하기 위한 멀티플렉서
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  3. 제2항에 있어서, 상기 제1 입력 버퍼는,
    상기 외부 클럭을 비반전단자에, 외부 클럭 바아 - 상기 외부 클럭 바아는 상기 외부 클럭의 상보적 위상을 가짐 - 를 반전단자에 입력받는 버퍼인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  4. 제3항에 있어서, 상기 제2 입력 버퍼는,
    상기 외부 클럭 바아를 비반전단자에, 상기 외부 클럭을 반전단자에 입력받는 버퍼인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  5. 제2항에 있어서, 상기 클럭 선택기는,
    상기 피드백 클럭을 소정 시간 지연시켜 지연 피드백 클럭을 출력하기 위한 피드백 클럭 지연기;
    상기 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제1 위상 감지기; 및
    상기 지연 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제2 위상 감지기
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  6. 제5항에 있어서,
    상기 피드백 클럭 지연기는 상기 피드백 클럭을 적어도 데드 존보다 큰 시간동안 지연시킬 수 있는 복수개의 단위 지연 소자로 구성되는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  7. 제1항에 있어서,
    상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하기 위한 제1 직접 위상 검출부; 및
    상기 위상 검출 신호를 이용하여 상기 클럭 멀티플렉싱부로부터 출력되는 제1 클럭 혹은 제2 클럭을 지연시키기 위한 지연 라인부
    를 더 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  8. 제7항에 있어서, 상기 지연 라인부는,
    상기 제1 클럭 혹은 제2 클럭을 입력받아 상기 위상 검출 신호에 따라 상기 제1 지연 클럭 혹은 제2 지연 클럭을 출력하기 위한 제1 지연 라인; 및
    상기 제1 지연 라인의 출력을 입력받고, 상기 위상 검출 신호에 따라 상기 제1 지연 라인에서 지연되는 상기 제1 지연 클럭 혹은 제2 지연 클럭의 지연량만큼 상기 제1 지연 클럭 혹은 제2 지연 클럭을 지연시켜 출력하기 위한 제2 지연 라인
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  9. 제7항에 있어서, 상기 지연 라인부는,
    상기 위상 검출 신호에 따라 동시에 제어되는 제1 및 제2 지연 라인을 포함하고, 상기 제1 지연 라인은 상기 클럭 멀티플렉싱부의 출력을 입력으로 하고, 상기 제2 지연 라인은 상기 제1 지연 라인의 출력을 입력으로 하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  10. 제7항에 있어서,
    상기 지연 라인부로부터 출력되는 상기 제1 지연 클럭의 위상을 미세하게 조절할 수 있는 제1 클럭 위상 조절부
    를 더 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  11. 제10항에 있어서, 상기 제1 클럭 위상 조절부는,
    상기 제1 지연 라인으로부터 출력되는 제1 지연 클럭을 병렬로 입력받아 서로 다른 시간차를 가진 복수의 미세 지연 클럭을 출력하기 위한 복수의 미세 지연 라인; 및
    상기 위상 검출 신호에 따라 가중치를 결정하고, 결정된 상기 가중치를 이용하여 상기 복수의 미세 지연 클럭의 위상을 혼합하기 위한 위상 혼합부
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  12. 제11항에 있어서, 상기 복수의 미세 지연 라인은,
    상기 지연 고정 루프의 외부에서 발생하는 노이즈의 영향에 따라 변동될 수 있는 지연량을 처리할 수 있는 소정 개수의 단위 지연 셀
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  13. 제12항에 있어서, 상기 복수의 미세 지연 라인은,
    순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및
    순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  14. 제13항에 있어서, 상기 제1 미세 지연 라인은,
    상기 위상 혼합부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  15. 제14항에 있어서, 상기 제2 미세 지연 라인은,
    상기 위상 혼합부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  16. 제13항 또는 제15항에 있어서, 상기 위상 혼합부는,
    상기 제1 미세 지연 라인으로부터 출력되는 제1 미세 지연 클럭에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 라인으로부터 출력되는 제2 미세 지연 클럭에 상기 가중치를 승산한 결과를 가산하여 출력하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  17. 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정할 수 있는 지연 고정 루프에 있어서,
    상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 하나를 선택하기 위한 클럭 멀티플렉싱부;
    상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하기 위한 제1 직접 위상 검출부;
    상기 위상 검출 신호를 이용하여 상기 클럭 멀티플렉싱부로부터 출력되는 상기 제1 클럭 혹은 제2 클럭을 소정 시간 지연시켜 제1 지연 클럭 혹은 제2 지연 클럭을 출력하기 위한 지연 라인부; 및
    상기 제1 지연 클럭의 위상을 미세하게 조절할 수 있는 제1 클럭 위상 조절부
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  18. 제17항에 있어서, 상기 클럭 멀티플렉싱부는,
    상기 외부 클럭을 이용하여 상기 외부 클럭과 동위상의 관계에 있는 상기 제1 클럭을 생성하기 위한 제1 입력 버퍼;
    상기 외부 클럭을 이용하여 상기 외부 클럭과 역위상의 관계에 있는 상기 제2 클럭을 생성하기 위한 제2 입력 버퍼;
    상기 외부 클럭과 상기 지연 고정 루프로부터 출력되는 피드백 클럭의 위상을 비교하여 상기 제1 및 제2 클럭 중 어느 것을 지연시킬지를 결정하기 위하여 클 럭 선택 신호를 출력하기 위한 클럭 선택기;
    상기 클럭 선택 신호에 제어되어 동작하기 위한 멀티플렉서
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  19. 제18항에 있어서, 상기 제1 입력 버퍼는,
    상기 외부 클럭을 비반전단자에, 외부 클럭 바아 - 상기 외부 클럭 바아는 상기 외부 클럭의 상보적 위상을 가짐 - 를 반전단자에 입력받는 버퍼인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  20. 제19항에 있어서, 상기 제2 입력 버퍼는,
    상기 외부 클럭 바아를 비반전단자에, 상기 외부 클럭을 반전단자에 입력받는 버퍼인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  21. 제18항에 있어서, 상기 클럭 선택기는,
    상기 피드백 클럭을 소정 시간 지연시켜 지연 피드백 클럭을 출력하기 위한 피드백 클럭 지연기;
    상기 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제1 위상 감지기; 및
    상기 지연 피드백 클럭과 상기 외부 클럭을 비교하기 위한 제2 위상 감지기
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  22. 제21항에 있어서,
    상기 피드백 클럭 지연기는 상기 피드백 클럭을 적어도 데드 존보다 큰 시간동안 지연시킬 수 있는 복수개의 단위 지연 소자로 구성되는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  23. 제17항에 있어서, 상기 지연 라인부는,
    상기 제1 클럭 혹은 제2 클럭을 입력받아 상기 위상 검출 신호에 따라 상기 제1 지연 클럭 혹은 제2 지연 클럭을 출력하기 위한 제1 지연 라인; 및
    상기 제1 지연 라인의 출력을 입력받고 상기 위상 검출 신호에 따라 상기 제1 지연 클럭 혹은 제2 지연 클럭의 지연량만큼 상기 제1 지연 클럭 혹은 제2 지연 클럭을 지연시켜 출력하기 위한 제2 지연 라인
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  24. 제17항에 있어서, 상기 지연 라인부는,
    상기 위상 검출 신호에 따라 동시에 제어되는 제1 및 제2 지연 라인을 포함하고, 상기 제1 지연 라인은 상기 클럭 멀티플렉싱부의 출력을 입력받으며, 상기 제2 지연 라인은 상기 제1 지연 라인의 출력을 입력받는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  25. 제17항에 있어서, 상기 제1 클럭 위상 조절부는,
    상기 제1 지연 라인으로부터 출력되는 제1 지연 클럭을 병렬로 입력받아 서로 다른 시간차를 가진 복수의 미세 지연 클럭을 출력하기 위한 복수의 미세 지연 라인; 및
    상기 위상 검출 신호에 따라 가중치를 결정하고, 결정된 상기 가중치를 이용하여 상기 복수의 미세 지연 클럭의 위상을 혼합하기 위한 위상 혼합부
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  26. 제25항에 있어서, 상기 복수의 미세 지연 라인은,
    상기 지연 고정 루프의 외부에서 발생하는 노이즈의 영향에 따라 변동될 수 있는 지연량을 처리할 수 있는 소정 개수의 단위 지연 셀
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  27. 제26항에 있어서, 상기 복수의 미세 지연 라인은,
    순차적으로 연결된 N개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H개(여기서, H≤N임)의 활성화된 단위 지연 셀을 통과시킬 수 있는 제1 미세 지연 라인; 및
    순차적으로 연결된 N+1개의 단위 지연 셀을 구비하고, 상기 제1 지연 클럭을 입력받아 H+1개의 활성화된 단위 지연 셀을 통과시킬 수 있는 제2 미세 지연 라인
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  28. 제27항에 있어서, 상기 제1 미세 지연 라인은,
    상기 위상 혼합부로부터 출력되는 제어 신호에 따라 기수개의 단위 지연 셀이 활성화될 수 있는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  29. 제28항에 있어서, 상기 제2 미세 지연 라인은,
    상기 위상 혼합부로부터 출력되는 제어 신호에 따라 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 단위 지연 셀이 활성화될 수 있는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  30. 제28항 또는 제29항에 있어서, 상기 위상 혼합부는,
    상기 제1 미세 지연 라인으로부터 출력되는 제1 미세 지연 클럭에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 라인으로부터 출력되는 제2 미세 지연 클럭에 상기 가중치를 승산한 결과를 가산하여 출력하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프.
  31. 외부 클럭에 의해 생성되는 상보적 위상을 가진 복수의 클럭을 이용하여 상기 외부 클럭의 듀티 싸이클을 교정하기 위한 지연 고정 루프를 제어함에 있어서,
    상기 외부 클럭을 이용하여 상기 외부 클럭과 동위상의 관계에 있는 상기 제1 클럭을 생성하는 단계;
    상기 외부 클럭을 이용하여 상기 외부 클럭과 역위상의 관계에 있는 상기 제2 클럭을 생성하는 단계;
    상기 외부 클럭 주기의 대략 절반 이내의 지연 시간 동안 상기 복수의 클럭 중 어느 하나가 상기 외부 클럭과 정렬될 수 있도록 상기 외부 클럭과 상기 지연 고정 루프로부터 출력되는 피드백 클럭의 위상을 비교하여 상기 복수의 클럭에 각각 대응되는 제1 및 제2 클럭 중 어느 것을 지연시킬지를 결정하기 위하여 클럭 선택 신호를 출력하는 단계; 및
    상기 클럭 선택 신호에 제어되어 상기 제1 및 제2 클럭 중 어느 하나를 선택 하는 단계
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  32. 제31항에 있어서, 상기 제1 클럭을 생성하는 단계는,
    상기 외부 클럭을 비반전단자에, 외부 클럭 바아 - 상기 외부 클럭 바아는 상기 외부 클럭의 상보적 위상을 가짐 - 를 반전단자에 입력받는 단계인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  33. 제32항에 있어서, 상기 제2 클럭을 생성하는 단계는,
    상기 외부 클럭 바아를 비반전단자에, 상기 외부 클럭을 반전단자에 입력받는 단계인 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  34. 제31항에 있어서, 상기 클럭 선택 신호를 출력하는 단계는,
    상기 피드백 클럭을 소정 시간 지연시켜 지연 피드백 클럭을 출력하는 단계;
    상기 피드백 클럭과 상기 외부 클럭을 비교하는 단계; 및
    상기 지연 피드백 클럭과 상기 외부 클럭을 비교하는 단계
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  35. 제31항에 있어서,
    상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 검출 신호를 출력하는 단계; 및
    상기 위상 검출 신호를 이용하여 상기 제1 혹은 제2 클럭을 지연시켜 출력하는 단계
    를 더 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  36. 제35항에 있어서, 상기 제1 혹은 제2 지연 클럭을 지연시켜 출력하는 단계는,
    상기 위상 검출 신호에 따라 제1 지연 라인에 입력되는 상기 제1 혹은 제2 클럭을 소정 시간 지연시켜 제1 혹은 제2 지연 클럭을 출력하는 단계; 및
    상기 위상 검출 신호에 따라 상기 제1 혹은 제2 지연 클럭의 지연량만큼 상기 제1 혹은 제2 지연 클럭을 지연시켜 출력하는 단계
    을 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방 법.
  37. 제35항에 있어서,
    상기 제1 지연 클럭을 병렬로 입력받아 서로 다른 시간차를 가진 복수의 미세 지연 클럭을 출력하는 단계; 및
    상기 위상 검출 신호에 따라 가중치를 결정하고, 결정된 상기 가중치를 이용하여 상기 복수의 미세 지연 클럭의 위상을 혼합하는 단계
    를 더 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  38. 제37항에 있어서, 상기 복수의 미세 지연 클럭을 출력하는 단계는,
    상기 제1 지연 클럭을 입력받아 기수개의 활성화된 단위 지연 셀을 통과시켜 출력하는 단계; 및
    상기 제1 지연 클럭을 입력받아 상기 기수개의 단위 지연 셀보다 하나 많거나 적은 우수개의 활성화된 단위 지연 셀을 통과시켜 출력하는 단계
    를 포함하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
  39. 제37항에 있어서, 상기 위상을 혼합하는 단계는,
    상기 제1 미세 지연 클럭에 1에서 상기 가중치를 뺀 값을 승산한 결과와, 상기 제2 미세 지연 클럭에 상기 가중치를 승산한 결과를 가산하여 출력하는 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프의 제어 방법.
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