KR100794999B1 - Ｄｌｌ 장치 - Google Patents

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Abstract

본 발명은 외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 이븐과 오드로 구분된 제 1 다중 위상신호를 출력하는 제 1 지연부, 제 1 코드 및 선택 제어신호에 따라 상기 이븐과 오드로 구분된 제 1 다중 위상신호 중 각각 하나를 선택하여 출력하기 위한 다중화부, 상기 다중화부의 출력을 제 2 코드에 따라 혼합하여 출력하는 혼합부, 외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 제 2 다중 위상신호를 출력하고 상기 제 2 다중 위상신호의 천이 타이밍을 감지하여 상기 제 1 코드를 생성하는 제 1 코드 발생부, 및 상기 제 1 코드 및 상기 제 2 다중 위상신호를 이용하여 상기 선택 제어신호 및 상기 제 1 코드에 따른 위상 오차를 보상하기 위한 상기 제 2 코드를 생성하는 제 2 코드 발생부를 포함한다.
디지털, 코드, 다중 위상신호

Description

ＤＬＬ 장치{Delay Locked Loop Apparatus}
도 1은 본 발명에 따른 DLL 장치의 구성을 나타낸 블록도,
도 2는 도 1의 제 1 범위 체배부의 구성을 나타낸 회로도,
도 3은 도 1의 제 1 지연부의 구성을 나타낸 회로도,
도 4는 도 1의 다중화부의 구성을 나타낸 블록도
도 5는 도 1의 혼합부의 구성을 나타낸 회로도,
도 6은 도 1의 제 1 코드 발생부의 구성을 나타낸 회로도,
도 7은 도 1의 제 2 코드 발생부의 구성을 나타낸 블록도,
도 8은 도 7의 코드 검출부의 구성을 나타낸 블록도,
도 9는 도 7의 딜레이 라인의 구성을 나타낸 회로도,
도 10은 도 1의 제어부의 구성을 나타낸 회로도,
도 11은 본 발명에 따른 DLL 장치의 동작 타이밍도,
도 12는 도 1의 제 2 범위 체배부의 동작을 설명하기 위한 타이밍도,
도 13은 도 1의 제 1 코드 발생부의 동작 타이밍도,
도 14a 및 도 14b는 도 1의 제 2 코드 발생부의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 입력 버퍼 20: 제 1 범위 체배부
30: 제 1 지연부 40: 다중화부(MUX)
50: 혼합부 60: 출력 버퍼
70: 제 2 지연부 80: 제 2 범위 체배부
90: 제 1 코드 발생부 91: 지연라인
92: 디지타이저 93: 스위칭 검출부
100: 제 2 코드 발생부 110: 제 1 다중화기
120: 제 2 다중화기 130: 코드 검출부
131, 133, 135, 137, 139: 위상 검출기
132, 134, 136, 138: 제 1 내지 제 4 지연라인
140: 디코더 200: 제어부
210: 주파수 디바이더
본 발명은 디지털 방식의 지연 고정 루프 장치(이하, DLL)에 관한 것이다.
일반적으로 DLL은 아날로그 DLL과 디지털 DLL로 구분할 수 있다.
종래의 아날로그 DLL은 아날로그 회로블록에 의해 큰 면적을 차지하고 전력소모가 큰 문제가 있다.
이에 반하여, 종래의 디지털 DLL은 아날로그 DLL에 비해 면적을 감소시킬 수 있으나 또 다른 문제점들을 내포하고 있다.
즉, 종래의 디지털 DLL은 클로즈드 루프(Closed Loop) 방식과 오픈 루프(Open Loop) 방식으로 구분할 있는데, 클로즈드 루프 방식은 최종 출력값이 목표값과 일치하는지 여부를 연속적인 피드백과정을 통해 알아내는 방식으로 록킹 타임이 매우 긴 단점이 있다. 또한 종래의 오픈 루프 방식은 피드백 과정이 없어 록킹 타임을 짧게 할 수 있으나 상당량의 지터(Jitter) 성분이 포함되어 록킹 동작의 정확도가 떨어지고, 고주파 대역에서 동작시 전력소모가 큰 문제가 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 면적을 크게 차지하지 않고 고주파 대역에서 동작시에도 전력소모가 크지 않으며 지터 성분을 감소시켜 신속하고 정확한 동작이 가능하도록 한 DLL 장치를 제공함에 그 목적이 있다.
본 발명에 따른 DLL 장치는 외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 이븐과 오드로 구분된 제 1 다중 위상신호를 출력하는 제 1 지연부; 제 1 코드 및 선택 제어신호에 따라 상기 이븐과 오드로 구분된 제 1 다중 위상신호 중 각각 하나를 선택하여 출력하기 위한 다중화부; 상기 다중화부의 출력을 제 2 코드에 따라 혼합하여 출력하는 혼합부; 외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 제 2 다중 위상신호를 출력하고 상기 제 2 다중 위상신호의 천이 타이밍을 감지하여 상기 제 1 코드를 생성하는 제 1 코드 발생부; 및 상기 제 1 코드 및 상기 제 2 다중 위상신호를 이용하여 상기 선택 제어신호 및 상기 제 1 코드에 따 른 위상 오차를 보상하기 위한 상기 제 2 코드를 생성하는 제 2 코드 발생부를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 DLL 장치의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 DLL 장치의 구성을 나타낸 블록도, 도 2는 도 1의 제 1 범위 체배부의 구성을 나타낸 회로도, 도 3은 도 1의 제 1 지연부의 구성을 나타낸 회로도, 도 4는 도 1의 다중화부의 구성을 나타낸 블록도, 도 5는 도 1의 혼합부의 구성을 나타낸 회로도, 도 6은 도 1의 제 1 코드 발생부의 구성을 나타낸 회로도, 도 7은 도 1의 제 2 코드 발생부의 구성을 나타낸 블록도, 도 8은 도 7의 코드 검출부의 구성을 나타낸 블록도, 도 9는 도 7의 딜레이 라인의 구성을 나타낸 회로도, 도 10은 도 1의 제어부의 구성을 나타낸 회로도, 도 11은 본 발명에 따른 DLL 장치의 동작 타이밍도, 도 12는 도 1의 제 2 범위 체배부의 동작을 설명하기 위한 타이밍도, 도 13은 도 1의 제 1 코드 발생부의 동작 타이밍도, 도 14a 및 도 14b는 도 1의 제 2 코드 발생부의 동작 타이밍도이다.
먼저, 본 발명에서 코드 및 다중 위상신호 등의 비트수가 정해진 것은 아니고 회로설계에 따라 다르게 적용될 수 있다. 이하, 기술되는 본 발명의 실시예에서는 설명의 편의를 위해 16비트를 적용하여 회로를 구성한 경우의 실시예를 설명한 것이다.
본 발명에 따른 DLL 장치는 도 1에 도시된 바와 같이, 상기 외부 입력신호(이하, CLK)를 입력받는 입력 버퍼(10), 입력 버퍼(10)의 출력(이하, In_CLK)을 범 위 제어신호(이하, WR)에 따라 소정 시간 지연시켜 출력하는 제 1 범위 체배부(20), 상기 제 1 범위 체배부(20)의 출력을 소정 시간 단위로 단계적으로 지연시켜 이븐 제 1 다중 위상신호(이하, d_even<1:16>) 및 오드 제 1 다중 위상신호(이하, d_odd<1:16>)를 출력하는 제 1 지연부(30), 제 1 코드(이하, S<1:16>) 및 선택 제어신호(이하, CS)에 따라 상기 d_even<1:16>과 d_odd<1:16> 중 각각 하나를 선택하여 출력하는 다중화부(MUX)(40), 상기 다중화부(40)의 출력을 제 2 코드(이하, FD<1:16>)에 따라 혼합하여 DLL_CLK를 출력하는 혼합부(50), 상기 혼합부(50)의 출력에 따라 데이터를 DLL 장치 외부로 출력하기 위한 출력 버퍼(60), 상기 In_CLK를 소정시간 지연시키는 제 2 지연부(70), 상기 제 2 지연부(70)의 출력을 상기 WR에 따라 소정 시간 지연시켜 출력하는 제 2 범위 체배부(80), 상기 제 2 범위 체배부(80)의 출력을 소정 시간단위로 단계적으로 지연시킨 제 2 다중 위상신호(이하, PVT_d<1:16>)와 상기 PVT_d<1:16>의 천이 타이밍을 감지하여 상기 S<1:16>를 생성하는 제 1 코드 발생부(90), 상기 S<1:16> 및 상기 PVT_d<1:16>를 이용하여 상기 CS 및 상기 S<1:16>에 따른 위상 오차를 보상하기 위한 상기 FD<1:16>를 생성하는 제 2 코드 발생부(100), 및 상기 In_CLK와 상기 S<1:16>에 따라 상기 WR을 생성하는 제어부(200)를 포함한다.
상기 제 1 범위 체배부(20)는 도 2에 도시된 바와 같이, 상기 In_CLK와 상기 WR를 입력받는 제 1 낸드 게이트(ND11), 상기 In_CLK와 반전된 WR를 입력받는 제 2 낸드 게이트(ND12), 상기 제 2 낸드 게이트(ND12)의 출력을 입력받는 지연소자(21), 및 상기 제 1 낸드 게이트(ND11)의 출력과 상기 지연소자(21)의 출력을 입 력받아 WR_CLK를 출력하는 제 3 낸드 게이트(ND13)를 포함한다.
상기 제 1 지연부(30)는 도 3에 도시된 바와 같이, 시리즈(Series)로 연결되어 상기 WR_CLK를 입력받는 복수개의 제 1 인버터, 및 상기 복수개의 제 1 인버터의 출력단과 연결된 복수개의 제 2 인버터를 포함한다. 상기 복수개의 제 1 인버터 중에서 그 순번이 이븐에 해당하는 제 1 인버터와 연결된 제 2 인버터에서 상기 d_even<1:16>이 출력되고, 상기 제 1 인버터 중에서 그 순번이 오드에 해당하는 제 1 인버터와 연결된 제 2 인버터에서 상기 d_odd<1:16>이 출력된다.
상기 다중화부(40)는 도 4에 도시된 바와 같이, 상기 d_even<1:16>을 입력받고 상기 S<1:16>에 따라 그 중 하나(F_CM)를 선택하여 출력하는 제 1 다중화기(41), 및 상기 d_odd<1:16>를 입력받고 상기 S<1:16> 및 상기 CS에 따라 그 중 하나(S_CM)를 선택하여 출력하는 제 2 다중화기(42)를 포함한다. 상기 CS에 따라 상기 S_CM은 상기 F_CM의 바로 전 또는 바로 후에 해당하는 신호가 선택된다.
상기 혼합부(50)는 도 5에 도시된 바와 같이, 게이트에 공통적으로 상기 다중화부(40)의 제 1 출력 즉, 제 1 다중화기(41)의 출력인 F_CM을 입력받고 각각의 소오스가 전원단과 접지단에 연결된 트랜지스터 쌍이 상기 FD<1:16>의 비트수 만큼 구비된 제 1 트랜지스터 그룹(Ta1/Tb1 ~ Ta16/Tb16), 상기 제 1 트랜지스터 그룹(Ta1/Tb1 ~ Ta16/Tb16)의 각 트랜지스터 쌍의 드레인과 드레인 사이에 연결되고 서로의 출력단이 공통연결된 패스 게이트 쌍들로 이루어진 제 1 스위칭 소자 그룹(PGa1/PGb1 ~ PGa16/PGb16), 게이트에 공통적으로 상기 다중화부(40)의 제 2 출력 즉, 제 2 다중화기(42)의 출력인 S_CM을 입력받고 각각의 소오스가 전원단과 접 지단에 연결된 트랜지스터 쌍이 상기 FD<1:16>의 비트수만큼 구비된 제 2 트랜지스터 그룹(Tc1/Td1 ~ Tc16/Td16), 상기 제 2 트랜지스터 그룹(Tc1/Td1 ~ Tc16/Td16)의 각 트랜지스터 쌍의 드레인과 드레인 사이에 연결되고 서로의 출력단이 공통연결된 패스 게이트 쌍들로 이루어진 제 2 스위칭 소자 그룹(PGc1/PGd1 ~ PGc16/PGd16), 및 상기 제 1 스위칭 소자 그룹(PGa1/PGb1 ~ PGa16/PGb16)의 출력단과 상기 제 2 스위칭 소자 그룹(PGc1/PGd1 ~ PGc16/PGd16)의 출력단에 공통 연결된 인버터(IV21)를 포함한다. 상기 제 1 스위칭 소자 그룹(PGa1/PGb1 ~ PGa16/PGb16)과 제 2 스위칭 소자 그룹(PGc1/PGd1 ~ PGc16/PGd16)의 제어단에는 서로 반대 위상의 FD<1:16>가 입력된다. 이때 혼합부(50)는 PVT(Process/Voltage/Temperature) 변동에 따른 해상도 변화가 적도록 스위칭 소자로 패스 게이트를 적용하였고 그에 따라 선형성이 향상되어 지터(Jitter) 특성을 개선되도록 하였다.
상기 출력 버퍼(60)는 상기 혼합부(50)의 출력에 따라 데이터를 입력받아 출력하는 플립플롭과 상기 플립플롭의 출력을 드라이빙하는 드라이버로 구성된다.
상기 제 2 지연부(70)는 상기 입력 버퍼(10)의 신호 처리 지연시간(t1)과 다중화부(40), 혼합부(50) 및 출력 버퍼(60)의 신호처리 지연시간(t2)을 합산한 것과 동일한 지연시간이 모델링된 리플리카(Replica) 딜레이로 구성된다.
상기 제 2 범위 체배부(80)는 입력신호만 다를 뿐, 상기 제 1 범위 체배부(20)와 동일하게 구성된다.
상기 제 1 코드 발생부(90)는 도 6에 도시된 바와 같이, 상기 제 2 범위 체배부(80)의 출력인 WR_CLK를 소정시간 단위로 지연시켜 상기 PVT_d<1:16>를 출력하 는 지연라인(91), 상기 PVT_d<1:16>와 상기 In_CLK의 타이밍 오차를 보상하여 디지털 신호로 변환하는 디지타이저(Digitizer)(92), 및 상기 디지타이저(92) 출력신호의 천이를 검출하여 상기 S<1:16>을 출력하는 스위칭 검출부(93)를 포함한다. 상기 지연라인(91)은 시리즈(Series)로 연결된 복수개의 버퍼, 및 상기 복수개의 버퍼의 출력단과 연결된 복수개의 인버터를 포함한다. 상기 버퍼의 출력단과 연결된 복수개의 인버터의 출력은 상기 제 1 지연부(30)의 d_even<1:16>에 대응되는데, 그 이유는 상기 지연라인(91)의 버퍼의 지연시간이 상기 제 1 지연부(30)의 인버터 2개의 지연시간과 동일하게 설계되었기 때문이다. 상기 디지타이저(92)는 상기 In_CLK를 소정 시간 지연시키는 복수개의 더미 딜레이(Dummy Delay), 상기 복수개의 더미 딜레이의 출력에 따라 상기 PVT_d<1:16>를 출력하는 복수개의 플립플롭으로 이루어진다. 상기 스위칭 검출부(93)는 Exclusive-OR 로직의 일부 즉, 상기 디지타이저(92)의 출력이 논리값 0에서 논리값 1로 천이되는 타이밍을 검출하는 로직으로, 이웃하는 두 플립플롭의 출력 중에서 앞선 플립플롭의 출력을 반전시켜 입력받아 상기 S<1:16>을 출력하는 복수개의 앤드 게이트로 이루어진다.
상기 제 2 코드 발생부(100)는 도 7에 도시된 바와 같이, 상기 PVT_d<1:16>를 입력받아 상기 S<1:16>에 따라 그 중 하나를 선택하는 제 1 다중화기(110), 상기 In_CLK를 입력받아 소정시간 지연시켜 출력하는 제 2 다중화기(120), 상기 제 1 다중화기(110)의 출력(In_m)과 제 2 다중화기(120)의 출력(In_md)의 위상차에 따라 상기 CS 및 프리 제 2 코드(이하, F<1:4>)를 생성하는 코드 검출부(130), 및 상기 CS에 따라 F<1:4>를 디코딩하여 상기 FD<1:16>을 생성하는 디코더(140)를 포함한 다. 상기 제 2 다중화기(120)는 실제 다중화 동작은 수행하지 않고 상기 제 1 다중화기(110)의 신호 처리 지연시간과 동일한 지연시간이 모델링된 더미(Dummy) 소자이다.
상기 코드 검출부(130)는 도 8에 도시된 바와 같이, 상기 제 1 및 제 2 다중화기(110, 120)의 출력(In_m, In_md) 또는 전단에 위치한 지연라인의 출력을 자신에게 입력된 상기 F<1:4>에 따라 정해진 시간만큼 지연시키는 제 1 내지 제 4 지연라인(132, 134, 136, 138), 상기 제 1 내지 제 4 지연라인(132, 134, 136, 138) 각각에 입력되는 두 신호 또는 최종 지연라인에서 출력되는 두 신호의 위상차를 검출하여 상기 CS 및 F<1:4>를 출력하는 제 1 내지 제 5 위상 검출기(PD1 ~ PD5)(131, 133, 135, 137, 139)를 포함한다. 상기 제 1 위상 검출기(131)에서 CS가 출력되고 상기 제 2 내지 제 5 위상 검출기(133, 135, 137, 139)에서 F<1:4>가 출력된다. 상기 제 1 내지 제 4 지연라인(132, 134, 136, 138)의 지연시간은 순차적으로 1/2씩 감소하게 설정된다. 예를 들어, 0.25τ, 0.125τ, 0.0625τ, 0.03125τ가 될 수 있다.
상기 제 1 지연라인(132)은 도 9에 도시된 바와 같이, 제 1 위상 검출기(131)의 출력(CS) 및 반전된 출력(CSb)에 따라 상기 제 2 다중화기(120)의 출력(In_md) 또는 제 1 다중화기(110)의 출력(In_m)을 통과시키는 제 1 패스 게이트 쌍(PG31, PG32), 상기 제 1 패스 게이트 쌍(PG31, PG32)의 출력을 입력받는 제 1 버퍼(B1), 상기 제 1 위상 검출기(131)의 출력(CS) 및 반전된 출력(CSb)에 따라 상기 제 2 다중화기(120)의 출력(In_md) 또는 제 1 다중화기(110)의 출력(In_m)을 통 과시키는 제 2 패스 게이트 쌍(PG33, PG34), 상기 제 2 패스 게이트 쌍(PG33, PG34)의 출력을 입력받는 제 2 버퍼(B2), 상기 제 1 위상 검출기(131)의 출력(CS) 및 반전된 출력(CSb)에 따라 상기 제 1 버퍼(B1) 또는 제 2 버퍼(B2)의 출력을 통과시키는 제 3 패스 게이트 쌍(PG35, PG36), 및 상기 제 1 위상 검출기(131)의 출력(CS) 및 반전된 출력(CSb)에 따라 상기 제 1 버퍼(B1) 또는 제 2 버퍼(B2)의 출력을 통과시키는 제 4 패스 게이트 쌍(PG37, PG38)을 포함한다. 상기 제 2 버퍼(B2)의 지연시간(1+K)이 상기 제 1 버퍼(B1)의 지연시간(1)에 비해 길게 설정된다.
상기 디코더(140)는 상기 CS 레벨에 따라 F<1:4>를 원래의 값 또는 반전된 값으로 인식하여 디코딩한다. 예를 들어, CS가 하이이면 F<1:4>를 반전시켜 디코딩한다.
상기 제어부(200)는 도 10에 도시된 바와 같이, 상기 In_CLK를 입력받는 주파수 디바이더(210), 상기 S<1:16>를 입력받는 노아 게이트(NR41), 상기 노아 게이트(NR41)의 출력(SC) 및 제 1 인버터(IV41)에 의해 반전된 출력(SCb)에 따라 상기 주파수 디바이더(210)의 출력을 통과시키는 패스 게이트(PG41), 상기 패스 게이트(PG41)의 출력을 입력받는 제 2 및 제 3 인버터(IV42, IV43)로 이루어진 래치, 및 상기 제 2 인버터(IV42)의 출력을 입력받는 제 4 인버터(IV44)를 포함한다. 상기 상기 제 3 인버터(IV43)는 상기 노아 게이트(NR41)의 출력(SC)이 소정 레벨 예를 들어, 하이를 유지하는 동안 온 된다. 이때 주파수 디바이더(210)는 In_CLK의 주파수를 1/4로 줄인다. 그 이유는 상기 S<1:16>이 하이를 가지게 되는 시간이 In_CLK의 1주기에서 2주기 사이이므로 고주파와 저주파를 판단하기 위한 마진을 확보하기 위해서이다.
이와 같이 구성된 본 발명에 따른 DLL 장치의 동작을 설명하면 다음과 같다.
도 11에 도시된 바와 같이, CLK가 입력 버퍼(10)를 통해 상기 t1 만큼 지연되어 In_CLK가 출력된다.
상기 In_CLK는 제 2 지연부(70)를 통해 입력 t1 + t2 만큼 지연되고 제 2 범위 체배부(80)를 거쳐 WR_CLK가 출력된다.
한편, 도 10에 도시된 제어부(200)는 In_CLK의 주파수에 따라 WR을 출력한다. 즉, S<1:16>이 모두 로우일 때 주파수 디바이더(210)의 출력 레벨이 WR로 출력되고 상기 S<1:16> 중에서 하나라도 하이가 되면 상기 WR 레벨이 래치된다. 이때 WR이 하이 이면 In_CLK를 고주파로 판단하고, WR이 로우 이면 In_CLK를 저주파로 판단하는 것이다. 따라서 제 1 범위 체배부(20) 및 제 2 범위 체배부(80)는 상기 WR이 하이일 경우 In_CLK를 별도의 지연소자를 경유시키지 않고 WR_CLK로 출력하고, 상기 WR이 로우일 경우 In_CLK를 딜레이(21)를 통해 T 시간동안 지연시켜 WR_CLK로 출력한다. 그 이유는 도 12에 도시된 바와 같이 1GHz가 고주파이고 500MHz가 저주파인 것으로 가정하였을 때, 상기 In_CLK가 500MHz라면 한 주기내의 신호들의 천이를 다 감지하지 못하는 경우가 발생할 수 있다. 따라서 이 경우 범위 체배 동작을 통해 상기 500MHz의 In_CLK를 T 시간 만큼 지연시킨 WR_CLK를 이용하여 한 주기 이상의 범위를 감지할 수 있도록 하기 위함이다. 또한 상기 T 시간 조절을 통해 상기 WR_CLK가 M 만큼의 마진구간을 갖도록 하여 상기 제 1 코드 발생 부(90)에서 출력된 S<1:16>이 고주파/저주파 판단 경계지점에 있더라도 상기 WR이 하이, 로우를 번갈아가며 바뀌지 않고 고정되도록 하였다. 즉, 도 10의 제어부(200)가 상기 S<1:16> 중 하나가 로우와 하이를 번갈아가며 변함에 따라 WR이 일시적으로 변하더라도 도 2의 딜레이(21)를 통해 상기 M 만큼의 마진을 갖는 WR_CLK가 출력되고 그에 따라 상기 S<1:16> 중 하나가 소정 레벨로 고정되므로 상기 WR이 로우 또는 하이로 고정되는 것이다.
이때 제 1 범위 체배부(20)와 제 2 범위 체배부(80)의 신호 처리 지연시간은 동일하다. 즉, 제 1 범위 체배부(20)와 제 2 범위 체배부(80)는 동일하게 낸드 게이트(ND11 + ND13) 만큼의 신호처리 지연시간을 갖는다.
상기 WR_CLK가 제 1 코드 발생부(90)의 지연라인(91)을 경유하여 지연된 PVT_d<1:16>가 출력되며, 그 중에서 로우 에서 하이로 천이된 PVT_d<i>가 도 11에 도시되어 있다.
이때 제 1 코드 발생부(90)는 도 13에 도시된 바와 같이, 디지타이저(92)가 CLK이 입력되고 소정 시간 후 CLK의 변동을 검출하고(실제로는 WR_CLK의 변동을 In_CLK에 맞도록 검출), 스위칭 검출부(93)가 다시 소정 시간 지연 후 상기 디지타이저(92)의 출력의 스위칭을 검출하여 S<1:16>을 출력한다. 즉, 본 발명은 CLK의 두 주기 이내에 상기 S<1:16>을 생성하여 록킹 동작을 완료할 수 있다.
상기 제 2 코드 발생부(100)는 상기 S<1:16>에 따라 상기 PVT_d<1:16> 중에서 천이가 발생된 하나(In_m)를 선택하고 상기 In_CLK를 제 2 다중화기(120)를 통과시킨 In_md와의 위상차를 검출하여 CS 및 F<1:4>를 생성한다. 이를 설명하면 다 음과 같다.
먼저, In_m의 위상이 In_md에 비해 빠른 경우, 도 14a에 도시된 바와 같이, 도 8의 제 1 위상 검출기(131)의 출력인 CS가 하이가 되고 그에 따라 제 1 지연라인(132)이 상기 In_m을 0.25τ만큼 지연시킨다. 상기 In_m을 0.25τ만큼 지연시켜도 상기 In_m이 상기 In_md에 비해 빠르므로 제 2 위상 검출기(133)가 F<1>을 하이로 출력하고 그에 따라 제 2 지연라인(134)이 상기 In_m을 0.125τ만큼 지연시킨다. 상기 In_m을 0.125τ만큼 지연시킨 결과 상기 In_md가 빠르므로 제 3 위상 검출기(135)가 F<2>를 로우로 출력하고 그에 따라 제 3 지연라인(136)이 상기 In_md를 0.0625τ만큼 지연시킨다. 이와 같은 방식으로 CS 및 F<1:4>를 생성한다.
한편, In_m의 위상이 In_md에 비해 느린 경우, 도 14b에 도시된 바와 같이, 도 8의 제 1 위상 검출기(131)의 출력인 CS가 로우가 되고 그에 따라 제 1 지연라인(132)이 상기 In_md를 0.25τ만큼 지연시킨다. 상기 In_md를 0.25τ만큼 지연시켜도 상기 In_md가 상기 In_m에 비해 빠르므로 제 2 위상 검출기(133)가 F<1>을 하이로 출력하고 그에 따라 제 2 지연라인(134)이 상기 In_md를 0.125τ만큼 지연시킨다. 상기 In_md를 0.125τ만큼 지연시킨 결과 상기 In_m이 빠르므로 제 3 위상 검출기(135)가 F<2>를 로우로 출력하고 그에 따라 제 3 지연라인(136)이 상기 In_m을 0.0625τ만큼 지연시킨다. 이와 같은 방식으로 CS 및 F<1:4>를 생성한다.
한편, 상기 In_CLK가 상기 제 1 지연부(30)를 경유하여 지연된 d_even<1:16> 및 d_odd<1:16>이 출력된다. 상기 다중화부(40)에서 상기 S<1:16> 및 CS에 따라 d_even<1:16> 및 d_odd<1:16> 중에서 각각 하나씩(F_CM, S_CM)이 선택된다. 예를 들어, F_CM이 d_even<10>이고 상기 CS가 하이라면 S_CM은 상기 d_even<10>에 비해 지연된 d_odd<11>이 선택된다. 상기 F_CM이 d_even<10>이고 상기 CS가 로우라면 S_CM은 상기 d_even<10>에 비해 앞선 d_odd<10>이 선택된다.
이때 CS가 하이라는 것은 다중화부(40)를 통해 선택된 d_even<10>이 CLK에 비해 빠르다는 것을 의미한다. 따라서 d_even<10>의 다음 지연 타이밍에 해당하는 d_odd<11>을 선택하고 두 신호를 혼합부(50)를 통해 혼합하여 CLK와 d_even<10>의 위상차를 줄일 수 있도록 한 것으로 이 과정은 입력 주파수가 높아질수록 더욱 정밀한 록킹이 가능하게 한다. 즉, 제 1 코드인 S<1:16>에 따라 다중화부(40)를 통해 선택된 d_even<10>은 DLL_CLK와 그 위상이 거의 일치하며 미세한 차이가 존재한다. 그러나 그 차이는 주파수가 높아질수록 커질 수 있으며, 록킹의 정확도를 저하시킬 수 있다. 따라서 제 2 코드인 FD<1:16>에 따라 d_even<10>과 CLK의 미세한 위상차를 추가적으로 조정할 수 있도록 한 것이다.
이어서 혼합부(50)에서 상기 F_CM과 S_CM이 FD<1:16>에 따라 혼합되어 도 11과 같이 DLL_CLK가 출력된다. 이때 상술한 바와 같이, DLL_CLK는 상기 d_even<1:16>과 그 위상이 거의 일치하고, d_even<1:16>은 상기 PVT_d<1:16>과 제 2 지연부(70)의 지연시간인 t1 +t2 만큼의 위상차가 존재한다. 따라서 도 11에 도시된 바와 같이, DLL_CLK는 PVT_d<i>에 비해 t1 +t2 만큼 앞서있다.
그리고 출력 버퍼(60)는 입력된 Data를 상기 DLL_CLK에 따라 외부로 출력한다. 이때 최종 데이터 출력(Data_out)은 상기 DLL_CLK에 따라 이루어지고 출력 버퍼(60) 자체의 신호처리 지연시간(t2) 만큼 지연되어, 결국 CLK와 위상이 일치됨을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 DLL 장치는 디지털 방식의 오픈 루프 구조를 적용하여 면적 및 전력소모를 줄이고 신속한 동작이 가능하며, 기본적인 동작 이외에 위상차 미세 조정이 가능하도록 하므로 고주파 대역에서 동작할 때에도 지터 성분이 최소화되어 정확도를 극대화할 수 있는 효과가 있다.

Claims (30)

  1. 외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 이븐과 오드로 구분된 제 1 다중 위상신호를 출력하는 제 1 지연부;
    상기 이븐 제 1 다중 위상신호를 입력받고 제 1 코드에 따라 상기 이븐 제 1 다중 위상신호 중 하나를 선택하여 출력하는 제 1 다중화기;
    상기 오드 제 1 다중 위상신호를 입력받고 상기 제 1 코드 및 선택 제어신호에 따라 상기 오드 제 1 다중 위상신호 중 하나를 선택하여 출력하는 제 2 다중화기;
    상기 제 1 다중화기 및 상기 제 2 다중화기의 출력을 제 2 코드에 따라 혼합하여 출력하는 혼합부;
    외부 입력신호를 소정 시간단위로 단계적으로 지연시켜 제 2 다중 위상신호를 출력하고 상기 제 2 다중 위상신호의 천이 타이밍을 감지하여 상기 제 1 코드를 생성하는 제 1 코드 발생부; 및
    상기 제 1 코드 및 상기 제 2 다중 위상신호를 이용하여 상기 선택 제어신호 및 상기 제 1 코드에 따른 위상 오차를 보상하기 위한 상기 제 2 코드를 생성하는 제 2 코드 발생부를 포함하는 DLL 장치.
  2. 제 1 항에 있어서,
    상기 제 1 지연부는
    시리즈(Series)로 연결된 복수개의 제 1 인버터, 및
    상기 복수개의 제 1 인버터의 출력단과 연결된 복수개의 제 2 인버터를 포함하는 것을 특징으로 하는 DLL 장치.
  3. 제 2 항에 있어서,
    상기 복수개의 제 1 인버터 중에서 그 순번이 이븐에 해당하는 제 1 인버터와 연결된 제 2 인버터에서 상기 이븐 제 1 다중 위상신호가 출력되고, 상기 제 1 인버터 중에서 그 순번이 오드에 해당하는 제 1 인버터와 연결된 제 2 인버터에서 상기 오드 제 1 다중 위상신호가 출력되는 것을 특징으로 하는 DLL 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 다중화기에서 출력되는 신호는 상기 제 1 다중화기에서 출력되는 신호의 이전 또는 이후 타이밍에 해당하는 신호인 것을 특징으로 하는 DLL 장치.
  6. 제 1 항에 있어서,
    상기 혼합부는
    게이트에 공통적으로 상기 제 1 다중화기의 출력을 입력받고 각각의 소오스가 전원단과 접지단에 연결된 복수개의 트랜지스터 쌍으로 이루어진 제 1 트랜지스터 그룹,
    상기 제 1 트랜지스터 그룹의 각 트랜지스터 쌍의 드레인과 드레인 사이에 연결되고 서로의 출력단이 공통연결된 스위칭 소자 쌍들로 이루어진 제 1 스위칭 소자 그룹,
    게이트에 공통적으로 상기 제 2 다중화기의 출력을 입력받고 각각의 소오스가 전원단과 접지단에 연결된 복수개의 트랜지스터 쌍으로 이루어진 제 2 트랜지스터 그룹,
    상기 제 2 트랜지스터 그룹의 각 트랜지스터 쌍의 드레인과 드레인 사이에 연결되고 서로의 출력단이 공통연결된 스위칭 소자 쌍들로 이루어진 제 2 스위칭 소자 그룹, 및
    상기 제 1 스위칭 소자 그룹의 출력단과 상기 제 2 스위칭 소자 그룹의 출력단에 공통 연결된 인버터를 포함하는 것을 특징으로 하는 DLL 장치.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 소자 그룹과 제 2 스위칭 소자 그룹의 스위칭 소자는 패스 게이트인 것을 특징으로 하는 DLL 장치.
  8. 제 6 항에 있어서,
    상기 제 1 스위칭 소자 그룹과 상기 제 2 스위칭 소자 그룹에는 서로 반대 위상의 제 2 코드가 입력되는 것을 특징으로 하는 DLL 장치.
  9. 제 1 항에 있어서,
    상기 제 1 코드 발생부는
    복수개의 지연소자로 이루어져 상기 제 2 다중 위상신호를 출력하는 지연라인,
    상기 제 2 다중 위상신호와 상기 외부 입력신호의 타이밍 오차를 보상하여 디지털 신호로 변환하는 디지타이저(Digitizer), 및
    상기 디지타이저 출력신호의 천이를 검출하여 상기 제 1 코드를 출력하는 스위칭 검출부를 포함하는 것을 특징으로 하는 DLL 장치.
  10. 제 9 항에 있어서,
    상기 지연라인은 시리즈(Series)로 연결된 복수개의 버퍼, 및
    상기 복수개의 버퍼의 출력단과 연결된 복수개의 인버터를 포함하는 것을 특징으로 하는 DLL 장치.
  11. 제 9 항에 있어서,
    상기 디지타이저는
    상기 외부 입력신호를 소정 시간 지연시키는 복수개의 지연소자, 및
    상기 복수개의 지연소자의 출력에 따라 상기 제 2 다중 위상신호를 상기 스 위칭 검출부로 출력하는 복수개의 플립플롭으로 이루어짐을 특징으로 하는 DLL 장치.
  12. 제 9 항에 있어서,
    상기 스위칭 검출부는
    상기 디지타이저의 출력 중 이웃하는 두 출력을 각각 입력받아 그 논리값이 0에서 1로 천이되는 타이밍을 검출하는 복수개의 논리소자로 이루어짐을 특징으로 하는 DLL 장치.
  13. 제 1 항에 있어서,
    상기 제 2 코드 발생부는
    상기 제 2 다중 위상신호를 입력받아 상기 제 1 코드에 따라 그 중 하나를 선택하는 제 3 다중화기,
    상기 외부 입력신호를 입력받아 출력하는 제 4 다중화기,
    상기 제 3 다중화기의 출력과 상기 제 4 다중화기의 출력의 위상차에 따라 상기 선택 제어신호 및 프리 제 2 코드를 생성하는 코드 검출부, 및
    상기 프리 제 2 코드를 디코딩하여 상기 제 2 코드를 생성하는 디코더를 포함하는 것을 특징으로 하는 DLL 장치.
  14. 제 13 항에 있어서,
    상기 제 4 다중화기는 별도의 제어신호 없이 상기 제 3 다중화기의 신호처리 지연과 동일한 지연시간만큼 상기 외부 입력신호를 지연시켜 출력하는 더미(Dummy) 소자인 것을 특징으로 하는 DLL 장치.
  15. 제 13 항에 있어서,
    상기 코드 검출부는
    상기 제 3 다중화기의 출력 및 상기 제 4 다중화기의 출력 또는 전단에 위치한 지연라인의 출력을 자신에게 입력된 상기 프리 제 2 코드에 따라 정해진 시간만큼 지연시키는 복수개의 지연라인, 및
    상기 복수개의 지연라인 각각에 입력되는 두 신호 또는 최종 지연라인에서 출력되는 두 신호의 위상차를 검출하여 상기 선택 제어신호 및 프리 제 2 코드를 출력하는 복수개의 위상 검출기를 포함하는 것을 특징으로 하는 DLL 장치.
  16. 제 15 항에 있어서,
    상기 복수개의 지연라인의 지연시간은 서로 다른 것을 특징으로 하는 DLL 장치.
  17. 제 15 항에 있어서,
    상기 복수개의 지연라인의 지연시간은 그 순서에 따라 적은 값을 갖는 것을 특징으로 하는 DLL 장치.
  18. 제 15 항에 있어서,
    상기 지연라인은
    위상 검출기의 출력에 따라 상기 제 3 다중화기의 출력 또는 제 4 다중화기 의 출력을 통과시키는 제 1 스위칭 소자 쌍,
    상기 제 1 스위칭 소자 쌍의 출력을 입력받는 제 1 지연소자,
    상기 위상 검출기의 출력에 따라 상기 제 3 다중화기의 출력 또는 제 4 다중화기의 출력을 통과시키는 제 2 스위칭 소자 쌍,
    상기 제 2 스위칭 소자 쌍의 출력을 입력받는 제 2 지연소자,
    상기 위상 검출기의 출력에 따라 상기 제 1 지연소자 또는 제 2 지연소자의 출력을 통과시키는 제 3 스위칭 소자 쌍, 및
    상기 위상 검출기의 출력에 따라 상기 상기 제 1 지연소자 또는 제 2 지연소자의 출력을 통과시키는 제 4 스위칭 소자 쌍을 포함하는 것을 특징으로 하는 DLL 장치.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 4 스위칭 소자 쌍을 이루는 스위칭 소자는 패스 게이트인 것을 특징으로 하는 DLL 장치.
  20. 제 18 항에 있어서,
    상기 제 1 지연소자와 제 2 지연소자의 지연시간은 서로 다른 것을 특징으로 하는 DLL 장치.
  21. 제 18 항에 있어서,
    상기 제 1 지연소자 및 제 2 지연소자는 버퍼인 것을 특징으로 하는 DLL 장치.
  22. 제 15 항에 있어서,
    상기 복수개의 위상 검출기 중에서 상기 제 3 다중화기의 출력와 상기 제 4 다중화기의 출력을 입력받는 위상 검출기가 상기 선택 제어신호를 출력하는 것을 특징으로 하는 DLL 장치.
  23. 제 1 항에 있어서,
    상기 외부 입력신호를 입력받는 입력 버퍼,
    상기 외부 입력신호를 범위 제어신호에 따라 소정 시간 지연시켜 상기 지연부로 입력시키는 제 1 범위 체배부,
    상기 외부 입력신호를 소정시간 지연시키는 제 2 지연부,
    상기 제 2 지연부의 출력을 범위 제어신호에 따라 소정 시간 지연시켜 상기 제 1 코드 발생부로 입력시키는 제 2 범위 체배부,
    상기 외부 입력신호와 상기 제 1 코드에 따라 상기 범위 제어신호를 생성하 는 제어부, 및
    상기 혼합부의 출력에 따라 데이터를 DLL 장치 외부로 출력하기 위한 출력 버퍼를 더 포함하는 것을 특징으로 하는 DLL 장치.
  24. 제 23 항에 있어서,
    상기 제 1 범위 체배부는
    상기 외부 입력신호와 상기 범위 제어신호를 입력받는 제 1 논리소자,
    상기 외부 입력신호와 반전된 범위 제어신호를 입력받는 제 2 논리소자,
    상기 제 2 논리소자의 출력을 입력받는 지연소자, 및
    상기 제 1 논리소자의 출력과 상기 지연소자의 출력을 입력받는 제 3 논리소자를 포함하여 구성됨을 특징으로 하는 DLL 장치.
  25. 제 24 항에 있어서,
    상기 제 1 내지 제 3 논리소자는 낸드 게이트인 것을 특징으로 하는 DLL 장치.
  26. 제 23 항에 있어서,
    상기 제 2 지연부는 상기 입력 버퍼 및 출력 버퍼의 신호처리 지연시간과 동일한 지연시간이 설정되는 것을 특징으로 하는 DLL 장치.
  27. 제 23 항에 있어서,
    상기 제 2 범위 체배부는
    상기 제 2 지연부의 출력과 상기 범위 제어신호를 입력받는 제 1 논리소자,
    상기 제 2 지연부의 출력와 반전된 범위 제어신호를 입력받는 제 2 논리소자,
    상기 제 2 논리소자의 출력을 입력받는 지연소자, 및
    상기 제 1 논리소자의 출력과 상기 지연소자의 출력을 입력받는 제 3 논리소자를 포함하여 구성됨을 특징으로 하는 DLL 장치.
  28. 제 27 항에 있어서,
    상기 제 1 내지 제 3 논리소자는 낸드 게이트인 것을 특징으로 하는 DLL 장치.
  29. 제 23 항에 있어서,
    상기 제어부는
    상기 외부 입력신호를 입력받는 주파수 디바이더,
    상기 제 1 코드를 입력받는 논리소자,
    상기 논리소자의 출력에 따라 상기 주파수 디바이더의 출력을 통과시키는 스위칭 소자, 및
    상기 스위칭 소자의 출력을 입력받는 래치를 포함하는 것을 특징으로 하는 DLL 장치.
  30. 제 29 항에 있어서,
    상기 래치는 상기 논리소자의 출력이 소정 레벨을 유지하는 동안 래치로 동작하는 것을 특징으로 하는 DLL 장치.
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