KR100673127B1 - 레지스터 제어 지연 동기 루프 회로 - Google Patents

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Abstract

본 발명의 레지스터 제어 지연 동기 루프 회로(Register controlled Delay Locked Loop, 이하 RDLL이라 한다)는 180도 위상 반전 방법을 사용하여 동기 시간(locking time)을 줄일 수 있고, 1 비트의 파인 지연기(fine delay)를 사용하여 동기의 정확성을 높일 수 있고, 90도 위상 시프터(90 degree phase shifter)를 사용하여 외부 클럭 신호보다 높은 주파수의 내부 클럭을 발생시켜 웨이퍼 레벨에서 고주파수로 테스트 할 수 있다.

Description

레지스터 제어 지연 동기 루프 회로{Register Controlled Delay Locked Loop circuit}
도 1 은 종래 기술의 RDLL 회로를 보인 블록도.
도 2 는 도 1의 블록도에서, 지연라인의 상세 회로도.
도 3 은 본 발명에 따른 RDLL 회로를 보인 블록도.
도 4 는 도 3의 블록도에서, 첫 번째 단위 RDLL의 상세 블록도.
도 5 는 도 4의 블록도에서, 파인 지연기의 상세 회로도.
도 6 은 도 3의 블록도에서, 90도 위상 시프터의 상세 블록도.
도 7 은 도 3의 블록도에서, 두 번째 단위 RDLL의 상세 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 40 : 단위 RDLL 20 : 90도 위상 시프터
30 : 덧셈기 11, 21, 41 : 지연라인
12, 42 : 파인 지연기 13, 43 : 위상 반전 멀티플렉서
14, 22 : 위상 검출기 15, 23, 44 : 시프트 레지스터
16 : 180도 위상 검출기 17, 24 : 카운터
DE : 지연기 INV11-INV13, INV21 : 인버터
NC : 엔모스형 캐패시터 PC : 피모스형 캐패시터
TG1, TG2 : 전송 게이트 R : 저항
본 발명은 고속 동작 동기 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 90도 위상 시프터(90°phase shifter)에 의해 외부 클럭 신호보다 높은 주파수의 내부 클럭을 발생시켜 웨이퍼 레벨에서 고주파수로 테스트 할 수 있는 반도체 메모리 장치의 레지스터 제어 지연 동기 루프(Register Controlled Delay Locked Loop, 이하 RDLL이라 한다) 회로에 관한 것이다.
일반적으로 외부 클럭 신호(ECLK)는 CMOS 레벨로 입력되지 않기 때문에 클럭 버퍼(미도시)를 통해 CMOS 레벨로 설정한다.
또한, 외부 클럭 신호(ECLK)를 많은 내부 회로들에 공급하기 위해 구동능력이 큰 클럭 드라이버(미도시)에 의해 구동하여야만 내부 회로들이 정상 동작할 수 있다.
따라서, 구동능력이 큰 클럭 드라이버(미도시)를 거치는 동안 외부 클럭 신호(ECLK)는 지연된다.
이러한 지연시간을 줄이기 위해 지연 동기 루프(Delay Locked Loop; DLL) 회로를 사용하게 된다.
도 1은 종래 기술의 RDLL(Register controlled Delay Locked Loop) 회로를 보인 블록도이다.
이에 도시된 바와 같이, 외부 클럭 신호(ECLK)를 지연시켜 내부 클럭 신호(ICLK)를 출력하는 지연 라인(1)(Delay Line)과, 지연 라인(1)의 지연시간을 조절하여 내부 클럭 신호(ICLK)의 위상을 조절하는 시프트 레지스터(2)와, 지연 라인(1)에 의해 출력되는 내부 클럭 신호(ICLK)와 외부로부터 입력된 외부 클럭 신호(ECLK)의 위상을 검출하여 시프트 레지스터(2)를 제어하는 위상 검출기(3)(phase detecter)를 포함하여 구성된다.
도 2는 도 1의 블록도에서, 지연라인(1)의 상세 회로도이다.
이에 도시된 바와 같이, 지연 라인(1)은 직렬 연결된 단위 지연기(DEL1-DELn)와, 시프트 레지스터(2)의 출력신호(SHL1-SHLn, SHR1-SHRn)를 각각 입력받는 플립플롭(FF1-FFn)과, 하나의 입력단자에 플립플롭(FF1-FFn)의 출력신호(Q1-Qn)가 각각 인가되고, 다른 입력단자에 외부 클럭 신호(ECLK)가 각각 입력되어 단위 지연기(DEL1-DELn)를 선택하기 위한 낸드게이트(ND11-ND1n)를 포함하여 구성된다.
단위 지연기(DELi)는, 하나의 입력단자에 이전 단위 지연기(DEL(i-1))의 출력신호가 인가되고, 다른 입력단자에 낸드게이트(ND1i)의 출력신호가 인가되는 낸드게이트(ND2i)와, 낸드게이트(ND2i)의 출력신호를 반전 지연시키는 인버터(INVi)를 포함하여 구성된다.
여기서, 처음 단의 단위 지연기(DEL1)를 구성하는 낸드게이트(ND21)의 다른 입력단자에는 전원전압(VDD)이 인가된다.
이와 같이 구성된 종래 기술의 RDLL 회로의 동작을 설명하면 다음과 같다.
먼저, 위상 검출기(3)는 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위 상을 검출하여 두 클럭이 동기 되도록 시프트 레지스터(2)를 제어한다.
지연 라인(1)은 시프트 레지스터(2)의 출력신호(SHL1-SHLn, SHR1-SHRn)에 의해 지연율을 조절하여 외부 클럭 신호(ECLK)를 지연시켜 내부 클럭 신호(ICLK)와 동기 시킨다.
이와 같은 종래 기술의 RDLL 회로는 낮은 주파수를 가지는 클럭이 동기(locking) 될 경우 동기 시간이 지연되는 문제점이 발생하였다.
또한, RDLL 회로에서 일반적으로 사용되는 단위 지연기인 낸드 인버터 타입 단위 지연기는 지연 시간이 큰 지연율을 갖기 때문에 동기(locking) 정확도가 낮아지는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 위상 반전 방법을 사용하여 동기 시간을 감소시킬 수 있고, 1 비트의 파인 지연기(fine delay)를 사용하여 동기의 정확성을 향상시킬 수 있는 레지스터 제어 지연 동기 루프 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 레지스터 제어 지연 동기 루프 회로는, 외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 단위 레지스터 제어 지연 동기 루프와, 외부 클럭 신호를 지연시켜 상기 외부 클럭 신호에 대해 일정한 위상 차이를 갖는 클럭 신호를 발생하기 위한 레지스터 값을 출력하는 위상 시프터와, 상기 제1 단위 레지스터 제어 지연 동기 루프의 레지스터 값과 상기 위 상 시프터의 레지스터 값을 더하는 덧셈기와, 상기 덧셈기에 의해 더해진 레지스터 값에 의해 외부 클럭 신호를 지연시켜 상기 제1 내부 클럭 신호보다 상기 일정한 위상 차이로 시프트된 제2 내부 클럭 신호를 출력하는 제2 단위 레지스터 제어 지연 동기 루프를 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 RDLL 회로를 보인 블록도이다.
이에 도시된 바와 같이, 동기 되었을 때의 레지스터 값(REG1<n:1>)을 출력하고, 외부 클럭 신호(ECLK)에 동기되는 내부 클럭 신호(ICLK1)를 발생시키는 단위 RDLL(10)과, 외부 클럭 신호(ECLK)를 90도의 위상차로 쉬프트하는 90도 위상 시프터(20)와, 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2<n-1:0>)을 더하는 덧셈기(30)와, 덧셈기(30)의 출력 레지스터 값(REG3<n-1:0>)에 의해 제어되어 외부 클럭 신호(ECLK)에 90도의 위상차를 갖고 동기되는 내부 클럭 신호(ICLK2)를 발생하는 단위 RDLL(40)을 포함하여 구성된다.
도 4는 도 3의 본 발명의 RDLL 회로의 블록도에서 단위 RDLL(10)의 상세 블록도이다.
이에 도시된 바와 같이, 단위 RDLL(10)은 외부 클럭 신호(ECLK)를 지연시키 는 지연라인(11)과, 지연라인(11)에 의해 지연된 클럭 신호의 정확한 동기(locking)를 위해 1 비트의 지연율을 갖는 파인 지연기(fine delay)(12)와, 파인 지연기(12)의 출력신호의 위상을 반전시켜 동기시키는 위상 반전 멀티플렉서(13)와, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ECLK)의 위상을 검출하는 위상 검출기(14)와, 위상 검출기(14)의 출력신호(UP)에 의해 지연라인(11)의 지연율을 조절하는 시프트 레지스터(15)와, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상을 검출하여 위상 반전 멀티플렉서(13)를 제어하는 반전 위상 검출기(16)와, 위상 검출기(14)의 출력신호(UP)를 카운트하여 레지스터 값(REG1<n:1>)을 출력하는 카운터(17)를 포함하여 구성된다.
지연라인(11)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.
도 5는 도 4의 단위 RDLL(10)의 블록도에서, 파인 지연기(12)의 상세 회로도이다.
이에 도시된 바와 같이, 파인 지연기(12)는 지연라인(11)에 의해 지연된 신호(D1)를 반전시키는 인버터(INV11)와, 인버터(INV11)의 출력신호를 지연시키는 지연기(DE)와, 시프트 레지스터(15)의 제어 출력신호(SEL1) 및 제어 출력신호(SEL1)가 인버터(INV12)에 의해 반전된 신호에 의해 제어되어 인버터(INV11)의 출력신호를 선택적으로 전송하는 전송 게이트(TG1)와, 시프트 레지스터(15)의 제어 출력신호(SEL1) 및 제어 출력신호(SEL1)가 인버터(INV12)에 의해 반전된 신호에 의해 제어되어 지연기(DE)에 의해 지연된 신호를 선택적으로 전송하는 전송게이트(TG2)와, 전송게이트들(TG1, TG2)에 의해 선택적으로 전송된 신호를 반전시켜 출력하는 인버터(INV13)를 포함하여 구성된다.
여기서, 지연기(DE)는 인버터(INV11)의 출력단자와 전송게이트(TG2)의 입력단자 사이에 연결된 저항(R)과, 저항(R)의 하나의 단자와 접지전압(VSS) 사이에 연결된 엔모스형 캐패시터(NC)와, 저항(R1)의 다른 한 단자와 전원전압(VDD) 사이에 연결된 피모스형 캐패시터(PC)로 구성된다.
도 6은 도 3의 본 발명의 RDLL 회로의 블록도에서, 90도 위상 시프터(20)의 상세 블록도이다.
이에 도시된 바와 같이, 90도 위상 시프터(20)는 외부 클럭 신호(ECLK)를 지연시키는 지연라인(21)과, 지연라인(21)의 출력 클럭 신호를 반전시키는 인버터(INV21)와, 외부 클럭 신호(ECLK)와 인버터(INV21)에 의해 반전된 출력 클럭 신호(CLKB)의 위상을 검출하는 위상 검출기(22)와, 위상 검출기(22)의 출력신호(UP)에 의해 제어되어 지연라인(21)의 지연율을 조절하는 시프트 레지스터(23)와, 위상 검출기(22)의 출력신호(UP)를 카운트하여 레지스터 값(REG2<n-1:0>)을 출력하는 카운터(17)를 포함하여 구성된다.
지연라인(21)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.
또한, 지연라인(21)의 단위 지연율은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 지연율을 갖는다.
도 7은 도 3의 본 발명의 RDLL 회로의 블록도에서, 단위 RDLL(40)의 상세 블 록도이다.
이에 도시된 바와 같이, 외부 클럭 신호(ECLK)를 지연시키는 지연라인(41)과, 지연라인(41)에 의해 지연된 클럭 신호의 정확한 동기(locking)를 위해 1 비트의 지연율을 갖는 파인 지연기(fine delay)(42)와, 도 4에 도시된 단위 RDLL(10)의 반전 위상 검출기(16)의 출력신호(INV)에 의해 제어되어, 파인 지연기(42)의 출력신호의 위상을 반전시키는 위상 반전 멀티플렉서(43)와, 도 3에 도시된 덧셈기(30)에서 출력된 레지스터 값(REG3<n-1:0>)에 의해 지연라인(41)의 지연율을 조절하는 시프트 레지스터(44)를 포함하여 구성된다.
지연라인(41)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.
또한, 지연라인(41)의 단위 지연율은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 지연율을 갖는다.
이와 같이 구성된 본 발명의 RDLL 회로의 동작을 설명하면 다음과 같다.
먼저, 단위 RDLL(10)의 동작을 설명하면, 동작 초기에 외부 클럭 신호(ECLK)가 입력되면, 반전 위상 검출기(16)에 의해 위상을 검출하여 반전 시켜야할지 여부를 결정한다. 이때, 시프트 레지스터(15)의 출력 값(SHL1-SHLn, SHR1-SHRn)은 로우 레벨("0")로 초기화되어 있기 때문에 내부 클럭 신호(ICLK1)는 외부 클럭 신호(ECLK)에 비해 지연라인(11)의 단위 지연 시간, 파인 지연기(12)의 지연 시간 및 위상 반전 멀티플렉서(13)의 지연 시간을 더한 만큼 위상 차이가 생기게 되는데, 이러한 위상 차이가 180도를 초과할 경우 내부 클럭 신호(ICLK1)를 반전시켜 출력한다.
이어서, 위상 검출기(14)가 동작하여 지연라인(11)과 파인 지연기(12)의 지연율을 조절하는데, 지연라인(11)의 단위 지연기(미도시)는 파인 지연기(12)의 지연 값의 2배의 지연 값을 가지고 있다.
위상 검출기(14)의 출력신호(UP)가 한번 발생할 때마다 처음에는 파인 지연기(12)가 동작하고, 다음에 발생하는 위상 검출기(14)의 출력신호(UP)에 의해 지연라인(11)의 단위 지연기(미도시)의 지연 시간만큼 외부 클럭 신호(ECLK)를 지연시키게 된다.
이때, 위상 검출기(14)의 출력신호(UP)는 카운터(17)에 입력되어, 카운터(17)를 동작시키게 된다.
이와 같은 동작을 통하여 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)를 동기시키게 되면, 카운터(17)의 출력 레지스터 값(REG1<n:1>)으로 그때의 카운터 값이 저장되고, 카운터 값이 저장된 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2<n-1:0>)이 덧셈기(30)에 의해 더해져서 레지스터 값(REG3<n-1:0>)을 출력하게 된다.
여기서, 덧셈기(30)로부터 출력된 레지스터 값(REG3<n-1:0>)은 내부 클럭 신호(ICLK1)보다 90도 시프트된 내부 클럭 신호(ICLK2)를 발생하기 위한 제어 신호로 사용된다.
한편, 90도 위상 시프터(20)의 지연 라인(21)은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 단위 지연율을 갖는다.
외부 클럭 신호(ECLK)가 지연라인(21)에 의해 지연되고, 인버터(INV21)에 의해 반전되어 위상 검출기(22)에 입력된다.
여기서, 위상 검출기(22)는 한쪽 방향으로만 위상을 비교하는 위상 검출기로써 출력신호(UP)가 발생할 때마다 시프트 레지스터(23)를 시프트시켜 지연라인(21)의 지연율을 증가시킨다.
또한, 위상 검출기(22)의 출력신호(UP)는 카운터(24)의 클럭 신호로써 사용되어 위상 검출기(22)의 출력신호(UP)가 발생할 때마다 카운터(24)의 레지스터 값(REG2<n-1:0>)을 증가시킨다.
이러한 동작에 의해 외부 클럭 신호(ECLK)에 인버터(INV21)에 의해 반전된 클럭 신호(CLKB)가 동기되면 그 반전된 클럭 신호(CLKB)는 외부 클럭 신호(ECLK)에 대해 180도의 위상 차이가 나는 지연 값이 레지스터(REG2<n-1:0>)에 저장된다.
이러한 레지스터 값(REG2<n-1:0>)을 도 4에 도시된 지연라인(11)과 비교하면, 그 지연라인(11)의 단위 지연율은 도 6에 도시된 지연라인(21)의 단이 지연율의 1/2의 값을 가지므로 반전된 클럭 신호(CLKB)는 외부 클럭 신호(ECLK)에 대해 90도의 위상 차이를 갖는 클럭 신호가 된다.
초기에는 지연라인(21)의 하나의 단위 지연기(미도시)에 의한 지연 시간과 인버터(INV21)에 의한 지연 시간만큼 지연된 반전 클럭 신호(CLKB)가 위상 검출기(22)에 입력되고, 시프트 레지스터(23)와 카운터(24)는 하이 레벨("1")의 값을 갖는다.
이어서, 위상 검출기(23)가 외부 클럭 신호(ECLK)와 반전 클럭 신호(CLKB)의 위상을 비교하여 동기 될 때까지 펄스 신호(UP)를 발생시킨다.
이러한 펄스 신호(UP)를 클럭 신호로써 입력받는 카운터(24)는 동기 될 때까지 카운트 동작을 수행하여 출력 레지스터 값(REG2<n-1:0>)에 지연 값이 저장된다.
따라서, 도 3에 도시된 바와 같이, 덧셈기(30)는 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2)<n-1:0>)을 더한 레지스터 값(REG3<n-1:0>)에 의해 도 7에 도시된 시프트 레지스터(44)가 지연라인(41)의 지연율을 결정한다.
여기서, 덧셈기(30)는 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2)<n-1:0>)을 더할 때, REG1<1>과 REG2<0>, REG1<2>과 REG2<1>, ..., REG1<n>과 REG2<n-1>을 더하여 레지스터 값(REG3<n-1:0>)을 설정한다.
이와 같은 덧셈 동작을 수행하는 이유는 도 6에 도시된 90도 위상 시프터(20)의 지연라인(21)의 단위 지연율이 도 4에 도시된 단위 RDLL(10)의 지연라인(11)의 단위 지연율보다 2배 크기 때문에 도 6에 도시된 90도 위상 시프터(20)의 카운터(24)의 출력 레지스터 값(REG2<n-1:0>의 최하위 비트는 도 4에 도시된 단위 RDLL(10)의 카운터(17)의 출력 레지스터 값(REG1<n:1>)의 최하위 비트에 1 비트를 더한 지연 값과 일치하기 때문이다.
이와 같이 구현된 본 발명의 RDLL 회로는 빠른 동기 시간과 정확한 동기를 수행할 수 있고, 90도 위상 시프터(20)에 의해 단위 RDLL(40)에서 발생된 내부 클럭 신호(ICLK2)와 단위 RDLL(10)에서 발생된 내부 클럭 신호(ICLK1)를 이용하여 외부 클럭 신호(ECLK)의 2배의 주파수를 갖는 클럭 신호를 발생시킬 수 있다.
이러한 클럭 신호에 의해 웨이퍼 레벨에서 테스트를 수행할 때 외부로부터 인가할 수 있는 클럭 신호의 주파수보다 높은 주파수에 의해 테스트를 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 RDLL 회로는 180도 위상 검출기를 사용하여 동기 시간을 줄일 수 있고, 파인 지연기를 사용하여 정확한 동기를 수행할 수 있으며, 따라서, 외부 클럭 신호보다 높은 주파수를 갖는 내부 클럭 신호를 발생할 수 있기 때문에 웨이퍼 레벨에서 테스트를 수행할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 단위 레지스터 제어 지연 동기 루프와,
    외부 클럭 신호를 지연시켜 상기 외부 클럭 신호에 대해 일정한 위상 차이를 갖는 클럭 신호를 발생하기 위한 레지스터 값을 출력하는 위상 시프터와,
    상기 제1 단위 레지스터 제어 지연 동기 루프의 레지스터 값과 상기 위상 시프터의 레지스터 값을 더하는 덧셈기와,
    상기 덧셈기에 의해 더해진 레지스터 값에 의해 외부 클럭 신호를 지연시켜 상기 제1 내부 클럭 신호보다 상기 일정한 위상 차이로 시프트된 제2 내부 클럭 신호를 출력하는 제2 단위 레지스터 제어 지연 동기 루프를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 제1 단위 레지스터 제어 지연 동기 루프은,
    일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 지연 라인과,
    상기 외부 클럭 신호와 상기 제1 내부 클럭 신호의 위상을 검출하는 위상 검출수단과,
    상기 위상 검출 수단의 출력신호에 의해 상기 지연 라인의 지연율을 조절하 는 시프트 레지스터와,
    상기 위상 검출 수단의 출력신호에 의해 카운트 동작을 수행하여 레지스터 값을 출력하는 카운트 수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 제1 단위 레지스터 제어 지연 동기 루프은,
    상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 파인 지연수단을 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  4. 제 3 항에 있어서,
    상기 파인 지연 수단은,
    일정 지연율을 갖는 단위 지연수단으로 구성되어 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 지연블록과,
    상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제1 전송수단과,
    상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제2 전송수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  5. 제 4 항에 있어서,
    상기 지연블록의 단위 지연수단의 지연시간은 상기 제1 지연라인의 단위 지연수단의 지연시간보다 작은 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  6. 제 4 항에 있어서,
    상기 지연블록의 단위 지연수단은,
    저항과,
    상기 저항의 어느 하나의 단자와 접지전압 단자 사이에 연결된 제1 캐패시터와,
    상기 저항의 다른 하나의 단자와 전원전압 단자 사이에 연결된 제2 캐패시터를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  7. 제 2 항에 있어서,
    상기 제1 단위 레지스터 제어 지연 동기 루프은,
    외부 클럭 신호와 내부 클럭 신호의 위상을 검출하여 위상이 반전되었는지 여부를 판별하는 제1 위상 검출수단과,
    상기 제1 위상 검출 수단의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호의 위상을 반전시켜 출력하거나 클럭 신호를 그대로 출력하는 위상 반전 멀티플렉서를 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  8. 제 1 항에 있어서,
    상기 위상 시프터는,
    일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시키는 제2 지연 라인과,
    상기 제2 지연 라인에 의해 지연된 클럭 신호를 반전시키는 반전 수단과,
    상기 반전 수단에 의해 반전된 클럭 신호와 외부 클럭 신호의 위상을 검출하는 위상 검출수단과,
    상기 위상 검출 수단의 출력신호에 의해 상기 지연 라인의 지연율을 조절하는 시프트 레지스터와,
    상기 위상 검출 수단의 출력신호에 의해 카운트 동작을 수행하여 레지스터 값을 출력하는 카운트 수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  9. 제 8 항에 있어서,
    상기 제2 지연라인의 단위 지연수단의 지연율은 상기 제1 지연라인의 단위 지연수단의 지연율보다 큰 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  10. 제 1 항에 있어서,
    상기 제2 단위 레지스터 제어 지연 동기 루프은,
    일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시켜 제2 내부 클럭 신호를 출력하는 제1 지연 라인과,
    상기 덧셈기의 출력 레지스터 값에 의해 상기 지연 라인의 지연율을 조절하는 시프트 레지스터를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  11. 제 10 항에 있어서,
    상기 제1 단위 레지스터 제어 지연 동기 루프은,
    상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 파인 지연수단을 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  12. 제 10 항에 있어서,
    상기 파인 지연 수단은,
    일정 지연율을 갖는 단위 지연수단으로 구성되어 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 지연블록과,
    상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제1 전송수단과,
    상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제2 전송수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  13. 제 10 항에 있어서,
    상기 지연블록의 단위 지연수단의 지연시간은 상기 제1 지연라인의 단위 지연수단의 지연시간보다 작은 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.
  14. 제 10 항에 있어서,
    상기 지연블록의 단위 지연수단은,
    저항과,
    상기 저항의 어느 하나의 단자와 접지전압 단자 사이에 연결된 제1 캐패시터와,
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