TWI326981B - Ditital delay locked loop capable of correcting duty cycle and its method - Google Patents

Description

1326981 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種用以補償一外部時鐘信號與—內 部時鐘信號間之時鐘偏斜之延遲鎖相迴路（delay i〇cke(i loop, DLL)；以及更特別地係有關於一種能校正該外部時鐘 信號之工作週期。 【先前技術】 通常，在一同步半導體記憶體裝置中，以同步於一外部 時鐘信號之上升及下降邊緣方式來實施資料存取操作（例 如·‘ 一讀取操作及一寫入操作）。 因爲在該外部時鐘信號輸入至該同步半導體記億體裝 置的同時，會有時間延遲，以便可用以作爲該同步半導體記 憶體裝置之一內部時鐘信號，所以使用一延遲鎖相迴路 (delay locked loop，DLL) ’以藉由補償該內部時鐘信號與該 外部時鐘信號間之時鐘偏斜（clock skew)來使該內部時鐘信 號與該外部時鐘信號同步。 當增加該同步半導體記憶體裝置之操作速度時，需要一 用以使該內部時鐘信號與該外部時鐘信號同步及校正該外 部時鐘信號之工作週期之裝置，以提高該同步半導體記憶體 裝置之效能。因此，已提出有各種不同之用以補償該內部時 鐘信號與該外部時鐘信號間之時鐘偏斜及用以校正該工作 週期之延遲鎖相迴路。 第1圖係顯示一傳統延遲鎖相迴路之方塊圖，其中該傳 統延遲鎖相迴路係揭露於一共同擁有之相互關連申請案 -6- 1326981 (2002年12月30日所提出之發明名稱爲”用以校正工作週期 之數位延遲鎖相迴路裝置及其方法（DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLE AND METHOD THEREOF)”的美國專利申請案第l〇/331，412號） 中，在此倂入本申請案以作爲參考。 如所示’該傳統延遲鎖相迴路包括一緩衝器110、一延 遲線單元120、一工作誤差控制器130、一第一延遲模型單 元140、一第一直接相位偵測器150、一第二延遲模型單元 1 60及一第二直接相位偵測器1 70。 該緩衝器110接收一外部時鐘信號ext_clk及藉由緩衝 該外部時鐘信號ex t_c lk以產生一第一內部時鐘信號。將該 第一內部時鐘信號輸入至該延遲線單元120。 該延遲線單元120接收該第一內部時鐘信號且亦接收來 自該第一及第二直接相位偵測器1 5〇及1 70之一第一偵測信 號及一第二偵測信號。該延遲線單元120依據該第一及第二 偵測信號延遲該第一內部時鐘信號及輸出一第一延遲內部 時鐘信號intclkl及一第二延遲內部時鐘信號intclk2至該工 作誤差控制器130。 詳而言之，該延遲線單元120包括一第一控制器121、 一第一延遲線122、一第二控制器123及一第二延遲線124。 該第一控制器121依據該第一偵測信號產生一用以控制 一延遲量之第一控制信號及輸出該第一控制信號至該第一 延遲線122。 該第一延遲線122接收該第一控制信號及該第一內部時 1326981 鐘信號。該延遲線122依據該第一控制信號來延遲該第 部時鐘信號。亦即’該第一延遲線122依據該第一控制 產生該第一延遲內部時鐘信號intclkl。將該第一· 一延遲 時鐘信號intclkl輸入至該工作錯誤控制器130。 該第二控制器1 23依據該第二偵測信號輸出一用以 一延遲量之第二控制信號至該第二延遲線124。 該第二延遲線124接收該第二控制信號及該第一內 鐘信號。該第二延遲線124依據該第二控制信號延遲該 內部時鐘信號。然後，將該延遲之第一內部時鐘信號反 輸出以作爲該第二延遲內部時鐘信號intclk2。將第二延 部時鐘信號intclk2輸出至該工作誤差控制器13〇。 該工作誤差控制器130接收該第一及第二延遲內部 信號intclkl及in tclk2。該工作誤差控制器130藉由將 一工作控制時鐘信號int_clk及一第二工作控制時鐘 intclk2'之下降邊緣調整至該第一工作控制時鐘信號in 及該第二工作控制時鐘信號ixitclk2'之下降邊緣的中間 以產生該第一工作控制時鐘信號int_clk及該第二工作 時鐘信號intclk2’。在此，如上所述，藉由移位該第一 二工作控制時鐘信號int_clk及intclk2'之下降邊緣，以 校正該第一及第二工作控制時鐘信號int_clk及intclk2' 50%工作比（duty ratio)。然後，將該第一及第二工作控 鐘信號int_clk及intclk2^分別輸出至該第一及第二延遲 單元140及1 60。 該工作誤差控制器130包括一第一相位偵測器131 —內 信號 內部 控制 部時 第一 向及 遲內 時鐘 一第 信號 t_clk 處， 控制 及第 工作 1成爲 制時 模型 1326981 混合控制器132、一第一相位混合器133及一第二相位混合 器 134 〇 將該第一及第二延遲內部時鐘信號intclkl及intclk2反 相及輸入至該第一相位偵測器1 3 1。該第一相位偵測器1 3 1 比較該第一及第二延遲內部時鐘信號intclkl及intclk2之下 降邊緣的相位，以便決定哪一個下降邊緣超前另一下降邊 緣，用以依據該比較結果產生一相位偵測信號。將該相位偵 測信號輸出至該混合控制器132。 該混合控制器1 3 2接收該相位偵測信號，以依據該相位 偵測信號來決定一加權値k，其包含該第一及第二延遲內部 時鐘信號intclkl及intclk2之兩個下降邊緣間之相位差。將 該加權値k輸出至該第一及第二相位混合器133及134。該 加權値k包括複數個加權信號。 該第一相位混合器13接收該加權値k以及該第一及第 二延遲內部時鐘信號intclkl及intclk2。該第一相位混合器 133藉由從1減去該加權値k來計算一差値。藉由將該差値 施加至該第一延遲內部時鐘信號intclkl及將該加權値k施 加至該第二延遲內部時鐘信號intclk2，該第一相位混合器 133產生該第一工作控制時鐘信號int_clk。將該第一工作控 制時鐘信號int_clk輸出至該第一延遲模型單元140。 該第二相位混合器134接收該加權値k及藉由從1減去 該加權値k以計算一差値。藉由將該加權値施加至該第一延 遲內部時鐘信號intclkl及將該差値施加至該第二延遲內部 時鐘信號intclk2,該第二相位混合器134產生該第二工作控 1326981 制時鐘信號intclk2·。該第二相位混合器134將該第二工作 控制時鐘信號intclk2'輸出至該第二延遲模型單元160。 在此，如上所述，該第一及第二工作控制時鐘信號 int_clk及intclk2'係藉由將它們的下降邊緣調整至其中間位 置所產生；以及該相位位移之方向及量係由該加權値k及該 差値所決定。 該第一延遲模型單元140接收該第一工作控制時鐘信號 int_clk及估算該外部時鐘信號ext_clk經過該傳統延遲鎖相 迴路而輸出成爲該第一及第二工作控制時鐘信號int_clk及 intclk2'時所產生之延遲量。該第一延遲模型單元140依據 所估算之延遲量產生一第一補償時鐘信號iclkl及將該第一 補償時鐘信號iclkl輸出至該第一直接相位偵測器150。 該第一直接相位偵測器 150接收該外部時鐘信號 eXt_clk及該第一補償時鐘信號iclkl，藉以產生該第一偵測 信號，以回應該外部時鐘信號ext_clk與該第一補償時鐘信 號iclkl之比較結果。將該第一偵測信號輸入至該延遲線單 元 120。 該第二延遲模型單元160接收該第二工作控制時鐘信號 intClk2’及估算該第二工作控制時鐘信號intclk2'從該傳統延 遲鎖相迴路行進至一資料輸入/輸出接腳（DQ接腳）時所產生 之延遲量。該第二延遲模型單元160依據所估算之延遲量產 生一第二補償時鐘信號iclk2及將該第二補償時鐘信號iclk2 輸出至該第二直接相位偵測器17〇。 該第二直接相位偵測器170接收該外部時鐘信號 -10- 1326981 ext_clk及該第二補償時鐘信號iclk2，以依據該外部時鐘信 號ext_clk及該第二補償時鐘信號iclk2之比較結果產生該 第二偵測信號。將該所產生之第二偵測信號輸入至該延遲線 單元1 20。 然而，利用該第一及第二延遲線122及124，第1圖中 之傳統延遲鎖相迴路使該第一及第二補償時鐘信號i elk 1及 iclk2分別與該外部時鐘信號ext_clk之上升邊緣同步。因 此，該第一及第二延遲線之每一延遲線應該具有如第2圖所 示之ItCK之延遲量。結果，該第一及第二延遲線之全部延 遲量應該具有2tCK之延遲量。 再者，如果一傳統延遲鎖相迴路具有一雙延遲線結構， 則全部延遲量變成4tCK。於此，在該雙延遲線結構中，一 第一及一第二延遲線分別係由一粗及一細延遲線所構成。結 果，會增加半導體記憶體裝置之尺寸，以及亦會增加半導體 記憶體裝置之功率消耗。 【發明內容】 因此，本發明之一目的在於提供一種能減少一延遲線之 長度及減少一延遲鎖定時間之延遲鎖相迴路裝置。 依據本發明之一觀點，提供一種用以調整一時鐘信號之 半導體裝置，其包括：一時鐘多工單元，用以接收一外部時 鐘信號、一外部時鐘互補信號及一回授時鐘信號，以便依據 該外部時鐘信號之相位與該回授時鐘信號之相位的比較結 果選擇該外部時鐘信號及該外部時鐘互補信號中之一作爲 該時鐘多工單元之一輸出信號；一延遲鎖相迴路（DLL)，用 1326981 以產生一工作校正時鐘信號及該回授時鐘信號’以回應該時 鐘多工單元之輸出信號。 依據本發明之另一觀點，提供一種使用一外部時鐘信號 以產生一工作校正時鐘信號之方法，其包括下列步驟：產生 一上升邊緣時鐘信號，其中該上升邊緣時鐘信號之上升邊緣 係同步於該外部時鐘信號之上升邊緣；產生一下降邊緣時 鐘信號，其中該下降邊緣時鐘信號之下降邊緣係同步於該外 部時鐘信號之上升邊緣；依據一回授時鐘信號選擇該上升邊 緣時鐘信號及該下降邊緣時鐘信號中之一；依據一第一相位 偵測信號及一第二相位偵測信號在該外部時鐘信號之一時 鐘週期內藉由延遲所選擇之該上升邊緣時鐘信號及該下降 邊緣時鐘信號中之一以產生一第一延遲鎖相時鐘信號及一 第二延遲鎖相時鐘信號；藉由延遲該第一延遲鎖相時鐘信號 及該第二延遲鎖相時鐘信號以產生一第一輸出時鐘信號及 一第二輸出時鐘信號；以及藉由校正該第一輸出時鐘信號及 該第二輸出時鐘信號之工作週期以產生該工作校正時鐘信 號。 從下面較佳實施例之說明並配合所附圖式可明顯了解 本發明之上述及其它目的以及特徵。 【實施方式】 以下將參考所附圖式來詳細描述依據本發明之一延遲 鎖相迴路。 第3圖係顯示依據本發明之一延遲鎖相迴路（DLL)的方 塊圖； -12- 1326981 如所示，該延遲鎖相迴路包括一時鐘多工單元310、一 第一直接相位偵測器350、一第二直接相位偵測器370、一 第一延遲模型單元340、一第二延遲模型單元3 60、一延遲 線單元32〇、一第一時鐘相位控制單元3 80、一第二時鐘相 位控制單元390及一工作週期校正單元330。 該時鐘多工單元310接收一外部時鐘信號CLK及一該 外部時鐘信號CLK之反向信號（亦即，一外部時鐘信號 /CLK)。該時鐘多工單元310選擇該外部時鐘信號CLK及該 外部時鐘互補信號/CLK中之一，以便輸出該已選擇時鐘信 號至該延遲線單元320，以便在該延遲線單元320中將該已 選擇時鐘信號延遲鎖定於該tCK/2範圍中，其中該tCK係該 外部時鐘信號CLK之一時鐘週期。 該時鐘多工單元32〇包括一第一輸入緩衝器311、一第 二輸入緩衝器312、一時鐘信號選擇器313及一多工器314。 該第一輸入緩衝器311分別經由一非反向端（+ )及一反 向端（-)接收該外部時鐘信號CLK及該外部時鐘互補信號 /CLK ’以便藉由緩衝該外部時鐘信號CLK以將該外部時鐘 信號CLK輸出成爲一上升邊緣時鐘信號rcik。該第二輸入 緩衝器312分別經由一反向端㈠及一非反向端（+ )接收該外 部時鐘信號CLK及該外部時鐘互補信號/CLK，以便藉由緩 衝該外部時鐘互補信號/CLK以將該外部時鐘互補信號/CLK 輸出成爲一下降邊緣時鐘信號fclk。在此，使該上升邊緣時 鐘信號rclk同步於該外部時鐘信號CLK，以及使該下降邊 緣時鐘信號fclk同步於該外部時鐘互補信號/CLK。 1326981 該時鐘信號選擇器313將該外部時鐘信號CLK之相位 與該第一延遲模型單元340輸出之一回授時鐘信號fb_clk 的相位作比較，以便產生一時鐘選擇信號clk_sel。 該多工器314依據該時鐘選擇信號clk_sel選擇該上升 邊緣時鐘信號rclk及該下降邊緣時鐘信號fclk中之一，以 便輸出該選擇信號至該延遲線單元320。 該延遲線單元3 20包括一第一延遲線322、一第一延遲 線控制器321、一第二延遲線324及一第二延線線控制器 323 ° 在該第一延遲線3 22中，使該多工器所選擇之上升邊緣 時鐘信號rclk或下降邊緣時鐘信號fclk延遲鎖定於tCK/2 範圍內。之後，該第一延遲線3 20輸出一第一延遲鎖相時鐘 信號pre_clk至該第一時鐘相位控制單元380及該第二延線 線 3 24 〇 同時，該第一直接相位偵測器3 50產生一第一相位偵測 信號pdl。將該第一相位偵測信號pdl輸入至該第一延遲線 控制器32 1及該第二延遲線控制器32 3。該第一及第二延線 線控制器323 1及323依據該第一相位偵測信號pdl分別控 制該第一及第二延遲線3 22及3 24之延遲量。因爲將該第一 相位偵測信號pdl輸入至該第一及第二延遲線控制器321及 323’所以在該第二延遲線324中以相同於該第一延遲線322 之延遲時間延遲該第一延遲鎖相時鐘信號pre_clk。該第二 延遲線324藉由延遲該第一延遲鎖相時鐘信號pre_clk以輸 出一第二延遲鎖相時鐘信號。 -14- 1326981 第4圖係顯該延遲鎖相迴路之操作的時序圖。 如所示，該回授時鐘信號fb_clk應該延遲cx之延遲量， 以同步於該外部時鐘信號CLK。因此，該第一直接相位偵測 器350輸出該第一相位偵測信號pdl至該第一及第二延遲線 控制器321及323,用以控制該第一及第二延遲線322及324 具有（X之延遲量。接下來，該第一延遲線3 22以（X之延遲量延 遲該回授時鐘信號fb_clk及輸出該延遲信號作爲該第一延 遲鎖相時鐘信號pre_clk。結果，使該第一延遲鎖相時鐘信 號pre_clk之上升邊緣同步於該外部時鐘信號CLK之上升邊 緣。 同時，該第二延遲線3 24以α之延遲量延遲該第一延遲 鎖相時鐘信號pre_clk。在此，因爲該第一及第二延遲線3 22 及324係以串聯方式連接，所以該第二延遲線324自該第一 延線線322接收該第一延遲鎖相時鐘信號pre_clk。接下來， 該第二延遲線3 24所輸出之第二延遲鎖相時鐘信號p〇st_clk 成爲輸入至該第二直接相位偵測器370之回授時鐘互補信號 /fb_clk之延遲版本，其具有2α之延遲量。 在此時，因爲使該第一延遲鎖相時鐘信號pre_clk同步 於該外部時鐘信號CLK，所以不再改變該第一延遲線322之 延遲量。仍然需要以β之延遲量延遲該第二延遲鎖相時鐘信 號post_clk，以便同步於該外部時鐘信號CLK。因此，在該 第二直接相位偵測器370及該第二延遲線控制器323之控制 下以β之延遲量延遲該第二延遲鎖相時鐘信號P〇st_clk。 將該第一及第二延遲線3 22及3 24之上述延遲鎖相操作 1326981 稱爲粗延遲操作。 同時，該第一時鐘相位控制單元380包括一第一細延遲 線381、一第二細延遲線382及一第一相位混合器383。同 樣地，該第二時鐘相位控制單元390包括一第三延遲線 391、一第四細延遲線392及一第二相位混合器393。 該第一及第二細延遲線381及382分別對該第一延遲鎖 相時鐘信號pre_clk實施一細延遲操作。同樣地，該第三及 第四細延遲線391及392分別對該第二延遲鎖相時鐘信號 p〇St_clk實施該細延遲操作。實施該細延遲操作，以便爲了 相位鎖定細微地延遲該第一及第二延遲鎖相時鐘信號 pre_clk及post_clk。該細延遲操作之實施並無關於該粗延遲 操作。 因爲該第一時鐘相位控制單元3 8 0之操作係相同於該第 二時鐘相位控制單元390之操作’所以下面只描述該第一時 鐘相位控制單元380之操作。 將該第一延遲鎖相時鐘信號pre_clk輸入至該第一及第 二細延遲線381及382»在此，該第一細延遲線381中所包 含之單位延遲單元的數目比該第二細延遲線3 82之單位延遲 單元的數目少一個。亦即，依據該第一相位偵測信號Pdl來 決定一加權値K;以及依據該第一相位混合器3 83所輸出之 一控制信號來決定該單位延遲單元之數目’其中該第一延遲 鎖相時鐘信號pre_clk經過該第一細延遲線381中之單位延 遲單元。在此，該第一延遲鎖相時鐘信號Pre_c lk所經過之 該第一細延遲線381的單元延遲單位之數目比該第一延遲鎖 -16- 1326981 相時鐘信號pre_clk所經過之該第二細延遲線382的單元延 遲單位之數目少一個。 亦即，如果在該第一細延遲線381中該第一延遲鎖相時 鐘信號pre_clk所經過之單位延遲單元的數目爲1、3或5, 則在該第二細延遲線382中該第一延遲鎖相時鐘信號 pre_clk所經過之單位延遲單元的數目分別2、4或6。例如： 如果該第一延遲鎖相時鐘信號pre_clk經過該第一細延遲線 381中之3個單位延遲單元，則該第一延遲鎖相時鐘信號 pre_clk經過該第二細延遲線382中之4個單位延遲單元。 該第一及第二細延遲線381及382分別輸出一第一輸入 信號IN1及一第二輸入信號IN2至該第一相位混合器383。 如果依據該第一相位偵測信號pd 1將該加權値K設定爲 〇，則該第一細延遲線381輸出該第一延遲鎖相時鐘信號 pre_clk，而不會延遲該第一延遲鎖相時鐘信號pre_clk * 然而，如果該第一直接相位偵測器350偵測到該回授時 鐘信號fb_clk超前該外部時鐘信號CLK之相位，則該第一 相位混合器3 8 3增加該加權値K。該加權値K越靠近1，則 可使該相位混合器3 83之輸出時鐘信號更加同步於該第二輸 入信號IN2。 之後，如果該加權値變成1，則該第一相位混合器383 輸出該第二輸入信號IN2，以成爲該相位混合器3 83之輸出 時鐘信號。在此時，如果該回授時鐘信號fb_c lk之相位仍然 超前該外部時鐘信號CLK之相位，該第一相位混合器383 朝左邊方向移位該第一細延遲線381之延遲量。亦即，使該 -17- 1326981 第一延遲鎖相時鐘信號pre_clk所經過之單位延遲單元的數 目增加2個（例如：1個變成3個或3個變成5個）。在此時， 因爲該加權値K爲1，所以該第一相位混合器383之輸出時 鐘信號不受該第一細延遲線381之延遲量變化的影響。 如果需要在左移該第一細延遲線381之延遲量之後，使 該回授時鐘信號fb_clk延遲更多，則減少該加權値K。如果 減少該加權値K，使該第一相位混合器383之輸出時鐘信號 的相位接近該第一輸入信號IN1之相位。 同時，爲了減少該第一及第二細延遲線381及382之延 遲量，以相反方式來實施上述操作。 此外，該第一相位混合器383產生複數個控制信號（例 如：用以控制該第一及第二細延遲線381及382之延遲量的 —右移信號及一左移信號）。該第一相位混合器383可以熟 習該項技藝者所熟知之各種設計技術（例如：一上下計數器 或一解碼器）來設計。 因爲一延遲鎖相操作幾乎是由該粗延遲操作所完成，所 以實施該細延遲操作，以便細微地調整外部雜訊（例如：電 源電壓之變化）所造成之小延遲變化。因此，用以調整該小 延遲變化之實體延遲線長度爲該第一至第四細延遲線381、 382、391及392之足夠實體長度。 第5圖係顯示第3圖所示之延遲線單元3 20的示意電路 圖。 如所示，該第一延遲線控制器321依據該第一相位偵測 信號pdl產生第一至第三左移信號SL1-SL3。該第一延遲線 1326981 322依據該第一至第三左移信號SL1-SL3延遲該第一延遲線 322之輸入信號。該第二延遲線3 24具有相同於該第一延遲 線322之結構。 第6圖係顯示第3圖所示之時鐘信號選擇器313的示意 電路圖。 如所示，該時鐘信號選擇器313包括一回授時鐘延遲單 元62 1、一第一相位偵測器623、一•第二相位偵測器625、一 P-通道金屬氧化物半導體（PMOS)電晶體627及第一至第三 η-通道金屬氧化物半導體（NMOS)電晶體629-633。 該回授時鐘延遲單元621以一預定延遲時間延遲該回授 時鐘信號，以便產生一延遲回授時鐘信號fb_clkd。該第一 相位偵測器623比較該外部時鐘信號CLK與該回授時鐘信 號fb_clk之相位。該第二相位·偵測器625比較該外部時鐘信 號CLK與該延遲回授時鐘信號fb_clkd之相位。 該回授時鐘延遲單元621包括K個單位延遲單元。該K 個單位延遲單元係所需之單位延遲單元的數目，以便延遲該 回授時鐘信號，以避免一死區域（dead zone)。 第7圖係顯示該第一及第二相位偵測器623及625的操 作之時序圖。 如所示，如果輸入至一第一端i之信號的相位超前輸入 至一第二端’b'之信號的相位，則該第一相位偵測器623或該 第二相位偵測器62 5之輸出信號係處於一高邏輯位準。另一 方面，如果輸入至該第一端’a'之信號的相位落後輸入至該第 二端’b'之信號的相位，則該第一相位偵測器623或該第二相 1326981 位偵測器625之輸出信號係處於一低邏輯位準。 因此，如果該外部時鐘信號CLK之相位超前該回授時 鐘信號fb_clk及該延遲回授時鐘信號fb_clkd之相位，則該 第一及第二相位偵測器623及625之輸出信號係處於一高邏 輯位準。結果，使該第一及第二NMOS電晶體629及631導 通；以及因而，該時鐘選擇信號clk_sel變成一高邏輯位準。 因此，第3圖所示之多工器314選擇該下降邊緣時鐘信號 fclk，以回應該處於高邏輯位準之時鐘選擇信號。除上述情 況之外，該多工器選擇該上升邊緣時鐘信號rclk。 如上所述，依據本發明之延遲鎖相迴路能夠藉由使用該 時鐘多工單元310以減少一延遲線之實體長度。因此，該延 遲鎖相迴路能夠減少用以延遲鎖相一時鐘信號所需之時 間。此外，因爲減少一延遲線之實體長度，所以可減少該延 遲鎖相迴路之功率消耗。 本申請案包含有關於2004年6月30日向韓國專利局所 提供韓國專利申請案第2004-49848號之標的，在此以提及 方式倂入該專利申請案之整個內容。 雖然以特定實施例來描述本發明，但是熟習該項技藝者 將清楚知道可在不脫離下面所附申請專利範圍所界定之本 發明的精神及範圍內實施各種改變及澗飾。 【圖式簡單說明】 第1圖係顯示一傳統延遲鎖相迴路之方塊圖； 第2圖係顯示第1圖所示之傳統延遲鎖相迴路的操作之 時序圖； -20- 1326981 第3圖係顯示依據本發明之一延遲鎖相迴路的方塊圖； 第4圖係顯示第3圖所示之延遲鎖相迴路的操作之時序 圖； 第5圖係顯示第3圖所示之一延遲線單元的示意電路 圖； 第6圖係顯示第3圖所示之一時鐘信號選擇器的示意電 路圖；以及 第7圖係顯示第6圖所示之第一及第二相位偵測器的操

作之時序圖。 C主要元件符號說明】 110 緩衝器 12〇 延遲線單元 121 第一控制器 122 第一延遲線 123 第二控制器 124 第二延遲線 13〇 工作誤差控制器 131 第一相位偵測器 132 混合控制器 133 第一相位混合器 134 第二相位混合器 14〇 第一延遲模型單元 150 第一直接相位偵測 160 第二延遲模型單元

-2 1- 第二直接相位偵測器 時鐘多工單元 第一輸入緩衝器 第二輸入緩衝器 時鐘信號選擇器 多工器 延遲線單元 第一延遲線控制器 第一延遲線 第二延遲線控制器 第二延遲線 工作週期校正單元 第一相位偵測器 混合控制器 第一工作週期校正混合器 第二工作週期校正混合器 第一延遲模型單元 第一直接相位偵測器 第二延遲模型單元 第二直接相位偵測器 第一時鐘相位控制單元 第一細延遲線 第二細延遲線 第一相位混合器 -22- 1326981 390 第 二 時 鐘 相 位 控 制 單 元 39 1 第 三 細 延 遲 線 392 第 四 細 延 遲 線 393 第 二 相 位 混 合 器 62 1 回 授 時 鐘 延 遲 單 元 623 第 一 相 位 偵 測 器 625 第 二 相 位 偵 測 器 627 PMOS ‘ 電1 晶； 體 629 第 一 NMOS 電 晶 體 63 1 第 二 NMOS 電 晶 體 633 第 二 NMOS 電 晶 體 CLK 外 部 時 鐘 信 Ρ由 /CLK 外部 時 鐘 互 補 信 號 ext_clk 外部 時 鐘 信 號 c1k_s e1 時 鐘 擇 信 Prte m fb_clk 回 授 時 鐘 信 號 fb_clkd 延 遲 回 授 時 鐘 信 號 iclk 1 第 一 補 償 時 鐘 信 Μ iclk2 第 二 補 償 時 鐘 信 號 IN 1 第 一 輸 入 信 Prfe m IN2 第 二 輸 入 信 Pcfe i n tc 1 k 1 第 — 延 遲 內 部 時 鐘 信 號 i n t c 1 k 2 第 二 延 遲 內 部 時 鐘 信 號 1326981 intclk2' 第 二工 p d 1 第 一相 post _cl k 第 二延 pre_ elk 第 一延 SL 1 第 一左 SL2 第 二左 SL3 第 三左 作控制時鐘信號 位偵測信號 遲鎖相時鐘信號 遲鎖相時鐘信號 移信號 移信號 移信號

-24-

Claims (1)

1326981 p年左月，修正替換頁 第93 13 99 34號「能夠校正工作週期之數位延遲鎖相迴路及 其方法」專利案 (2009年8月修正） 十、申請專利範圍： 1 ·—種 用以調整一時鐘信號之裝置，包括： 一時鐘多工單元’用以接收一外部時鐘信號、一外部時 鐘反相信號及一回授時鐘信號，緩衝該外部時鐘信號及該 外部時鐘反相信號，並輸出作爲上升邊緣時鐘信號之該外 部時鐘信號及作爲下降邊緣時鐘信號之該外部時鐘反相 信號之一，以回應依據該外部時鐘信號之相位與該回授時 鐘信號之相位所產生之時鐘選擇信號；以及 —延遲鎖相迴路（DLL)，用以產生一工作校正時鐘信號 及該回授時鐘信號，以回應該時鐘多工單元之輸出信號。 2·如申請專利範圍第1項之裝置，其中該延遲鎖相迴路包括： —延遲線單元，用以藉由依據一第一相位偵測信號及一 第二相位偵測信號延遲該時鐘多工單元之輸出信號，以產 生一延遲鎖相時鐘信號； 一工作週期校正單元，用以藉由校正該延遲鎖相時鐘信 號之工作週期，以產生該工作校正時鐘信號；以及 —時鐘回授單元，用以接收該工作校正時鐘信號，以便 產生該第一相位偵測信號、該第二相位偵測信號、該回授 時鐘信號及一回授時鐘互補信號。 3.如申請專利範圍第2項之裝置，其中該時鐘多工單元包括： 一第一輸入緩衝器，用以產生該上升邊緣時鐘信號，其 外年Μ"日修正替換頁 1326981 中該上升邊緣時鐘信號之上升邊緣與該外部時鐘信號之 上升邊緣同步； 一第二輸入緩衝器，用以產生該下降邊緣時鐘信號，其 中該下降邊緣時鐘信號之下降邊緣與該外部時鐘信號之 下降邊緣同步； 一時鐘信號選擇器，用以依據該外部時鐘信號及該回授 時鐘信號產生該時鐘選擇信號；以及

一多工器，用以回應該時鐘選擇信號選擇自該第一輸入 緩衝器及該第二輸入緩衝器所輸出之信號中之一。 4.如申請專利範圍第3項之裝置，其中該第一輸入緩衝器經 由該第一輸入緩衝器之第一輸入端接收該外部時鐘信號 及經由該第一輸入緩衝器之第二輸入端接收該外部時鐘 互補信號。 5.如申請專利範圍第4項之裝置，其中該第二輸入緩衝器經 由該第二輸入緩衝器之第二輸入端接收該外部時鐘信號 及經由該第二輸入緩衝器之第一輸入端接收該外部時鐘

6·如申請專利範圍第3項之裝置，其中該時鐘信號選擇器包 括： 一回授時鐘信號延遲單元，用以延遲該回授時鐘信號， 以便產生一延遲回授時鐘信號； —第一相位偵測器，用以比較該外部時鐘信號與該回授 時鐘信號之相位；以及 —第二相位偵測器，用以比較該外部時鐘信號與該延遲 -2 - 1326981 鄉日修正替換頁 回授時鐘信號之相位。 - 7·如申請專利範圍第6項之裝置’其中該回授時鐘信號延遲 單兀包括複數個單位延遲單兀，用以延遲該回授時鐘信 號，以避免一死區域（dead zone)。 8. 如申請專利範圍第2項之裝置，其中該延遲線單元包括：

—第一延遲線單兀，用以接收該外部時鐘信號及該外部 時鐘互補信號中之一，以便依據該第一相位偵測信號及該 第二相位偵測信號產生一第一粗延遲鎖相時鐘信號及一 第二粗延遲鎖相時鐘信號；以及 一第二延遲線單元，用以接收該第一粗延遲鎖相時鐘信 號及該第二粗延遲鎖相時鐘信號，以便產生一第一細延遲 鎖相時鐘信號及一第二細延遲鎖相時鐘信號， 其中該延遲鎖相時鐘信號包括該第一細延遲鎖相時鐘 信號及該第二細延遲鎖相時鐘信號。 9. 如申請專利範圍第8項之裝置，其中該第一延遲線單元包 括：

一第一延遲線，用以延遲該外部時鐘信號及該外部時鐘 互補信號中之一，以便產生該第一粗延遲鎖相時鐘信號； 一第一延遲線控制器，用以依據該第一相位偵測信號及 該第二相位偵測信號控制該第一延遲線之延遲量； 一第二延遲線，用以延遲該第一粗延遲鎖相時鐘信號， 以便產生該第二粗延遲鎖相時鐘信號；以及_ 一第二延遲線控制器，用以依據該第一相位偵測信號及 該第二相位偵測信號控制該第二延遲線之延遲量。 1326981 年及月，修正替换貞 _ 10.如申請專利範圍第8項之裝置，其中該第二延遲線單元包 括： 一第一時鐘相位控制單元，用以接收該第一粗延遲鎖相 時鐘信號，以便依據該第一相位偵測信號產生該第一細延 遲鎖相時鐘信號；以及 一第二時鐘相位控制單元，用以接收該第二粗延遲鎖相 時鐘信號，以便依據該第二相位偵測信號產生該第二細延 遲鎖相時鐘信號。

# Π.如申請專利範圍第1〇項之裝置，其中該第一時鐘相位控 制單元包括： 一第一細延遲線，用以藉由依據一移位信號延遲該第一 粗延遲鎖相時鐘信號以產生一第一輸入時鐘信號： —第二細延遲線，用以藉由依據該移位信號延遲該第一 粗延遲鎖相時鐘信號以產生一第二輸入時鐘信號； 一相位混合器，用以藉由依據一加權値混合該第一輸入 時鐘信號與該第二輸入時鐘信號之相位以產生該第一細 延遲鎖相時鐘信號及用以產生該移位信號， 其中該加權値及該移位信號係依據該第一相位偵測信 號所產生。 12.如申請專利範圍第11項之裝置，其中該第一細延遲線包 括N個單位延遲單元及該第一粗延遲鎖相時鐘信號經過該 第一細延遲線之Η個單位延遲單元；以及該第二細延遲線 包括Ν+1個單位延遲單元及該第一粗延遲鎖相時鐘信號經 過Η+1個單位延遲單元，其中Ν及Η係自然數及Η係小 -4- 1326981 i?衅Μ巧日修正替換頁 於或等於Ν。 1- 13.如申請專利範圍第10項之裝置，其中該第二時鐘相位控 制單元包括： 一第一細延遲線’用以藉由依據一移位信號延遲該第二 粗延遲鎖相時鐘信號以產生一第一輸入時鐘信號；

一第二細延遲線，用以藉由依據該移位信號延遲該第二 粗延遲鎖相時鐘信號以產生一第二輸入時鐘信號；以及 一相位混合器，用以藉由依據一加權値混合該第一輸入 時鐘信號與該第二輸入時鐘信號之相位以產生該第二細 φ 延遲鎖相時鐘信號及用以產生該移位信號， 其中該加權値及該移位信號係依據該第二相位偵測信 號所產生。

14. 如申請專利範圍第13項之裝置，其中該第一細延遲線包 括Ν個單位延遲單元及該第二粗延遲鎖相時鐘信號經過該 第一細延遲線之Η個單位延遲單元；以及該第二細延遲線 包括Ν+1個單位延遲單元及該第二粗延遲鎖相時鐘信號經 過Η+1個單位延遲單元，其中Ν及Η係自然數及Η係小 於或等於Ν。 15. 如申請專利範圍第12項之裝置’其中該Η係幾數’以及 該第一細延遲線之Η個單位延遲單元係依據該移位信號來 啓動。 如申請專利範圍第15項之裝置，其中該Η+1係偶數，以 及該第二細延遲線之H+1個單位延遲單元係依據該移位信 號來啓動。

1326981 17.如申請專利範圍第14項之裝置，其中該Η係幾數，以及 該第一細延遲線之Η個單位延遲單元係依據該移位信號來 啓動。 18·如申請專利範圍第17項所述之裝置，其中該Η + 1係偶數， 以及該第二細延遲線之Η+1個單位延遲單元係依據該移位 信號來啓動。 19. —種使用一外部時鐘信號以產生一工作校正時鐘信號之 方法，包括下列步驟：

a) 產生一上升邊緣時鐘信號，其中該上升邊緣時鐘信號 之上升邊緣係同步於該外部時鐘信號之上升邊緣； b) 產生一下降邊緣時鐘信號，其中該下降邊緣時鐘信號 之下降邊緣係同步於該外部時鐘信號之上升邊緣； c) 回應依據一回授時鐘信號之相位及該外部時鐘信號之 相位所產生之時鐘選擇信號，選擇該上升邊緣時鐘信號及 該下降邊緣時鐘信號中之一；

d) 依據一第一相位偵測信號及一第二相位偵測信號在該 外部時鐘信號之一時鐘週期內藉由延遲所選擇之該上升 邊緣時鐘信號及該下降邊緣時鐘信號中之一以產生一第 一延遲鎖相時鐘信號及一第二延遲鎖相時鐘信號； 〇藉由延遲該第一延遲鎖相時鐘信號及該第二延遲鎖相 時鐘信號以產生一第一輸出時鐘信號及一第二輸出時鐘 信號；以及 f)藉由校正該第一輸出時鐘信號及該第二輸出時鐘信號 之工作週期以產生該工作校正時鐘信號。 -6- 1326981 外^月y日修正替換頁 20. 如申請專利範圍第19項之方法，其中步驟a)包括下列步 驟： 0經由一輸入緩衝器之第一輸入端接收該外部時鐘信 號；以及 g)經由該輸入緩衝器之第二輸入端接收一該外部時鐘信 號之反向信號。 21. 如申請專利範圍第19項之方法，其中步驟b)包括下列步 驟：

h) 經由一輸入緩衝器之第二輸入端接收該外部時鐘信 號；以及 i) 經由該輸入緩衝器之第一輸入端接收一該外部時鐘信 號之反向信號。 22·如申請專利範圍第19項之方法，其中步驟c)包括下列步 驟： j)藉由延遲該回授時鐘信號以產生一延遲回授時鐘信 m »

k) 比較該回授時鐘信號與該外部時鐘信號之相位；以及 l) 比較該延遲回授時鐘信號與該外部時鐘信號之相位。 23.如申請專利範圍第19項之方法，其中步驟d)包括下列步 驟： m)依據該第一相位偵測信號及該第二相位偵測信號延 遲該上升邊緣時鐘信號與該下降邊緣時鐘信號中之一’用 以產生該第一延遲鎖相時鐘信號；以及 η)依據該第一相位偵測信號及該第二相位偵測信號延遲 1326981 对年f月1曰修正替換頁 其中步驟e)包括下列步 該第一延遲鎖相時鐘信號。 24·如申請專利範圍第23項之方法 驟： 〇)依據一移位信號延遲該第一延遲鎖相時鐘信號，用以 產生一第一輸入時鐘信號； P)依據一移位信號延遲該第一延遲鎖相時鐘信號，用以 產生一第二輸入時鐘信號；

q)依據該第一相位偵測信遞混合該第一輸入時鐘信號與 該第二輸入時鐘信號之相位， 其中用以產生該第一輸入時鐘信號之單位延遲單元的 數目比用以產生該第二輸入時鐘信號之單位延遲單元的 數目少1個。 25·如申請專利範圍第23項之方法，其中步驟e)包括下列步 驟： «0依據一移位信號延遲該第二延遲鎖相時鐘信號，用以 產生一第一輸入時鐘信號；

η)依據一移位信號延遲該第二延遲鎖相時鐘信號，用以 產生一第二輸入時鐘信號； 〇)依據該第二相位偵測信號混合該第一輸入時鐘信號與 該第二輸入時鐘信號之相位， 其中用以產生該第一輸入時鐘信號之單位延遲單元的 數目比用以產生該第二輸入時鐘信號之單位延遲單元的 數目少1個。 1326981 第6匱 外年/月^日修正替換頁

eiLsei 1326981 牌/月>7日修正替換買 第7圖 GLK-itudk 或 fbjjlld CLK 雜或ί_ j CLK 制喊M袖 > C> y-H*