TWI682635B - 半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統 - Google Patents

半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統 Download PDF

Info

Publication number
TWI682635B
TWI682635B TW107142014A TW107142014A TWI682635B TW I682635 B TWI682635 B TW I682635B TW 107142014 A TW107142014 A TW 107142014A TW 107142014 A TW107142014 A TW 107142014A TW I682635 B TWI682635 B TW I682635B
Authority
TW
Taiwan
Prior art keywords
duty cycle
clock
voltage signal
distortion calibration
signal
Prior art date
Application number
TW107142014A
Other languages
English (en)
Other versions
TW201929431A (zh
Inventor
王關
唐強
阿里 法依斯 查爾林 加萊姆
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201929431A publication Critical patent/TW201929431A/zh
Application granted granted Critical
Publication of TWI682635B publication Critical patent/TWI682635B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063—Setting decision thresholds using feedback techniques only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Abstract

本文揭示具有時脈失真校準電路之電路裝置及系統之若干實施例。在一實施例中，一電路裝置包含一電路晶粒，其具有用於校準一時脈信號之時脈失真校準電路。該時脈失真校準電路經組態以比較該時脈信號之一第一電壓信號之一第一工作週期與該時脈信號之一第二電壓信號之一第二工作週期。基於該比較，該時脈失真校準電路經組態以調整與該第一電壓信號及該第二電壓信號之各自該第一工作週期及該第二工作週期之至少一者相關聯之一修整值以校準該第一工作週期及該第二工作週期之至少一者且消除該時脈信號傳播通過該電路裝置之一時脈樹時所遇到之工作週期失真。

Description

半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統
所揭示之實施例係關於電路裝置及系統且特定言之，所揭示之實施例係關於具有時脈失真校準電路之電路裝置。
時脈信號用於協調電路裝置中之電路之動作。在一些裝置中，此等信號可為單端時脈信號，其中一信號由一電壓傳輸且參考一固定電位(例如一接地節點)。在此等裝置中，一導體攜載時脈信號，而另一導體攜載參考電位。其他電路裝置可使用一差動時脈信號，該差動時脈信號採用兩個互補(例如反向)電壓信號來傳輸一資訊信號。此等裝置中之一接收器藉由偵測互補電壓信號之間的電位差來提取資訊。各互補電壓信號由其自身導體攜載，其意謂差動傳信通常需要比單端傳信多之導線且因此需要更多空間。儘管存在此缺點，但差動傳信具有相較於單端傳信之諸多益處。例如，因為兩個電壓信號具有相等振幅及相對於一共模電壓之相反極性，所以由各信號產生之返回電流及電磁干擾被平衡且彼此抵消，其係在高頻處尤其顯著之一優點。此繼而亦減少對其他附近信號之串擾。另外，由外部來源引入之電磁干擾或串擾通常加至各電壓信號，因此在一接收器取得兩個信號之間的一電位差時減小干擾或串擾之量級。此外，差動傳信 提供一更直接之邏輯狀態判定程序，允許更精確計時，且在較低電壓處維持一適當信雜比。即使如此，兩種類型之時脈傳信均無法免受工作週期失真。
一時脈信號之一工作週期係時脈信號之脈衝時間與其循環週期之一比率。一時脈信號之一工作週期可歸因於各種來源(其包含構成一時脈樹之放大器、時脈樹之放大器級之間的長傳播距離及/或寄生導體電容)而變得失真。工作週期之失真使由電路裝置中之時脈信號界定之時序餘裕偏斜。因此，使用失真時脈信號之一電路可具有其中將轉移及/或處理資料之較小時序窗，其可導致減小脈衝寬度、資料錯誤及不可靠電路效能。隨著輸入/輸出速度加快(例如隨著一時脈信號之週期減慢)，減少工作週期失真亦變得越來越有挑戰，其意謂高輸入/輸出速度處之工作週期失真甚至更明顯之結果。另外，不同位置處(例如不同電路晶粒上)之電路可歸因於沿界定時脈信號路徑之一時脈樹之對應時脈分支定位之不同失真源而經歷一時脈信號之不同程度之工作週期失真。因此，可期望在沿最靠近電路之時脈信號路徑之點處減輕一時脈信號之工作週期失真，尤其在輸入/輸出速度加快時。
根據本發明之實施例，提供一種半導體裝置。該半導體裝置包括時脈失真校準電路，其經組態以：比較一時脈信號之一第一電壓信號之一第一工作週期與與該第一電壓信號互補之該時脈信號之一第二電壓信號之一第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之該第一工作週期及該第二工作週期之至少一者相關聯之一修整值；及使用該經調整之修整值來校準該第一電壓信號及該第二電壓信號之 該第一工作週期及該第二工作週期之至少一者。
根據本發明之實施例，提供一種操作時脈失真校準電路以校準一時脈信號之一第一電壓信號之一第一工作週期及該時脈信號之一第二電壓信號之一第二工作週期之方法。該方法包括：量測該第一工作週期；量測該第二工作週期；比較該第一工作週期與該第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之至少一者相關聯之一修整值；將該修整值轉換為一或多個偏壓電壓及/或偏壓電流；及藉由將該一或多個偏壓電壓及/或偏壓電流施加於該第一電壓信號及該第二電壓信號之各自一對應第一輸入緩衝器及一對應第二輸入緩衝器之至少一者來校準該第一工作週期及該第二工作週期之至少一者。
根據本發明之實施例，提供一種系統。該系統包括一主機裝置及複數個半導體晶粒。該複數個半導體晶粒可操作地連接至該主機裝置，其中該複數個半導體晶粒之一或多個半導體晶粒包含時脈失真校準電路，其經組態以：比較一時脈信號之一第一電壓信號之一第一工作週期與與該第一電壓信號互補之該時脈信號之一第二電壓信號之一第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之該第一工作週期及該第二工作週期之至少一者相關聯之一修整值；及使用該經調整之修整值來校準該第一電壓信號及該第二電壓信號之各自該第一工作週期及該第二工作週期之至少一者。
100‧‧‧電路裝置
101‧‧‧系統
106‧‧‧控制器
108‧‧‧主機裝置
110‧‧‧處理器
112‧‧‧嵌入式記憶體
115‧‧‧主機-裝置介面
117‧‧‧通信線路
120‧‧‧時脈產生器
121‧‧‧第一時脈分支
122‧‧‧時脈分支
123‧‧‧第二時脈分支
124‧‧‧時脈分支
126‧‧‧積體電路
128‧‧‧時脈失真校準電路
130‧‧‧電路晶粒
223‧‧‧時脈分支
224‧‧‧時脈分支
226‧‧‧積體電路
228‧‧‧時脈失真校準電路
230‧‧‧電路晶粒
231‧‧‧狀態機
232‧‧‧偏壓電路
233‧‧‧輸入緩衝器
234‧‧‧輸入緩衝器
235‧‧‧差動多工器
236‧‧‧路由及緩衝電路
237‧‧‧pd_dqs_pair
238‧‧‧緩衝器
239‧‧‧緩衝器
241‧‧‧低通濾波器
242‧‧‧低通濾波器
243‧‧‧比較器
328‧‧‧時脈失真校準電路
330‧‧‧電路晶粒
351‧‧‧多工器
352‧‧‧多工器
660‧‧‧常式
661‧‧‧區塊
662‧‧‧區塊
663‧‧‧區塊
664‧‧‧區塊
670‧‧‧常式
671‧‧‧區塊
672‧‧‧區塊
673‧‧‧區塊
674‧‧‧區塊
675‧‧‧區塊
676‧‧‧區塊
700‧‧‧電路裝置總成
790‧‧‧系統
792‧‧‧電源
794‧‧‧驅動器
796‧‧‧處理器
798‧‧‧其他子系統及組件
clk‧‧‧電壓信號
clk_n‧‧‧電壓信號
clkf‧‧‧輸入
clkf_n‧‧‧輸入
Sel_1‧‧‧選擇輸入
Sel_2‧‧‧選擇輸入
圖1係具有根據本發明之一實施例所組態之一電路裝置之一系統之一方塊圖。
圖2係根據本發明之一實施例之具有時脈失真校準電路之 一電路晶粒之一方塊圖。
圖3係根據本發明之另一實施例之具有時脈失真校準電路之一電路晶粒之一方塊圖。
圖4係一差動時脈信號之互補電壓信號之一信號圖。
圖5A至圖5C係根據本發明之實施例之一差動時脈信號之互補電壓信號之信號圖。
圖6A及圖6B係繪示根據本發明之實施例之操作時脈失真校準電路之方法的流程圖。
圖7係根據本發明之實施例之包含一電路裝置之一系統之一示意圖。
如下文將更詳細描述，本發明係關於具有時脈失真校準電路之電路裝置及相關系統。然而，熟習技術者應瞭解，本發明可具有額外實施例且可在無下文將參考圖1至圖7描述之實施例之若干細節的情況下實踐本發明。在下文將繪示之實施例中，主要在具有使用一差動時脈信號之一或多個半導體晶粒之半導體裝置(例如「反及」儲存媒體)的背景下描述電路裝置。然而，根據本發明之其他實施例所組態之電路裝置可包含其他類型之結構、儲存媒體及/或時脈信號。例如，根據本發明之其他實施例之電路裝置可包括超材料，可包含「反或」、PCM、RRAM、MRAM、唯讀記憶體(ROM)、可擦除可程式化ROM(EROM)、電可擦除可程式化ROM(EEROM)、鐵電材料及其他儲存媒體(其包含揮發性儲存媒體)，及/或可使用一單端時脈信號。
本發明之一實施例係包括時脈失真校準電路且利用一時脈 信號(例如一差動時脈信號)之一電路裝置(例如一半導體裝置)。該時脈失真校準電路經組態以比較該時脈信號之一第一電壓信號之一工作週期與該時脈信號之一第二電壓信號之工作週期。基於此比較，該時脈失真校準電路經進一步組態以調整與該第一電壓信號及該第二電壓信號之各自該第一工作週期及該第二工作週期之至少一者相關聯之一修整值。使用該經調整之修整值，該時脈失真校準電路可校準該時脈信號之該第一電壓信號及該第二電壓信號之各自該第一工作週期及該第二工作週期。依此方式，該時脈失真校準電路可消除隨著該時脈信號傳播通過該電路裝置之一時脈樹而累積之該時脈信號之工作週期失真。
圖1係具有根據本發明之一實施例所組態之一電路裝置100(例如一半導體裝置及/或封裝)之一系統101之一方塊圖。如圖中所展示，電路裝置100包含一時脈產生器120、一電路晶粒130(例如一半導體晶粒)及將電路晶粒130可操作地耦合至一主機裝置108(例如一上游中央處理器(CPU))之一控制器106。儘管圖1中將電路晶粒130繪示為與控制器106及時脈產生器120分離，但在一些實施例中，電路晶粒130可包括控制器106及/或時脈產生器120。此外，在其他實施例中，電路裝置100可包含複數個電路晶粒130，其等可垂直堆疊(例如與矽通孔(TSV)垂直連接)且配置成一單一裝置封裝。在其他實施例中，電路裝置100可包含分佈於多個裝置封裝中及/或沿一單一載體基板展開之複數個晶粒130。
時脈產生器120產生用於協調電路裝置100內之電路之動作的一時脈信號(圖中未展示)。時脈產生器120經由一時脈樹(圖中部分展示)將時脈信號傳輸至電路裝置100之各種組件。例如，在圖1所繪示之實施例中，時脈產生器120經由時脈樹之一第一時脈分支121將時脈信號發送 至控制器106。類似地，時脈產生器120經由時脈樹之一第二時脈分支123將時脈信號發送至電路晶粒130。如圖中所展示，控制器106及電路晶粒130包含時脈樹之進一步時脈分支(例如分別為(若干)時脈分支122及(若干)時脈分支124)，其等繼而將時脈信號分配至分別位於控制器106及/或電路晶粒130上之其他電路。在一些實施例中，時脈產生器120可位於電路晶粒130上。在包含複數個電路晶粒130之其他實施例中，時脈產生器120可位於複數個晶粒130之一專用電路晶粒上或可分佈於複數個晶粒130之多個電路晶粒中。在其他實施例中，一電路裝置100可不包含一時脈產生器120或可僅包含時脈產生器120之一部分。例如，電路裝置100可代以依靠一外部供應之時脈信號(例如由一外部主機或與電路裝置分離之一處理器或控制器提供)。在其他實施例中，時脈信號可部分外部產生及/或供應且部分由位於電路裝置100上之電路產生及/或供應。
控制器106可為一微控制器、專用邏輯電路(例如一場可程式化閘陣列(FPGA)、一專用積體電路(ASIC)等等)或其他適合處理器。控制器106可包含經組態以執行儲存於記憶體中之指令之一處理器110。在所繪示之實例中，控制器106亦包含經組態以儲存各種程序、邏輯流程及用於控制電路裝置100之操作(其包含管理電路晶粒130及處置電路晶粒130與主機裝置108之間的通信)之常式之一嵌入式記憶體112。在一些實施例中，嵌入式記憶體112可包含儲存(例如)記憶體指標、所提取之資料等等之記憶體暫存器。嵌入式記憶體112亦可包含用於儲存微碼之唯讀記憶體(ROM)。儘管圖1中所繪示之例示性電路裝置100包含一控制器106，但在本發明之另一實施例中，一電路裝置可不包含控制器106，而是可代以依靠外部控制(例如由一外部主機或與電路裝置分離之一處理器或控制 器提供)。在具有複數個電路晶粒130之其他實施例中，控制器106可整合至複數個晶粒130之一個別電路晶粒上或可分佈於複數個晶粒130之多個電路晶粒中。
控制器106經由一主機-裝置介面115與主機裝置108通信。在一些實施例中，主機裝置108及控制器106可經由一串列介面(諸如一串列附接SCSI(SAS)、一串列AT附件(SATA)介面、一快速周邊組件互連(PCIe)或其他適合介面(例如一並行介面))通信。主機裝置108可將各種請求(呈(例如)一封包或封包串流之形式)發送至控制器106。一請求可包含用於寫入、擦除、回傳資訊及/或執行一特定操作(例如一「修整」操作)之一命令。
在操作中，控制器106可根據由時脈信號產生器120產生之一時脈信號來經由一通信線路117(例如一資料匯流排)與位於電路晶粒130上之一或多個積體電路126通信(例如讀取、寫入、擦除或依其他方式通信(例如轉移至一或多個積體電路126或自一或多個積體電路126請求))。例如，控制器106可讀取自或寫入至電路晶粒130上之一記憶體區域(圖中未展示)之記憶體頁面(圖中未展示)及/或記憶體區塊(圖中未展示)之群組。
電路晶粒130上之一或多個積體電路126可經組態以操作為記憶體區域(例如「反及」記憶體區域)、邏輯閘、計時器、計數器、鎖存器、位移暫存器、微控制器、微處理器、場可程式化閘陣列(FPGA)、感測器及/或其他積體電路)。電路晶粒130亦可包含用於存取及/或處理資料及其他功能性(諸如程式化一記憶體區域之記憶體胞元及/或與控制器106通信(例如經由通信線路117))之其他電路組件，諸如多工器、解碼器、緩 衝器、讀/寫驅動器、位址暫存器、輸出資料/輸入資料暫存器等等。
如上文所討論，一時脈信號(例如一單端或差動時脈信號)由時脈產生器120產生且發送至電路裝置100之各種組件以協調電路裝置100內之電路(例如控制器106及/或電路晶粒130上之一或多個積體電路126)及/或電路之組件之動作。根據時脈信號，電路裝置100內之電路可經組態以每一時脈信號完整週期處理及/或轉移資料一次(即，在上升邊緣或下降邊緣上)或每一時脈信號完整週期處理及/或轉移資料兩次(即，如同雙倍資料速率(DDR)時脈結構：一次在上升邊緣上且一次在下降邊緣上)。
如下文將更詳細討論，隨著時脈信號傳播通過電路裝置100之時脈樹，時脈信號會變得失真。此失真之共同來源包含構成時脈樹之放大器、時脈樹之放大器級之間的長傳播距離及/或時脈樹之分支之寄生導體電容。失真可由位於一電路晶粒(例如電路晶粒130)內之來源及/或位於電路晶粒外之來源引入。因此，外部及內部失真可累積於一電路晶粒內，使得各電路晶粒可展現時脈信號之不同程度之工作週期失真。如上文所提及，工作週期失真使由電路裝置中之時脈信號界定之時序餘裕偏斜。因此，一時脈信號之工作週期之失真通常導致電路裝置之電路具有其中將處理及/或轉移資料之較小時序窗，其可導致減小脈衝寬度、資料錯誤及不可靠電路效能，尤其在輸入/輸出速度加快且時脈信號之週期減慢時。例如，在其中在一時脈信號之上升邊緣及下降邊緣兩者上處理及/或轉移資料之雙倍資料速率(DDR)時脈結構中，可期望一50%工作週期允許各轉移及/或處理啟動之時序餘裕相等。然而，失真使此等時序餘裕偏斜，其意謂電路裝置100在時脈信號週期之一側上具有其中將轉移及/或處理資料之一較小時序窗。因此，可期望減輕一時脈信號內之工作週期失真，尤其 在輸入/輸出速度加快時。
減少工作週期失真之方法包含使用一延遲鎖定迴路(DLL)電路及/或使用一半導體裝置內之所有晶粒之一通用靜態修整值。然而，DLL電路需要一必需暖機週期，消耗大量電力，且相對較複雜以需要大量面積。此外，因為時脈樹之各時脈分支歸因於沿該等時脈分支之不同失真源而展現一時脈信號之不同程度之工作週期失真，所以使用一共同電路及/或一半導體裝置內之所有晶粒之一通用靜態修整無法消除此等晶粒間變動。
如下文將相對於圖2至圖6B更詳細描述，系統101可利用位於電路裝置100之電路晶粒130上之時脈失真校準電路128來校準時脈樹之一或多個分支上之時脈信號以減輕及/或消除較靠近電路晶粒130上之電路(例如積體電路126)之一或多個點處之工作週期失真。例如，時脈失真校準電路128可取樣及校準沿時脈樹之多點處之時脈信號，該等點(1)位於電路晶粒130內以適應外部及內部兩種失真源，但(2)與時脈樹相距不遠以分成各導致不同電路、展現各種量級之失真及需要單獨校準之若干時脈分支。此外，在包含複數個電路晶粒130之實施例中，系統101可利用複數個晶粒130中之所有電路晶粒130或電路晶粒130之一子集上之時脈失真校準電路128。在此等及其他實施例中，除其他校準電路(例如一DLL校準電路及/或電路裝置100內之所有電路晶粒之一共同外部時脈失真校準電路128)及/或其他技術(例如所有電路晶粒之一通用靜態修整值)之外，亦可使用內部時脈失真校準電路128，或可使用內部時脈失真校準電路128來替代該其他校準電路及/或該其他技術。再者，如圖2及圖3所繪示之實施例中所展示，時脈失真校準電路128占用比用於校準之其他電路(例如DLL校 準電路)小之面積及消耗比其少之電力。時脈失真校準電路128亦無需一暖機週期且能夠在時脈信號之第一反覆期間開始校準。另外，時脈失真校準電路128可利用專用於各個別電路晶粒130之穩定修整(例如數位修整)及偏壓(例如電壓及/或電流)值以消除時脈信號所展現之工作週期失真之晶粒間變動。
圖2係根據本發明之一實施例之具有時脈失真校準電路228(例如圖1之時脈失真校準電路128)之一電路晶粒230(例如一半導體晶粒)之一方塊圖。例如，電路晶粒230可為圖1中所繪示之電路晶粒130。如圖中所展示，電路晶粒230經由一時脈樹之時脈分支223(例如圖1之時脈分支123)上之輸入clkf及clkf_n來引入一外部差動時脈信號。如上文所闡釋，輸入至電路晶粒230中之時脈信號可已包含來自電路晶粒230外之來源之工作週期失真(例如歸因於系統101之板級設計及/或其他來源)。在其他實施例中，電路晶粒230可包含一內部時脈產生器(例如圖1之時脈產生器120)且可使用由時脈產生器產生之一內部分配時脈信號。
透過電路晶粒230之輸入clkf及clkf_n來輸入之時脈信號之互補電壓信號透過電路晶粒230之一各自緩衝器233及234、一差動多工器235及路由及緩衝電路236來輸入。在此點處，互補電壓信號clk及clk_n形成一或多個pd_dqs_pair 237，其等經由時脈樹之(若干)時脈分支224(例如圖1之(若干)時脈分支124)路由至電路晶粒230之其他積體電路226(例如圖1之積體電路126)。換言之，此點表示沿電路晶粒230之內部時脈路徑之一共同點，其係在電壓信號clk及clk_n在多個方向上分支傳輸至其他積體電路226之前最遠離輸入clkf及clkf_n之一點。如上文所提及，工作週期失真可在此共同點之前沿內部時脈路徑自來源加至時脈信號且可累積已由 沿位於電路晶粒230外之時脈路徑遇到之來源引入之失真。如圖2中所繪示，自此共同點開始，時脈失真校準電路228取樣時脈信號。然而，在其他實施例中，時脈失真校準電路228可在沿電路晶粒230之內部時脈路徑之其他點處取樣時脈信號。例如，時脈失真校準電路228可在時脈信號輸入至輸入緩衝器233及234中(例如僅校準外加工作週期失真)、輸入至差動多工器235中、輸入至路由及緩衝電路236中及/或輸入至電路晶粒230上之其他積體電路226中(例如在沿(若干)時脈分支224之一或多個點處)之前及/或其之後取樣時脈信號。在此等及其他實施例中，電路晶粒230可包含多個時脈失真校準電路228且可取樣及校準沿上述內部時脈路徑之所有點及點之一子集處之時脈信號。
根據本發明之一實施例，時脈失真校準電路228可包含緩衝器238及239、低通濾波器241及242、一比較器243(例如一自動歸零比較器)、一狀態機231及偏壓電路232。在其他實施例中，時脈失真校準電路可包含此等組件之任何組合及/或可省略一些或所有此等組件。
根據本發明之一態樣，時脈失真校準電路228取樣時脈信號之互補電壓信號clk及clk_n以校準各電壓信號clk及clk_n之工作週期。更具體而言，時脈失真校準電路228使電壓信號clk及clk_n通過各自低通濾波器241及242，低通濾波器241及242將電壓信號clk及clk_n轉換為電壓信號clk及clk_n之工作週期之直流(dc)位準(例如類比位準)表示。比較器243將dc位準表示轉換為數位信號表示，比較數位信號表示，且將比較之一或多個結果提供至狀態機231。狀態機231執行一演算法(例如一對分掃描演算法及/或二分搜尋)以計算及/或調整(例如使用一查找表)一或多個修整值(例如數位修整值)，該一或多個修整值用於減小具有較大工作週期 之電壓信號之工作週期及增大具有較小工作週期之電壓信號之工作週期。將該(等)修整值傳遞至偏壓電路232，偏壓電路232將該(等)修整值轉換為經由對應輸入緩衝器233及234饋送至電壓信號clk及clk_n之(若干)偏壓電壓及/或(若干)偏壓電流。
現參考圖3，除圖3之時脈失真校準電路328包含額外多工器351及352及連接至其輸入%x及%y之各自分壓器電路(圖中未展示)之外，所繪示之電路晶粒330類似於圖2之電路晶粒230。如下文將相對於圖6B更詳細描述，多工器351及352提供通過/失敗檢查功能性來判定互補電壓信號clk及clk_n之工作週期是否足夠。此外，多工器351及352允許時脈失真校準電路328更精細地調諧差動時脈信號之互補電壓信號clk及clk_n之工作週期。在其他實施例中，電路晶粒330可引入及/或使用一單端時脈信號(例如輸入clkf及/或輸入clkf_n上之一電壓信號及/或輸入clkf及/或輸入clkf_n上之一參考信號)且可根據下文將相對於圖6B描述之方法來校準單端時脈信號之工作週期。
圖4至圖5C係一差動時脈信號之互補電壓信號之信號圖。參考圖4，其繪示來自具有混合器之一時脈結構之互補電壓信號clk及clk_n。如圖中所展示，各電壓信號clk及clk_n具有一理想50%工作週期，其意謂電壓信號clk之脈衝時間恰好等於電壓信號clk之週期之一半。類似地，互補電壓信號clkf_n之脈衝時間恰好等於電壓信號clk_n之週期之一半。因為電壓信號clk及clk_n取自具有混合器之一時脈結構，所以電壓信號clk之上升邊緣與其互補電壓信號clkf_n之下降邊緣對準。因此，為了時序目的，使用雙倍資料速率轉移之一電路將在時脈信號處於一第一狀態(例如「1」)中時(即，在電壓信號clk呈高態且電壓信號clk_n呈低態時)具 有相同於在時脈信號處於一第二狀態(例如「0」)中時(即，在電壓信號clk呈低態且電壓信號clk_n呈高態時)用於處理及/或轉移資料之時序餘裕之用於處理及/或轉移資料之時序餘裕(例如時間量)。
圖5A係互補電壓信號clk及clk_n之一信號圖。如圖中所展示，電壓信號clk之工作週期已自50%失真至75%。如上文所闡釋，此失真之共同來源包含構成時脈樹之放大器、時脈樹之放大器級之間的長傳播距離及/或時脈樹之對應時脈分支之寄生導體電容。此失真可自一個別電路晶粒外之來源(例如電路晶粒130、230及/或330上之輸入clkf及clkf_n之前遇到之來源；圖1至圖3)引入及/或可自沿個別電路晶粒之內部時脈路徑遇到之來源(例如電路晶粒130、230及/或330內之來源)引入。
圖5B及圖5C係根據本發明之實施例之由時脈失真校準電路校準之後之互補電壓信號clk及clk_n之信號圖。如參考圖5B可見，在校準(例如藉由時脈失真校準電路128、228及/或328；圖1至圖3)之後，電壓信號clk之工作週期已自75%減小至62.5%，且電壓信號clk_n之工作週期已自50%增大至62.5%。如圖中所展示，電壓信號clk之上脈衝時間與電壓信號clk_n之下脈衝時間完全對準，且反之亦然。因此，使用雙倍資料速率轉移之一電路具有增加時序餘裕(例如更多時間量)以在時脈信號處於第一狀態中及時脈信號處於第二狀態中時處理及/或轉移資料。現參考圖5C，在校準(例如藉由時脈失真校準電路128及/或328；圖1及/或圖3)之後，電壓信號clk及/或clk_n之工作週期可自62.5%進一步減小至52.5%(例如使用多工器351及/或352；圖3)。如圖中所展示，電壓信號clk之上脈衝時間繼續與電壓信號clk_n之下脈衝時間完全對準，且反之亦然。然而，在時脈信號處於第一狀態(例如「1」)中時用於處理及/或轉移資料之 時序餘裕已減少，而在時脈信號處於第二狀態(例如「0」)中時用於處理及/或轉移資料之時序餘裕已增加。因此，由時脈信號之一完整週期界定之時序餘裕(例如時間量)更均勻地分佈於時脈信號之兩個狀態之間，使得使用雙倍資料速率轉移之一電路在時脈信號處於第一狀態中時具有更類似於在時脈信號處於第二狀態中時用於處理及/或轉移資料之時序餘裕之用於處理及/或轉移資料之一時序餘裕。
圖6A係繪示根據本發明之實施例之針對操作時脈失真校準電路(例如時脈失真校準電路128、228及/或328)之一方法之一常式660的一流程圖。圖6B係繪示根據本發明之一些實施例之針對操作時脈失真校準電路(例如時脈失真校準電路128及/或328)之一方法之一常式670的一流程圖。例如，可在自一時脈產生器(例如時脈產生器120；圖1)接收一時脈信號(例如在一電路晶粒處)之後由時脈失真校準電路之各種組件自動執行常式660及670。在其他實施例中，可(例如)在一電路裝置控制器(例如電路裝置100之控制器106；圖1)、一電路晶粒控制器(例如位於電路晶粒130、230及/或330上之一控制器)及/或一主機裝置(例如主機裝置108；圖1)之指導下由時脈失真校準電路之各種組件執行常式660及670。
參考圖6A(及圖5A及圖5B(為了繪示))，常式660獲得一時脈信號之電壓信號clk及clk_n之工作週期之直流(dc)位準(例如類比位準)表示(區塊661)。例如，常式660可使圖5A之互補電壓信號clk及clk_n分別通過緩衝器238及239(圖2及圖3)及分別通過低通濾波器241及242(圖2及圖3)以獲得電壓信號clk及clk_n之工作週期之dc位準表示。
在區塊662中，常式660可(1)將電壓信號clk及clk_n之工作週期之dc位準表示轉換為電壓信號clk及clk_n之工作週期之數位信號表示 且(2)比較數位信號表示以判定哪個工作週期較大及哪個工作週期較小。例如，常式660可將工作週期之dc位準表示傳遞至能夠處置非常小電壓偏移之一比較器(例如比較器243；圖2及圖3)(例如一自動歸零比較器)以將dc位準表示轉換為數位信號表示且使數位信號表示相互比較。在包含具有一或多個多工器之時脈失真校準電路(例如時脈失真校準電路128及/或328；圖1及/或圖3)之實施例中，常式660可將dc位準表示選擇性地饋送(例如使用選擇輸入，例如多工器351及352之各自選擇輸入Sel_1及Sel_2；圖3)至比較器以被轉換為數位信號表示。接著，比較器可將數位信號表示之一比較結果傳遞至一狀態機(例如狀態機231；圖2及圖3)以指示電壓信號clk及clk_n之哪個工作週期較大及哪個較小。在圖5A所繪示之實例中，自比較器發送至狀態機之結果將指示電壓信號clk之工作週期大於電壓信號clk_n之工作週期。在一些實施例中，結果可包含工作週期之間的差之量值之一數位信號表示。例如，若1.0V等於電壓信號之整個週期，則圖5A中之電壓信號clk及clk_n之比較結果可包含工作週期相差0.25V(即，(1.0V*75%)-(1.0V*50%)或0.75V-0.50V)之一指示。在其他實施例中，結果可指示兩個工作週期之平均值(例如平均數、中位數、眾數等等)。例如，若1.0V等於電壓信號之整個週期，則圖5A中之電壓信號clk及clk_n之比較結果可包含工作週期之平均值(例如平均數)係0.625V(即，62.5%或((1.0V*75%)+(1.0V*50%))/2)之一指示。在其他實施例中，結果可僅包含一電壓信號之一工作週期之哪個數位信號相對於另一電壓信號之工作週期之數位信號較大之一指示。
在區塊663中，常式660可計算/調整電路晶粒之一或多個數位修整值且儲存該(等)數位修整值。在一些實施例中，該(等)數位修整 值可共同對應於電壓信號clk及clk_n。在其他實施例中，一些或所有該(等)數位修整值可僅對應於電壓信號clk或電壓信號clk_n。例如，時脈失真校準電路之狀態機(例如狀態機231；圖2及圖3)可執行一對分掃描演算法及/或二分搜尋(例如經由多次反覆)以計算及/或調整該(等)數位修整值且儲存該(等)數位修整值(例如儲存於狀態機、電路裝置之一控制器、電路晶粒之一控制器及/或一主機裝置上)。在其中狀態機將該(等)數位修整值儲存於除狀態機之外之一位置處之實施例中，可將該(等)數位修整值提供至狀態機(例如當啟動時脈失真校準電路時)。在此等及其他實施例中，可將該(等)數位修整值傳遞至狀態機以驗證該(等)所傳遞之數位修整值及/或驗證儲存於狀態機上之(若干)數位修整值。
(若干)新計算及/或調整之數位修整值可用於使具有較大工作週期之電壓信號之工作週期變小及/或使具有較小工作週期之電壓信號之工作週期變大。在其中來自比較器之結果包含工作週期之間的差之量值之一指示的實施例中，狀態機可計算及/或調整該(等)修整值(例如使用一查找表、一對分掃描演算法及/或二分搜尋)以使較大工作週期減小差之量值之一半及使較小工作週期增大差之量值之一半。例如，使用圖5A及圖5B中所繪示之實例，狀態機可調整該(等)修整值以使電壓信號clk之工作週期減小12.5%及使電壓信號clk_n之工作週期增大12.5%。相比而言，在其中來自比較器之結果包含工作週期之平均值(例如平均數、中位數、眾數等等)之一指示的實施例中，狀態機可計算及/或調整該(等)修整值(例如使用一查找表、一對分掃描演算法及/或二分搜尋)以設定等於工作週期之平均值之兩個工作週期。例如，使用圖5A及圖5B中所繪示之實例，狀態機可調整該(等)修整值以使電壓信號clk及clk_n兩者之工作週期等於工作 週期之平均數(例如62.5%)。在其中發送至狀態機之結果僅包含一電壓信號之哪個工作週期相對於另一電壓信號之工作週期較大之一指示的其他實施例中，狀態機可計算及/或調整該(等)修整值以使較大工作週期減小及使較小工作週期增大一或多個預定值(例如一或多個預設百分比)。例如，使用圖5A及圖5B中所繪示之實例，狀態機可計算及/或調整該(等)數位修整值以使電壓信號clk之工作週期減小12.5%(即，一預設百分比)及使電壓信號clk_n之工作週期增大12.5%(即，相同或一不同預設百分比)。在此等及其他實施例中，亦可根據時脈失真校準電路之先前反覆之結果來計算及/或調整該(等)修整值。例如，在校準圖5A之電壓信號clk及clk_n之一第一反覆中，時脈失真校準電路可使工作週期調整12.5%。在下一反覆中，時脈失真校準電路應注意到(例如自比較器發送至狀態機之結果)，第二反覆中之電壓信號clk及clk_n之工作週期之間的差小於或大於第一反覆中之差且可因此計算及/或調整該(等)數位修整值以使電壓信號clk及clk_n之工作週期調整小於、大於及/或等於第一反覆中所作之調整之量(例如小於、大於及/或等於12.5%之一百分比)。
在區塊664中，常式660可將該(等)數位修整值轉換為可用於校準時脈信號之電壓信號之工作週期以消除工作週期失真之一或多個偏壓電壓及/或偏壓電流。例如，狀態機可將該(等)數位修整值傳遞至偏壓電路(例如偏壓電路232；圖2及圖3)，該偏壓電路可將該(等)數位修整值轉換為一或多個偏壓電壓及/或偏壓電流。偏壓電路可在電路晶粒之內部時脈路徑開始時(例如直接在時脈分支223上之輸入clkf及clkf_n之後或其後不久；圖2及圖3)將一或多個偏壓電壓及/或偏壓電流饋送至對應輸入緩衝器(例如輸入緩衝器233及234；圖2及圖3)中。在一些實施例中，常式660 可自動返回至區塊661以執行時脈失真校準之下一反覆。在其他實施例中，常式660可等待返回至區塊661，直至被指示返回(例如藉由電路裝置100之控制器106、電路晶粒130、230及/或330內之一控制器及/或主機裝置108)。依此方式，常式660能夠藉由計算一或多個最佳化數位修整值來校準(例如經由一單一及/或多次反覆)一差動時脈信號之互補電壓信號之工作週期以消除由外部及/或內部失真源引入之失真。
現參考圖6B，常式670可檢查電壓信號clk之工作週期及/或電壓信號clk_n之工作週期是否足夠。在一些實施例中，可在執行常式660之前執行常式670。在此等及其他實施例中，可在常式660之一單一反覆之後及/或在常式660之所有反覆或反覆之一子集之後執行常式670。在其他實施例中，常式670可與常式660同時執行(例如在包含多個時脈失真校準電路及/或時脈失真校準電路之多個組件之實施例中)。
在區塊671中，常式670獲得電壓信號clk及/或clk_n之(若干)工作週期之(若干)直流(dc)位準(例如類比位準)表示，類似於上文所討論之常式660之區塊661。在區塊672中，常式670(1)將可接受工作週期之一或多個電壓表示轉換為該(等)可接受工作週期之(若干)數位信號表示，(2)將電壓信號clk及/或clk_n之該(等)工作週期之一或兩個dc位準表示轉換為(若干)數位信號表示，且(3)比較(若干)可接受工作週期之該(等)數位信號表示與電壓信號clk及/或cl_n之該(等)工作週期之該(等)數位信號表示，類似於常式660之區塊662。例如，一電路晶粒(例如電路晶粒130及/或330；圖1及圖3)可包含經組態以將(若干)可接受工作週期之一或多個電壓表示(例如一或多個臨限位準)傳遞至時脈失真校準電路之多工器(例如多工器351及352；圖3)之輸入(例如輸入%x及%y；圖3)之分壓器電路。 儘管多工器351及352在圖3中繪示為具有相同輸入%x及%y，但傳送至此等輸入之電壓值(例如臨限位準)可變動及/或可使用分壓器電路來調整。例如，在一些實施例中，傳送至多工器351之輸入%x及%y之電壓值可相同及/或可變動。在此等及其他實施例中，傳送至多工器351之輸入%x及%y之電壓值可相同於及/或可不同於傳送至多工器352之輸入%x及%y之電壓值。在此等及進一步實施例中，在一第一反覆中傳送至多工器351及/或多工器352之輸入%x及%y之電壓值可相同於及/或可不同於在一第二反覆中傳送至相同各自輸入之電壓值(例如藉由調整及/或程式化分壓器電路)。
多工器可連接至一比較器(例如比較器243；圖3)且可經組態以將以下各者選擇性地饋送至比較器中：(1)附接至輸入%x及/或%y之(若干)電壓表示及/或(2)電壓信號clk及/或clk_n之(若干)工作週期之(若干)dc位準表示。在一些實施例中，一多工器(例如多工器351；圖3)將一電壓信號(例如電壓信號clk；圖3)之一工作週期之一直流位準(例如類比位準)表示選擇性地饋送(例如使用該一多工器之一選擇輸入，例如選擇輸入Sel_1；圖3)至一比較器(例如比較器243；圖3)中，而另一多工器(例如多工器352；圖3)將(若干)可接受工作週期之一直流位準(例如類比位準)表示(例如一臨限位準)自另一多工器之一輸入(例如多工器352之輸入%x及/或%y)選擇性地饋送(例如使用該另一多工器之一選擇輸入，例如選擇輸入至Sel_2；圖3)至比較器中。比較器243可依類似於上文所討論之常式660之區塊662之一方式將(若干)可接受工作週期之該(等)dc位準表示及/或該(等)電壓表示(例如該(等)臨限位準)轉換為數位信號表示且比較該等數位信號表示。在其他實施例中，時脈失真校準電路可包含兩個以上多工器，且常式670可經組態以在常式670之相同反覆中連續比較電壓信號clk及/或 clk_n之(若干)工作週期之(若干)數位信號表示與(若干)可接受工作週期之(若干)數位信號表示(例如(若干)臨限位準)。在此等及其他實施例中，常式670可比較電壓信號clk及/或clk_n之(若干)工作週期之(若干)數位信號表示與連接至多工器之輸入%x及/或%y之(若干)可接受工作週期之一或多個數位表示(例如(若干)臨限位準)之任何組合。
在區塊673中，常式670可判定電壓信號clk及/或clk_n之工作週期是否足夠。例如，若(1)常式670(例如使用比較器243)比較電壓信號clk之工作週期之數位信號表示與一最大可接受工作週期(例如程式化至一分壓器電路中且由分壓器電路提供)之一數位信號表示且(2)常式670(例如使用狀態機231)自比較結果注意到，電壓信號clk之數位信號表示小於或等於最大可接受工作週期(例如最大臨限位準)之數位信號表示，則常式670(例如使用狀態機)可判定電壓信號clk之工作週期係足夠的且可儲存一或多個最終數位修整值(例如儲存於狀態機231、一電路晶粒、控制器106及/或主機裝置108處)及/或否則可驗證(若干)已計算及/或儲存之數位修整值(區塊676)。
替代地，若(1)常式670比較電壓信號clk之工作週期之數位信號表示與最大可接受工作週期(例如最大臨限位準)之數位信號表示且(2)常式670自比較結果注意到，電壓信號clk之數位信號表示大於或等於最大可接受工作週期之數位信號表示，則常式670(例如使用狀態機)可判定電壓信號之工作週期係不夠的且可在區塊661中開始常式660。在此等及其他實施例中，常式670可計算及/或調整一或多個數位修整值(例如兩個電壓信號clk及clk_n之一共同數位修整值及/或僅對應於電壓信號clk之一數位修整值)。例如，常式670可調整對應於電壓信號clk及/或clk_n之(若干) 工作週期之(若干)數位修整值以使電壓信號clk及/或clk_n之該(等)工作週期調整一預定值(例如一預設百分比)。在區塊675中，常式670可將該(等)數位修整值轉換為一或多個偏壓電壓及/或偏壓電流(例如使用偏壓電路232)且可將該一或多個偏壓電壓及/或偏壓電流饋送回內部時脈路徑，類似於常式660之區塊664。常式670可自動返回至區塊671以檢查該(等)電壓信號clk及clk_n之該(等)工作週期是否足夠及/或可自動進行至區塊676以儲存及/或驗證該(等)數位修整值。在其他實施例中，常式670可等待返回至區塊671及/或可等待進行至區塊676，直至被指示返回及/或進行(例如藉由電路裝置100之控制器106、電路晶粒130、230及/或330內之一控制器及/或主機裝置108)。
儘管為了繪示而在比較(若干)電壓信號clk及clk_n之(若干)工作週期之(若干)數位信號表示與一最大可接受工作週期(例如一最大臨限位準)之一數位信號表示的背景下討論常式670，但常式670亦可在比較(若干)電壓信號clk及clk_n之(若干)工作週期之(若干)數位信號表示與一最大可接受工作週期(例如一最大臨限位準)之一數位信號表示及/或任何電壓值(例如任何臨限位準)之一數位信號表示的背景下操作，分壓器電路可將該最大可接受工作週期之數位信號表示及/或該任何電壓值之數位信號表示傳送至多工器351及/或352之輸入。此外，儘管上文在獲得一時脈信號之(若干)工作週期之(若干)直流(dc)位準(例如類比位準)表示且將該(等)dc位準表示轉換為(若干)數位信號表示的背景下討論圖6A及圖6B之常式660及670，但本發明不受限於此。例如，根據本發明之一實施例之時脈失真校準電路可在不取得(若干)工作週期之(若干)dc位準(例如類比位準)表示之情況下獲得時脈信號之(若干)工作週期之(若干)數位信號表示。在其他 實施例中，時脈失真校準電路可取得時脈信號之(若干)工作週期之(若干)dc位準(例如類比位準)表示且在無需獲得時脈信號之(若干)工作週期及/或(若干)可接受工作週期(例如臨限位準)之數位信號表示之情況下使該(等)dc位準表示相互比較及/或與該(等)可接受工作週期之(若干)電壓值表示比較。在其他實施例中，時脈失真校準電路可獲得時脈信號之(若干)工作週期之(若干)數位信號表示，將該(等)工作週期之該(等)數位信號表示轉換為時脈信號之該(等)工作週期之(若干)dc位準(例如類比位準)表示，且使該(等)dc位準表示相互比較及/或與(若干)可接受工作週期(例如臨限位準)之(若干)dc位準(例如類比位準)表示比較。
圖5B及圖5C繪示使用常式670來使圖5B之電壓信號clk及clk_n通過時脈失真校準電路(例如時脈失真校準電路128及/或328；圖1及/或圖3)之一結果之一實例。如上文所討論，圖5B繪示透過常式660之一或多次反覆來運行之後之電壓信號clk及clk_n之工作週期。常式670可獲得圖5B之電壓信號clk及/或clk_n之(若干)工作週期之(若干)直流(dc)位準(例如類比位準)表示(例如使用低通濾波器241及/或242)。在此實例中，連接至多工器351及352之輸入%x及%y之(若干)分壓器電路在一第一反覆中將一最大可接受工作週期(例如60%之一最大臨限位準)之dc位準表示傳送至多工器351之輸入%y及多工器352之輸入%y且將一最小可接受工作週期(例如40%之一最小臨限位準)傳送至多工器351之輸入%x及多工器352之輸入%x。舉例而言，常式670可在第一反覆中(例如使用多工器351及352之選擇輸入Sel_1及Sel_2；圖3)將電壓信號clk之工作週期之dc位準表示及最大可接受工作週期(例如60%之最大臨限位準)之dc位準表示傳遞至比較器(例如藉由使用多工器351之選擇輸入Sel_1及多工器352之選擇輸入 Sel_2)。常式670可將所傳遞之dc位準表示轉換為數位信號表示且可比較數位信號表示(例如使用比較器243)以產生一比較結果。在所繪示之實例中，結果將表明，電壓信號clk之工作週期(即，62.5%)大於最大可接受工作週期(例如60%之最大臨限位準)。常式670可判定電壓信號clk之工作週期係不夠的且可在區塊661中開始常式660以繼續校準電壓信號clk及clk_n之工作週期。另外或替代地，常式670可計算及/或調整與電壓信號clk相關聯之一或多個數位修整值以使電壓信號之工作週期減小(例如)一預定值(例如等於最大及/或最小可接受工作週期(例如臨限位準)與一50%工作週期之間的差之一預設百分比)。在所繪示之實施例中，常式670可計算及/或調整與電壓信號clk相關聯之一或多個數位修整值以使電壓信號clk之工作週期減小10%(即，臨限位準(60%)與一50%工作週期之間的百分比差量)。接著，常式670可進行(若干)新數位修整值之儲存(例如儲存於狀態機231處)及/或可返回至區塊671以進行常式670之下一反覆。
在常式670之一第二反覆中，常式670可比較圖5B之電壓信號clk_n之工作週期之一數位信號表示與最大可接受工作週期(例如60%之最大臨限位準)之數位信號表示且因此計算及/或調整與電壓信號clk_n相關聯之一或多個數位修整值以依類似於上文所討論之電壓信號clk之工作週期之校準之一方式校準電壓信號clk_n之工作週期。依此方式，常式670可校準圖5B之電壓信號clk及/或clk_n之工作週期以消除工作週期失真且達成圖5C中之電壓信號clk及clk_n之工作週期。在具有兩個以上多工器之其他實施例中，可在常式670之第一反覆(例如接續於電壓信號clk之工作週期之校準之後或與電壓信號clk之工作週期之校準同時)期間依一類似方式校準電壓信號clk_n之工作週期。
在常式670之後續反覆中，可藉由程式化及/或調整連接至多工器351及/或352之輸入%x及/或%y以傳送一最小可接受工作週期(例如一最小臨限位準)及/或其他可接受工作週期(例如其他臨限位準)之直流表示之分壓器電路來比較電壓信號clk及clk_n之工作週期之數位信號表示與最小可接受工作週期及/或其他可接受工作週期之輸入信號表示。例如，在圖5C所繪示之關於電壓信號clk及clk_n之常式670之後續反覆中，可比較電壓信號clk_n之工作週期之一數位信號表示與傳送至多工器351之輸入%x及/或輸入%y之一不同最大可接受工作週期(例如51%之一不同臨限位準)之一數位信號表示。因此，常式670可(1)計算及/或調整與電壓信號clk_n相關聯之一或多個數位修整值以使電壓信號clk_n之工作週期減小一不同預定值(例如0.5%、1%、2.5%等等之一不同預設百分比)，(2)儲存(若干)新數位修整值，及/或(3)在區塊661中開始常式660以進一步校準電壓信號clk及clk_n。依此方式，圖3中所繪示之實施例及圖6B中所繪示之常式670提供通過/失敗檢查功能性至圖6A中所繪示之常式660及/或允許時脈失真校準電路(例如時脈失真校準電路128及/或328；圖1及圖3)更精細地調諧時脈信號之互補電壓信號clk及clk_n之工作週期(例如當互補電壓信號之工作週期匹配時及/或當電壓信號clk及clk_n之工作週期在常式660之多次反覆中振盪約50%工作週期指標時)。
圖7係根據本發明之實施例之包含一電路裝置之一系統之一示意圖。上文參考圖1至圖6B所描述之前述電路裝置之任何者可併入至各種更大及/或更複雜系統之任何者中，該等系統之一代表性實例係圖7中所示意性展示之系統790。系統790可包含一電路裝置總成700、一電源792、一驅動器794、一處理器796及/或其他子系統及組件798。電路裝置 總成700可包含大體上類似於上文參考圖1至圖6B所描述之電路裝置之特徵的特徵且因此可包含時脈失真校準之各種特徵。所得系統790可執行各種功能之任何者，諸如記憶體儲存、資料處理及/或其他適合功能。因此，代表性系統790可包含(但不限於)手持裝置(例如行動電話、平板電腦、數位閱讀器及數位音訊播放器)、電腦、車輛、電器及其他產品。系統790之組件可收容於一單一單元中或分佈於多個互連單元上(例如透過一通信網路)。系統790之組件亦可包含遠端裝置及各種電腦可讀媒體之任何者。
應自上文瞭解，本文已為了繪示而描述本發明之特定實施例，但可在不背離本發明之情況下作出各種修改。例如，一電路裝置(例如電路裝置100；圖1)可包含一或多個外部時脈失真校準電路(例如時脈失真校準電路128、228及/或328；圖1至圖3)以在將時脈信號輸入至個別電路晶粒及/或控制器106中之前及/或其之後校準時脈信號。在此等及其他實施例中，電路裝置可包含用於一單端時脈信號之一或多個時脈失真校準電路。例如，時脈失真校準電路可引入一單端時脈信號(例如使用一單一輸入緩衝器)且依類似於上文所討論之常式670之一方式經由一單一多工器來比較時脈信號之工作週期之數位信號表示與可接受工作週期之數位信號表示。此外，亦可在其他實施例中組合或消除特定實施例背景下所描述之本發明之特定態樣。再者，儘管已在該等實施例之背景下描述與本發明之特定實施例相關聯之優點，但其他實施例亦可展現此等優點且未必需要落於本發明之範疇內之所有實施例展現此等優點。因此，本發明及相關聯技術可涵蓋未明確展示或描述之其他實施例。
223‧‧‧時脈分支
224‧‧‧時脈分支
226‧‧‧積體電路
228‧‧‧時脈失真校準電路
230‧‧‧電路晶粒
231‧‧‧狀態機
232‧‧‧偏壓電路
233‧‧‧輸入緩衝器
234‧‧‧輸入緩衝器
235‧‧‧差動多工器
236‧‧‧路由及緩衝電路
237‧‧‧pd_dqs_pair
238‧‧‧緩衝器
239‧‧‧緩衝器
241‧‧‧低通濾波器
242‧‧‧低通濾波器
243‧‧‧比較器
clk‧‧‧電壓信號
clk_n‧‧‧電壓信號
clkf‧‧‧輸入
clkf_n‧‧‧輸入

Claims (27)

  1. 一種半導體裝置，其包括時脈失真校準電路，該時脈失真校準電路經組態以：比較一時脈信號之一第一電壓信號之一第一工作週期與與該第一電壓信號互補之該時脈信號之一第二電壓信號之一第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之該第一工作週期及該第二工作週期相關聯之一修整值(trim value)，以使該第一工作週期及該第二工作週期調整至該第一工作週期及該第二工作週期之平均值；及使用該經調整之修整值來校準該第一電壓信號及該第二電壓信號之該第一工作週期及該第二工作週期之至少一者。
  2. 如請求項1之半導體裝置，其中該時脈失真校準電路經進一步組態以：使用一第一低通濾波器來獲得該第一工作週期之一第一直流(dc)位準表示；使用一第二低通濾波器來獲得該第二工作週期之一第二dc位準表示；及使用一比較器來將該第一dc位準表示及該第二dc位準表示分別轉換為一第一數位信號表示及一第二數位信號表示。
  3. 如請求項2之半導體裝置，其中該時脈失真校準電路經組態以藉由使 用該比較器比較該第一數位信號表示與該第二數位信號表示來比較該第一工作週期與該第二工作週期。
  4. 如請求項1之半導體裝置，其中該時脈失真校準電路經組態以使用一狀態機來調整該修整值。
  5. 如請求項1之半導體裝置，其中該時脈失真校準電路經進一步組態以：(1)將該修整值轉換為一或多個偏壓電壓及/或偏壓電流；及(2)藉由將該一或多個偏壓電壓及/或偏壓電流施加於該第一電壓信號及該第二電壓信號之各自一對應第一輸入緩衝器及一對應第二輸入緩衝器之至少一者來校準該第一工作週期及該第二工作週期之至少一者。
  6. 如請求項5之半導體裝置，其中該時脈失真校準電路經組態以使用偏壓電路來將該修整值轉換為該一或多個偏壓電壓及/或偏壓電流。
  7. 如請求項1之半導體裝置，其中該修整值係與該第一電壓信號之該第一工作週期相關聯之一第一修整值，且其中該時脈失真校準電路經進一步組態以追蹤該第一修整值及與該第二電壓信號之該第二工作週期相關聯之一第二修整值。
  8. 如請求項7之半導體裝置，其中該時脈失真校準電路經進一步組態以：比較該第一工作週期與一臨限值；及 基於該第一工作週期與該臨限值之該比較來調整該第一修整值。
  9. 如請求項8之半導體裝置，其中該時脈失真校準電路經組態以調整該第一修整值以使該第一工作週期調整取決於該臨限值之一量。
  10. 如請求項1之半導體裝置，其中該時脈失真校準電路經進一步組態以比較該第一工作週期與一臨限值。
  11. 如請求項10之半導體裝置，其中該時脈失真校準電路經進一步組態以基於該第一工作週期與該臨限值之該比較來調整該修整值。
  12. 如請求項1之半導體裝置，其中該時脈失真校準電路經組態以調整該修整值以：(1)使該第一電壓信號之該第一工作週期減小該第一工作週期與該第二電壓信號之該第二工作週期之間的一差之一半；及(2)使該第二電壓信號之該第二工作週期增大該差之一半。
  13. 如請求項1之半導體裝置，其進一步包括經組態以產生該時脈信號之一時脈產生器。
  14. 一種操作時脈失真校準電路之方法，其用以校準一時脈信號之一第一電壓信號之一第一工作週期及該時脈信號之一第二電壓信號之一第二工作週期，該方法包括：量測該第一工作週期； 量測該第二工作週期；比較該第一工作週期與該第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之至少一者相關聯之一修整值，以使該第一工作週期及/或該第二工作週期調整至該第一工作週期及該第二工作週期之平均值；將該修整值轉換為一或多個偏壓電壓及/或偏壓電流；及藉由將該一或多個偏壓電壓及/或偏壓電流施加於該第一電壓信號及該第二電壓信號之各自一對應第一輸入緩衝器及一對應第二輸入緩衝器之至少一者來校準該第一工作週期及該第二工作週期之至少一者。
  15. 如請求項14之方法，其中量測該第一工作週期包括獲得該第一工作週期之一第一直流(dc)位準表示，且其中量測該第二工作週期包括獲得該第二工作週期之一第二dc位準表示。
  16. 如請求項15之方法，其進一步包括：將該第一dc位準表示轉換為該第一工作週期之一第一數位信號表示；及將該第二dc位準表示轉換為該第二工作週期之一第二數位信號表示。
  17. 如請求項14之方法，其中量測該第一工作週期包括獲得該第一工作週期之一第一直流(dc)位準表示，及該方法進一步包括：產生一可接受工作週期之一dc位準表示； 將該可接受工作週期之該dc位準表示轉換為該可接受工作週期之一第二數位信號表示；比較該第一數位信號表示與該第二數位信號表示；及基於該第一數位信號表示與該第二數位信號表示之該比較來判定該第一工作週期是否足夠。
  18. 如請求項17之方法，其中該一或多個偏壓電壓及/或偏壓電流係一第一組偏壓電壓及/或偏壓電流，且其中該方法進一步包括：基於該第一工作週期係不夠之一判定來調整該修整值；將該修整值轉換為一第二組偏壓電壓及/或偏壓電流；及藉由將該第二組偏壓電壓及/或偏壓電流中之至少一偏壓電壓及/或偏壓電流施加於該第一電壓信號之該對應第一輸入來使該第一工作週期校準一預定值。
  19. 如請求項18之方法，其中該修整值係與該第一電壓信號之該第一工作週期相關聯之一第一修整值，且其中該方法進一步包括追蹤該第一修整值及與該第二電壓信號之該第二工作週期相關聯之一第二修整值。
  20. 一種用於時脈失真校準之系統，其包括：一主機裝置；及複數個半導體晶粒，其等可操作地連接至該主機裝置，其中該複數個半導體晶粒之一或多個半導體晶粒包含時脈失真校準電路，該時脈失真校準電路經組態以： 比較一時脈信號之一第一電壓信號之一第一工作週期與與該第一電壓信號互補之該時脈信號之一第二電壓信號之一第二工作週期；基於該比較，調整與該第一電壓信號及該第二電壓信號之該第一工作週期及該第二工作週期之至少一者相關聯之一修整值，以使該第一工作週期及/或該第二工作週期調整至該第一工作週期及該第二工作週期之平均值；及使用該經調整之修整值來校準該第一電壓信號及該第二電壓信號之各自該第一工作週期及該第二工作週期之至少一者。
  21. 如請求項20之系統，其中該時脈失真校準電路經進一步組態以：使用一第一低通濾波器來獲得該第一工作週期之一第一直流(dc)位準表示；使用一第二低通濾波器來獲得該第二工作週期之一第二dc位準表示；及使用一比較器來將該第一dc位準表示及該第二dc位準表示分別轉換為一第一數位信號表示及一第二數位信號表示。
  22. 如請求項21之系統，其中該時脈失真校準電路經組態以藉由使用該比較器比較該第一數位信號表示與該第二數位信號表示來比較該第一工作週期與該第二工作週期。
  23. 如請求項20之系統，其中該時脈失真校準電路經進一步組態以：(1)將該修整值轉換為一或多個偏壓電壓及/或偏壓電流；及(2)藉由將該一或 多個偏壓電壓及/或偏壓電流施加於該第一電壓信號及該第二電壓信號之各自一對應第一輸入緩衝器及一對應第二輸入緩衝器之至少一者來校準該第一工作週期及該第二工作週期之至少一者。
  24. 如請求項23之系統，其中該時脈失真校準電路經組態以使用偏壓電路來將該修整值轉換為該一或多個偏壓電壓及/或偏壓電流。
  25. 如請求項20之系統，其中該時脈失真校準電路經進一步組態以比較該第一工作週期與一臨限值。
  26. 如請求項25之系統，其中該時脈失真校準電路經進一步組態以基於該第一工作週期與該臨限值之該比較來調整該修整值。
  27. 如請求項20之系統，其中該時脈失真校準電路經進一步組態以將該修整值儲存於以下之至少一者上：該主機裝置、該複數個半導體晶粒之一或多者及該時脈失真校準電路之一狀態機。
TW107142014A 2017-12-20 2018-11-26 半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統 TWI682635B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/848,796 US10270429B1 (en) 2017-12-20 2017-12-20 Internal clock distortion calibration using DC component offset of clock signal
US15/848,796 2017-12-20

Publications (2)

Publication Number Publication Date
TW201929431A TW201929431A (zh) 2019-07-16
TWI682635B true TWI682635B (zh) 2020-01-11

Family

ID=66174814

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107142014A TWI682635B (zh) 2017-12-20 2018-11-26 半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統

Country Status (5)

Country Link
US (4) US10270429B1 (zh)
KR (1) KR102411429B1 (zh)
CN (1) CN111512554A (zh)
TW (1) TWI682635B (zh)
WO (1) WO2019125646A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US10833656B2 (en) 2018-04-30 2020-11-10 Micron Technology, Inc. Autonomous duty cycle calibration
US10872652B2 (en) * 2018-06-19 2020-12-22 Apple Inc. Method and apparatus for optimizing calibrations of a memory subsystem
US10418978B1 (en) * 2019-01-22 2019-09-17 Hong Kong Applied Science and Technology Research Institute Company, Limited Duty cycle controller with calibration circuit
US11226752B2 (en) 2019-03-05 2022-01-18 Apple Inc. Filtering memory calibration
KR20210034219A (ko) * 2019-09-20 2021-03-30 에스케이하이닉스 주식회사 신호 생성 회로 및 이를 이용하는 반도체 장치
US10797683B1 (en) * 2020-03-06 2020-10-06 Faraday Technology Corp. Calibration circuit and associated calibrating method capable of precisely adjusting clocks with distorted duty cycles and phases
EP4044187B1 (en) 2020-10-28 2024-01-24 Changxin Memory Technologies, Inc. Memory
CN114499506A (zh) 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路
EP4044434B1 (en) * 2020-10-28 2024-01-10 Changxin Memory Technologies, Inc. Clock generation circuit, memory, and clock duty cycle calibration method
KR20220131979A (ko) 2020-10-28 2022-09-29 창신 메모리 테크놀로지즈 아이엔씨 교정 회로, 메모리 및 교정 방법
US11442877B2 (en) * 2020-10-30 2022-09-13 Micron Technology, Inc. Data bus duty cycle distortion compensation
US11658644B2 (en) * 2020-12-07 2023-05-23 Macom Technology Solutions Holdings, Inc. Programmable duty cycle distortion generator
CN113484565B (zh) * 2021-07-14 2024-02-13 国网新疆电力有限公司电力科学研究院 用于校准低频交流信号的直流信号生成装置及校准方法
CN116527020B (zh) * 2023-07-03 2023-09-15 芯耀辉科技有限公司 占空比校准电路及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050184780A1 (en) * 2004-02-23 2005-08-25 Hynix Semiconductor Inc. Clock duty ratio correction circuit
TWI326981B (en) * 2004-06-30 2010-07-01 Hynix Semiconductor Inc Ditital delay locked loop capable of correcting duty cycle and its method
US9030244B1 (en) * 2014-01-15 2015-05-12 Altera Corporation Clock duty cycle calibration circuitry
WO2017157026A1 (zh) * 2016-03-16 2017-09-21 珠海全志科技股份有限公司 时钟占空比校准及倍频电路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3745123B2 (ja) * 1998-08-24 2006-02-15 三菱電機株式会社 デューティ比補正回路及びクロック生成回路
US6356218B1 (en) * 2000-05-11 2002-03-12 Maxtor Corporation Correction of DC offset in data bus structures at the receiver
TWI226756B (en) * 2003-10-06 2005-01-11 Mediatek Inc Data slice capable of calibrating current mismatch
KR100545148B1 (ko) * 2003-12-09 2006-01-26 삼성전자주식회사 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법
JP2005244416A (ja) * 2004-02-25 2005-09-08 Oki Electric Ind Co Ltd デューティ調整回路
US7525358B1 (en) * 2005-06-17 2009-04-28 National Semiconductor Corporation Duty-cycle correction for clock receiver
US20070159224A1 (en) 2005-12-21 2007-07-12 Amar Dwarka Duty-cycle correction circuit for differential clocking
US7423467B1 (en) 2006-05-30 2008-09-09 National Semiconductor Corporation Circuit for controlling duty cycle distortion
CN101141239B (zh) * 2006-09-08 2011-02-09 瑞昱半导体股份有限公司 用以修正工作周期失真的方法及其装置
KR100843002B1 (ko) 2006-10-12 2008-07-01 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프
EP2173033A4 (en) * 2007-06-25 2012-07-04 Nagasaki University Nat University Corp WAVEFORM PROCESSING CIRCUIT
US8624571B2 (en) * 2009-12-24 2014-01-07 Mediatek Singapore Pte. Ltd. DC-DC converters with pulse generators shared between PWM and PFM modes
US8542046B2 (en) * 2011-05-04 2013-09-24 Intel Corporation Apparatus, system, and method for voltage swing and duty cycle adjustment
US8476947B2 (en) * 2011-11-14 2013-07-02 Altera Corporation Duty cycle distortion correction circuitry
EP2798742B1 (en) * 2011-12-30 2018-09-05 Intel Corporation Forwarded clock jitter reduction
US9219470B1 (en) * 2013-04-30 2015-12-22 Pmc-Sierra Us, Inc. Systems and methods for clock path single-ended DCD and skew correction
KR102103422B1 (ko) 2013-12-12 2020-04-24 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
US9306547B2 (en) 2013-12-12 2016-04-05 International Business Machines Corporation Duty cycle adjustment with error resiliency
US9602082B2 (en) * 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking
US10284182B2 (en) * 2016-12-20 2019-05-07 Sandisk Technologies Llc Duty cycle correction scheme for complementary signals
US10097169B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Method and apparatus for reducing impact of transistor random mismatch in circuits
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US10256854B1 (en) 2018-01-19 2019-04-09 Silicon Laboratories Inc. Synthesizer—power amplifier interface in a wireless circuit
US10833656B2 (en) * 2018-04-30 2020-11-10 Micron Technology, Inc. Autonomous duty cycle calibration
US10547298B1 (en) * 2018-09-07 2020-01-28 Cadence Design Systems, Inc. Duty cycle correction system and method
US10892742B2 (en) * 2019-01-07 2021-01-12 Texas Instruments Incorporated Duty-cycle calibration based on differential clock sensing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050184780A1 (en) * 2004-02-23 2005-08-25 Hynix Semiconductor Inc. Clock duty ratio correction circuit
TWI326981B (en) * 2004-06-30 2010-07-01 Hynix Semiconductor Inc Ditital delay locked loop capable of correcting duty cycle and its method
US9030244B1 (en) * 2014-01-15 2015-05-12 Altera Corporation Clock duty cycle calibration circuitry
WO2017157026A1 (zh) * 2016-03-16 2017-09-21 珠海全志科技股份有限公司 时钟占空比校准及倍频电路

Also Published As

Publication number Publication date
CN111512554A (zh) 2020-08-07
US10727816B2 (en) 2020-07-28
US20210218388A1 (en) 2021-07-15
US11336265B2 (en) 2022-05-17
US20190190501A1 (en) 2019-06-20
US10270429B1 (en) 2019-04-23
US20200336135A1 (en) 2020-10-22
KR20200089769A (ko) 2020-07-27
WO2019125646A1 (en) 2019-06-27
TW201929431A (zh) 2019-07-16
US10972078B2 (en) 2021-04-06
KR102411429B1 (ko) 2022-06-22

Similar Documents

Publication Publication Date Title
TWI682635B (zh) 半導體裝置、操作時脈失真校準電路之方法及用於時脈失真校準之系統
CN110417380B (zh) 自主占空比校准
US11153132B2 (en) Decision feedback equalizer
US10411919B2 (en) Analog multiplexing scheme for decision feedback equalizers
US10447508B2 (en) Multi-bias level generation and interpolation
US10373659B2 (en) Voltage reference computations for memory decision feedback equalizers
US10482932B2 (en) Voltage reference computations for memory decision feedback equalizers
US10644909B2 (en) Memory decision feedback equalizer bias level generation
US20160209866A1 (en) Calibration of Clock Signal for Data Transmission
US9531365B1 (en) Signal generator adjusting a duty cycle and semiconductor apparatus using the same
CN114446340A (zh) 数据总线占空比失真补偿
US20160218619A1 (en) Data pin reference voltage generation circuit and semiconductor device including the same
US10623211B2 (en) Voltage correction computations for memory decision feedback equalizers
US20230403184A1 (en) Memory decision feedback equalizer
WO2019108278A1 (en) Power reduction technique during write bursts