CN101141239B

CN101141239B - 用以修正工作周期失真的方法及其装置

Info

Publication number: CN101141239B
Application number: CN2006101291974A
Authority: CN
Inventors: 周格至; 林嘉亮
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2006-09-08
Filing date: 2006-09-08
Publication date: 2011-02-09
Anticipated expiration: 2026-09-08
Also published as: CN101141239A

Abstract

本发明是揭露一种用以修正工作周期失真的方法及其装置。在本发明所揭露的实施例中，通过移除输入信号的直流偏移量以修正通讯系统的接收器的工作周期失真。输入信号的直流偏移量可由逻辑信号的复原时钟及数据信号来决定，并产生应用于输入信号的修正电压值。转变信号为逻辑信号于时钟信号的出现码元转变的边缘位置的取样数据，其亦可用以产生修正电压。此修正电压可象征输入信号的直流偏移量。

Description

用以修正工作周期失真的方法及其装置

技术领域

本发明是有关于数据通讯，特别是有关于用以修正工作周期失真的方法及其装置。

背景技术

传统的数据通讯系统包含传送器、通讯媒介及接收器。传送器对数据进行调制，并将已调制的数据通过通讯媒介传送至接收器，而接收器对所接收的数据进行解调制。在数字信息通讯系统中，不归零(NRZ)系统为常用的调制技术。请参阅图1，其是绘示对应二元数据的不归零调制信号的波形。于不归零系统的波形中，逻辑值“1”为脉冲宽度为“W”的高电压值，而逻辑值“0”为脉冲宽度为“W”的低电压值。脉冲宽度为“W”为此数据速率的倒数。不归零调制信号具有时钟消息及数据消息，且并非以分离时钟信号进行传送。

实际上，不归零调制为典型的差动格式。差动电压值是由正电压值V₊及负电压值V_-所组成，而正电压值V₊减去负电压值V_-以获得此差动电压值，V₊-V_-。请参阅图2，其由上至下绘示电压值V₊、电压值V_-及差动电压值V₊-V_-的波形，而图2的最底部为此差动电压值波形的二元数据。图2中，当V₊为高电压脉冲且V_-为低电压脉冲，则传送逻辑值“1”；同样地，当V₊为低电压脉冲且V_-为高电压脉冲，则传送逻辑值“0”。当传送逻辑值“1”时，差动电压值V₊-V_-等于正电压值V_p，当传送逻辑值“0”时，差动电压值V₊-V_-等于负电压值V_n。

请参阅图3，其为应用不归零调制系统的通讯系统的架构的示意图。图中，此通讯系统包含传送器110、通讯媒介120、及接收器130。传送器110包含编码器112及数字模拟转换器113。编码器112，例如8B10B编码器，用以将输入信号编码成二元数据序列。数字模拟转换器113将编码器112所输出的逻辑(数字)信号转换成模拟信号，图3中，数字模拟转换器113输出差动电压信号。此差动电压信号是通过通讯媒介120传送至接收器130。接收器120包含前端单元132、比对器134、时钟数据复原(CDR)电路136及解码器138。前端单元132用以对输入至接收器130的差动电压信号进行放大，并产生差动格式的输出电压V₊及V_-。比对器134比对此输出电压V₊及V_-以产生逻辑信号“X”，逻辑信号“X”为接收自通讯媒介120的差动电压信号的数字格式。逻辑信号“X”是输入至时钟数据复原(CDR)电路136，以复原传送器110使用于不归零波形的不归零编码数据(NRZ encoded data)及时钟信号。解码器138对已复原的编码数据进行解码，以产生输出二元数据序列。

请参阅图4，其由上至下绘示输入至比对器134的差动电压信号V₊-V_-、比对器134的输出信号(逻辑信号“X”)及时钟数据复原电路136所产生的时钟信号，而图4的最底部为时钟数据复原电路136所复原的数据信号的二元数据。复原时钟信号的升缘位置应与不归零脉冲(即为本例的逻辑信号“X”)的中间位置对齐，而复原时钟信号的降缘位置应与不归零脉冲的转变位置对齐。于理想不归零通讯系统中，转变位置之间的间隔为脉冲宽度的倍数。

然而，实际上不归零信号波形往往受到通讯媒介、接收器或传送器的电路系统影响而失真，若不处理此失真状况，将致使接收器所接收的传送数据无法复原。

有鉴于已知技术的各项问题，为了能够兼顾解决之，本发明人基于多年从事通讯技术的研究开发与诸多实践经验，提出一种用以修正工作周期失真的方法及其装置，以作为改善上述缺点的实现方式与依据。

发明内容

有鉴于此，本发明的目的就是在提供一种用以修正工作周期失真的方法及其装置，以提高复原数据的准确度。

根据本发明的目的，提出一种用以修正工作周期失真的方法。此方法通过自输入信号移除直流偏移量，以修正通讯系统接收器的工作周期失真。其中，根据复原自逻辑信号的时钟信号及数据信号，决定此直流偏移量，并产生修正电压值以应用于此输入信号。

此外，本发明还提出一种转变信号(transition signal)，其为逻辑信号于码元转换发生的时钟边缘位置的取样数据。此转变信号用以产生此修正电压值。此修正电压是象征该输入信号的直流偏移量。而此输入信号减去修正电压以达到修正工作周期失真的目的。

根据本发明的目的，还提出了一种用以修正接收器的工作周期失真的方法，其包含下列步骤：于该接收器接收输入信号；从该输入信号产生逻辑信号；对该逻辑信号进行取样，以决定该输入信号的直流偏移量；以及将该输入信号移除该直流偏移量，以修正该接收器的工作周期失真。

根据本发明的目的，还提出了一种用以修正通讯系统中工作周期失真的装置，其包含：第一电路，用以接收输入信号及输出逻辑信号，且该逻辑信号是与该输入信号相对应；时钟数据复原电路，耦接于该第一电路，用以接收该逻辑信号，以及周以复原该逻辑信号以输出复原时钟信号及数据信号；工作周期失真修正电路，耦接于该时钟数据复原电路，是根据该复原时钟信号及该数据信号以产生修正电压值，其中该修正电压值表示该输入信号的直流偏移量；及第二电路，耦接于该工作周期失真修正电路，用以依据该修正电压值与该输入信号，以修正该逻辑信号的工作周期失真。

根据本发明的目的，还提出了一种用以修正接收器的工作周期失真的方法，其包含下列步骤：于该接收器接收第一信号；加总该第一信号及修正电压值，以产生第二信号；将该第二信号转换成逻辑信号；复原该逻辑信号以输出复原时钟信号及数据信号；依据该复原时钟信号对该逻辑信号进行取样，以产生转变信号；根据该转变信号的数值分布以产生该修正电压值，其中该修正电压值表示该第二信号的直流偏移值。

根据本发明的目的，还提出了一种用以修正通讯系统中工作周期失真的装置，其包含：加总电路，用以产生模拟信号，该模拟信号为输入信号及修正电压值的总和；时钟数据复原电路，耦接该加总电路，用以接收该模拟信号，并产生时钟信号、数据信号及转变信号；及工作周期失真修正电路，耦接该时钟数据复原电路，用以接收该时钟信号、该数据信号及该转变信号，以及用以根据该转换信号的数值分布以产生修正电压值，其中该修正电压值表示该输入信号的直流偏移量。

兹为使贵审查委员对本发明的技术特征及所达到的功效有更进一步的了解与认识，谨佐以较佳的实施例及配合详细的说明如后。

附图说明

图1为不归零调制信号的波形的范例；

图2为差动电压信号的波形的范例；

图3为应用不归零调制系统的通讯系统的架构的示意图；

图4为图3的通讯系统的理想波形的范例；

图5A及图5B是绘示用以说明抖动信号如何被信号的直流偏移量影响的波形；

图6A及图6B是绘示用以说明直流偏移量如何导致周期失真的波形；

图7为本发明的时钟数据复原电路的较佳实施例的示意图；

图8是绘示图7的时钟数据复原电路的波形的范例；

图9为本发明的周期失真(DCD)修正电路的较佳实施例的示意图；

图10是绘示逻辑输入信号、时钟信号、数据信号及转变信号之间的时序关系的范例波形；

图11是绘示本发明的较佳实施例的周期失真修正算法的信号之间的时序关系的范例波形；

图12为本发明的较佳实施例的差动周期失真修正电路的示意图；

图13为本发明的较佳实施例的单端周期失真修正电路的示意图；

图14是图9的工作周期失真修正电路与可选择的(optional)均衡器运作的架构的示意图；

图15为图9的周期失真修正电路与另一时钟数据复原电路的较佳实施例的示意图；以及

图16为图15的时钟数据复原电路的较佳实施例的示意图。

[主要元件标号说明]

110：传送器；

112：编码器；

113：数字模拟转换器；

120：通讯媒介；

130：接收器；

132：接收器前端；

134：比对器；

136：时钟数据复原电路；

138：解码器；

700：时钟数据复原电路；

700A：时钟数据复原电路；

702、704、706、710及712：触发器；

714：加总器；

716：低通滤波器；

718：电压控制振荡器；

902：输入信号；

920：加总器；

930：比对器；

940：工作周期失真修正电路；

940A：工作周期失真修正电路；

940B：工作周期失真修正电路；

1210：适应逻辑元件；

1220：数字模拟转换器；

1310：适应逻辑元件；

1320：电流源；

1321及1321：开关；

1322：电流吸收端；

1410：均衡器；

1420：均衡控制器；

1430：适应性均衡器；

1410：电流源；以及

1610及1612：单位元模拟数字转换器。

具体实施方式

以下说明将参照相关图式说明本发明的较佳实施例，使任何本领域技术人员可据以实施本发明，虽本发明的实施例有所差异，然个别特色，结构或特征说明于本文中用以联系任一实施例者，在无需脱离本发明的范围内，可据以实施于其它实施例中。此外，个别元件于每一揭露的实施例的安排与位置，在不脱离本发明的范围内当可作适当更动，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

以下内容佐以具体详细文字描述之，然本发明的实施例，在无需具体详细文字描述下仍可据以实施。在其它例子如已知电路，结构，技术等无需于内容中呈现而不致对此内容的理解产生混淆，进一步言，「较佳实施例」为说明书所提实施例中，据以实施本发明的最佳呈现，然本发明可在多种方式下据以实行，而非仅以下所述方式。

若差动不归零调制信号是根据直流平衡码(DC balanced code)进行编码，且不归零调制信号的上升转变及下降转变的次数对称，则此不归零调制信号的长期平均电压值(如直流电平)将为零。然而，因为通讯媒介所造成的失真，致使差动电压信号的波形偏离(deviate significantly)理想波形(如图2及图4所示)。此些失真阻止差动电压信号于V_p及V_n之间转变，亦导致此些转变之间的间隔无法成为脉冲宽度“W”的倍数，导致复原时钟信号的降缘位置无法总是与码元转变位置对齐。因此，即使远程传送器传送直流平衡数据序列，接收器所接收的差动电压信号的长期电压平均值亦不为零。在缺乏直流偏移量时，使用示波器观看差动电压信号，其类似所谓的眼状图(eyediagram)。请参阅图5A，其由上至下绘示无直流偏移量的差动电压信号V₊-V_-的波形、接收差动电压信号的比对器的输出逻辑信号“X”(如图3的比对器134)及复原时钟信号(如时钟数据复原电路136)。图中，逻辑信号“X”的由高变低(high-to-low)转变位置及由低变高(low-to-high)转变位置并没有与复原时钟信号的降缘位置对齐，而于复原时钟信号的降缘位置周围延展开来。此数据转变的延展部份亦被视为抖动信号(jitter)。过度的抖动信号将导致通讯错误，因此必须将抖动信号减少。

于图5A的差动电压信号(V₊-V_-)中可发现，最大开眼区(eye opening)出现在V₊-V_-＝0的时候，即表示对零直流偏移量的差动电压信号而言，最大开眼区出现在差动电压信号为零伏特的时候。若差动电压信号具有直流偏移量，则最大开眼区不会出现在差动电压信号为零伏特的时候。请参阅图5B，其绘示逻辑信号“X”如何被差动电压信号V₊-V_-的负直流偏移量所影响。当V₊-V_-出现零交叉(zero crossing)时，数据转变被检测到致使此些转变被延展。因此，直流偏移量的出现导致抖动信号增加。

上述直流偏移量的问题亦导致工作周期失真(DCD)。请参阅图6A，其由上至下绘示电压值V₊波形、电压值V_-波形、零直流偏移量的差动电压信号波形、比对器的输出逻辑信号“X”波形、逻辑信号“X”的二元表示(图中标示为数据)及复原时钟信号。图6A中，差动电压信号为0与1交替的数据序列。若无直流偏移量，则0与1交替的数据序列可导致以零伏特为中心的周期性差动电压信号波形，致使逻辑信号“X”的高(逻辑“1”)及低(逻辑“0”)的持续时间相同，而逻辑信号“X”的波形为工作周期50％的方波。

请参阅图6B，其是绘示图6A的波形如何被差动电压信号的负直流偏移量影响。图中，此差动电压信号的负直流偏移量是因电压值V+及/或电压值V-的偏移所造成。因为直流偏移量的存在，致使交替的1与0data pattern形成中心离开零伏特的差动电压信号。比对器输出的逻辑信号仍于高与低之间周期性地交替，但是低的持续时间长于高的持续时间，而逻辑信号“X”的波形为工作周期低于50％的方波。当工作周期不是理想值50％时，则工作周期失真便会发生。在本发明的较佳实施例中，便是通过修改此直流偏移量来修正或减少周期失真。

请参阅图7，其是绘示本发明的时钟数据复原(CDR)电路的较佳实施例。图中，时钟数据复原电路700自不归零调制信号复原时钟信号及数据信号。时钟数据复原电路700自比对器接收逻辑信号“X”，并输出时钟信号“C”、转变信号“T”及数据信号“Z”。逻辑信号“X”为不归零调制格式。时钟信号“C”及数据信号“Z”为分别自逻辑信号“X”复原的复原时钟及数据信号。图7中，转变信号“T”为逻辑信号“X”于时钟信号“C”发生码元(如数据位)转变的边缘位置的取样信号。触发器702(flip-flop)于时钟信号“C”的升缘位置，对逻辑信号“X”进行取样，产生信号“Y”。而触发器704(flip-flop)于时钟信号“C”的降缘位置，对信号“Y”进行取样，产生数据信号“Z”。接着，触发器706(flip-flop)对数据信号“Z”进行取样，产生信号“P”。

触发器710亦于时钟信号“C”的降缘位置，对逻辑信号“X”进行取样以产生转变信号“T”。接着，触发器712于时钟信号“C”的升缘位置对转变信号“T”进行取样以产生信号“R”。信号“J”及“K”皆产生自信号“R”、信号“Y”及信号“P”。信号“J”为信号“R”及信号“P”的逻辑互斥(exclusiveOR)，而信号“K”为信号“R”及信号“Y”的逻辑互斥。加总器714接收信号“K”及信号“J”，并输出相位差信号脉冲“E”。相位差信号脉冲“E”的极性表现出时钟信号“C”及逻辑信号“X”的相位关系。相位差信号脉冲“E”经过低通滤波器716滤波之后，用以控制电压控制振荡器(VCO)718，以产生时钟信号“C”。时钟信号“C”用以对逻辑信号“X”取样，藉此，形成锁相回路以调整时钟信号“C”的相位，直到时钟信号的降缘位置与逻辑信号“X”的转变位置对齐及时钟信号的升缘位置与逻辑信号“X”的码元中间位置对齐。

请参阅图8，其是说明相位差信号脉冲“E”的操作，其绘示时钟数据复原电路700内的信号波形。图中，由上到下为时钟信号“C”、逻辑信号“X”、信号“Y”、数据信号“Z”、信号“P”、转变信号“T”、信号“R”、信号“J”、信号“K”、及相位差信号脉冲“E”。图8所绘示的波形是以具有比理想取样相位更早的相位的时钟信号“C”为范例。假设输入至时钟数据复原电路700的逻辑信号“X”包含理想不归零数据序列，而时钟信号“C”的相位较理想取样相位更早，时钟信号“C”的降缘位置将在逻辑信号“X”的转变位置之前。当数据转变发生，则脉冲亦出现于信号“K”，其宽度等于一时钟周期且与逻辑信号“X”及时钟信号之间的实际相位差无关。同时，将不会有脉冲出现在信号“J”。而相位差信号脉冲“E”(信号“J”的相位减去信号“K”的相位)的时均值(time-average)将为负值。相位差信号脉冲“E”的负值将拖慢电压控制振荡器718输出的时钟信号“C”的频率(及相位)，藉此将时钟信号“C”的降缘位置及逻辑信号“X”的码元转变位置之间的相位差变窄。

同样的，若时钟信号“C”的相位较理想取样相位更迟，则数据转变时，脉冲出现于信号“J”，而无脉冲出现在信号“K”。而相位差信号脉冲“E”的时均值(time-average)将为正值。相位差信号脉冲“E”的正值将拉快电压控制振荡器718输出的时钟信号“C”的频率(及相位)，藉此将时钟信号“C”的降缘位置及逻辑信号“X”的码元转变位置之间的相位差变窄。

时钟数据复原电路的锁相回路(PLL)功能使时钟信号“C”的降缘位置得以对齐转变位置。当锁相达成时，相位差信号脉冲“E”的时均值为零，且信号“J”的脉冲数目与信号“K”的脉冲数目相同。换句话说，时钟信号“C”的降缘位置将位于输入逻辑信号“X”的转变位置的中心，前转变边缘的数目等于后转变边缘的数目。藉此，使时钟信号“C”的升缘位置对齐眼状图开口的中间。

请参阅图9，其是绘示本发明的周期失真修正电路的较佳实施例的示意图。图中，周期失真修正电路940与加总电路920、差动比对器930及时钟数据复原电路700一同运作。一般而言，周期失真修正电路940根据数据信号、时钟信号及时钟数据复原电路输出的转变信号以决定直流偏移量，产生相对应修正电压，并利用加总电路920将修正电压应用于输入信号。修正电压是象征输入信号902的直流偏移量。在此实施例中，修正电压为模拟直流电压值，其振幅近似输入信号902的直流偏移量。输入信号减去此修正电压以移除直流偏移量，藉此于至少一周期后可减少或消除周期失真。

图9中，周期失真修正电路940、加总电路920及比对器930是运作于差动模式。因此，周期失真修正电路940输出的修正电压V_CORR包含两个模拟电压值，V_CORR+(正修正电压)及V_CORR-(负修正电压)。同样地，输入至加总电路920的输入信号902为接收器前端(如图3所示的接收器前端132)输出的差动电压值，其是由输入电压值V₊及输入电压值V_-所组成。在此实施例中，差动加总电路920将差动输入信号902减去差动电压值V_CORR。即是差动加总电路920将输入电压信号V₊-V_-减去电压值V_CORR+-V_CORR-，以产生另一差动电压值V_DIFF，V_DIFF＝V_DIFF+-V_DIFF-＝(V₊-V_-)-(V_CORR+-V_CORR-)。此有助于自差动输入信号902移除直流偏移量。加总电路920的输出为由电压值V_DIFF+及电压值V_DIFF-所组成的差动电压V_DIFF，而V_DIFF+及V_DIFF-具有较少(或没有)直流偏移量，藉此可减少比对器930输出的逻辑信号“X”的周期失真。时钟数据复原电路700接收比对器930输出的逻辑信号“X”并利用逻辑信号“X”输出数据信号(“Z”)、复原时钟(“C”)及转变信号(“T”)。数据信号(“Z”)是提供予其它电路，例如解码器(如图3所示的解码器138)。

周期失真修正电路940可包含模拟电路、数字电路或两者的组合。在此实施例中，周期失真修正电路940根据第一表所示的第一算法进行运作。

于第一算法中，V_CORR+(n)及V_CORR-(n)皆为修正电压，且是由工作周期失真修正电路940于时间索引“n”所产生。“T_n”为转变信号“T”于时间索引“n”的值，而“Δ”为适应性step size。适应性step sizeΔ可为默认值，此默认值较佳的是足够小的值，例如，适应性步阶增量Δ可于一微伏特(milli-volts)及十分之一微伏特的范围内。第一表的第一算法是根据直流平衡的原则，转变取样值(例如转变信号“T”的值)应该同等分布于1与0，即表示直流平衡信号应该具有相同数目的1与0，任何对0或1的偏倾即象征此信号的直流偏移量。当转变信号“T”偏倾于逻辑1时，此输入信号即可能具有正直流偏移量，因此需要自输入信号减去一正修正电压值。相反地，当转变信号“T”偏倾于逻辑0时，此输入信号即可能具有负直流偏移量，因此需要自输入信号减去一负修正电压值。当转变信号“T”具有相同1及0的分布时，此输入信号即可能为直流平衡。

请参阅图10，其由上至下为应用于第一算法的对应模拟输入信号V_DIFF+-V_DIFF-的逻辑信号“X”、时钟信号“C”、数据信号“Z”及转变信号“T”。图10的波形系说明上述信号之间于时间索引“n”(现时)及“n-1”(过去)的关系。理想上，于时间索引“n”，时钟信号“C”的升缘位置应该位于逻辑信号“X”的码元中间，以触发数据信号“Z”转变成新值Z_n(如箭头942所示)。而时钟信号“C”的降缘位置应该对齐逻辑信号“X”的码元转变，以触发转变信号“T”转变成新值T_n(如箭头943所示)。

于第一表的第一算法中，差动修正电压值V_CORR(V_CORR+-V_CORR-)是衍生自输入比对器930的模拟差动信号“V_DIFF”的直流偏移量。周期失真的修正可通过自输入信号902减去修正电压来实现。请参阅图11，其由上至下绘示时钟信号“C”、逻辑信号“X”、信号“Y”、数据信号“Z”、信号“P”、转变信号“T”、信号“R”、信号“J”、信号“K”、相位差信号“E’及差动修正电压值V_CORR(V_CORR+-V_CORR-)的时序关系。请注意上述信号是出现于图7及图9。图11亦绘示适应性步阶增量Δ，其显示于V_CORR波形上。图中，初始直流偏移量为负值，其导致逻辑信号“X”的正脉冲比负脉冲窄。此致始修正电压值V_CORR发展出负直流电压值。接着，输入至比对器的差动输入信号减去此负修正电压值V_CORR以移除输入信号的直流偏移量。经过一或多个修正周期后，此致使比对器的输出信号“X”具有平衡比例的正脉冲及负脉冲。

请注意，当输入信号具有周期失真时，则相位差信号脉冲“E”亦维持平均零电平，即表示周期失真会影响输入信号的抖动信号，但是不会影响复原时钟的频率或相位。因此，第一表的第一算法的结构是基于时钟数据电路700的锁相功能。一旦时钟数据电路700进入锁相状态，其可加强抖动信号及位错误率。如图11所示，当数据信号“Z”停留于固定值时，修正电压值V_CORR系持续累加。在此状况，即使数据位边界无转变发生，转变信号“T”将相同于数据信号“Z”。请参阅第二表，其显示第二算法可移除修正信号额外的累加。

第二表的第二算法的参数与第一表的第一算法的参数相同，除了“Z_n”，其为数据信号“Z”于时间索引“n”的值。在第二表的第二算法中，唯有当

转变信号“T”及数据信号“”Z”不相同时，差动修正电压值V_CORR才被调整。否则，不改变差动修正电压值V_CORR的值。此避免修正电压额外的累加。

因为当输入至时钟数据复原电路的逻辑信号“X”的转变发生时，转变信号“T”才具有意义，因此修正信号可精确地修裁以减少不需要的过度累加。请参阅第三表，其显示第三算法，其可应用于工作周期失真修正电路940。

第三表的第三算法的参数与第二表的第二算法的参数相同。在第三表的第三算法中，唯有当数据信号“Z”的两个连续数据位改变时，差动修正电压

值V_CORR才被调整。否则，差动修正电压值V_CORR的值于下一时间索引(例如n+1)并不改变。此避免因出现连续1及0致使修正电压过度累加而造成的过度修正。修正电压值V_CORR可于一额外周期延迟后计算，通过比对数据信号“Z”于时间索引“n”及“n-1”的值(例如Z_n及Z_n-1)以观察其转变。请注意，上述仅为举例性，而非为限制者。

请参阅图12，其为本发明的较佳实施例的工作周期失真修正电路940A的示意图。工作周期失真修正电路940A为图9所示的工作周期失真修正电路940的一特殊实施例。图中，工作周期失真修正电路940A包含适应逻辑元件1210及数字模拟转换器(DAC)1220。适应逻辑元件1210可包含单独门(individual gates)、可编程逻辑元件或其它可实现上述工作周期失真修正算法的逻辑电路。在此实施例中，可输出多位信号M_n的数字计数器是实现于适应逻辑元件1210中以累加数字格式的修正电压值。此多位输出信号 M_n是应用DAC1220以产生修正电压值。在图12中，DAC1220用以产生差动修正电压值V_CORR，其是由电压值V_CORR+及电压值V_CORR-所组成。而电压值V_CORR+及电压值V_CORR-分别已分隔的线路传送至加总电路(如图9所示的加总电路920)。DAC1220具有输出电路，其将单端输出电压值转换成对差对格式的电压值。第一表、第二表及第三表所示的第一算法、第二算法及第三算法可分别调整以产生多位输出信号M_n，如第一A表、第二A表及第三A表所示。第一A表、第二A表及第三A表所示的算法其运作原理实质上分别与第一表、第二表及第三表所示的算法相同。在第一A表、第二A表及第三A表所示的算法中，“T_n”为转变信号“T”于时间索引“n”的值，“M_n”为适应逻辑元件1210于时间索引“n”的多位计数值，而“Z_n”为数据信号“Z”于时间索引“n”的值。

请参阅图13，工作周期失真修正电路940B输出向上信号“U_n”及向下信号“D_n”以控制电荷唧筒，此电荷唧筒是由电容C_p′、电流源1320及电流吸收端(current sink)1322所组成。图中，向上信号“U_n”为用以关闭(U_n＝1)及开启(U_n＝0)开关1321的逻辑信号。当向上信号“U_n”为逻辑“1”时，开关1321关闭致使电流源1320对电容C_p进行充电。同样地，向下信号“D_n”包含用以开启(D_n＝0)及关闭(D_n＝1)开关1323的逻辑信号。当向下信号“D_n”为逻辑“1”时，开关1321关闭致使电容C_p通过电流吸收端1322进行放电。电容C_p使电荷唧筒得以输出单端修正电压值V_SE-CORR，其可为近似输入信号的直流偏移量的直流电压值。输入信号减去修正电压值V_SE-CORR以自输入信号移除直流偏移量，并减少或消除输入信号的工作周期失真。第一B表、第二B表及第三B表是分别显示第一表、第二表及第三表的工作周期失真修正算法，其适用于工作周期失真修正电路940B。第一B表、第二B表及第三B表所示的算法其运作原理实质上分别与第一表、第二表及第三表所示的算法相同。

请注意，上述适应逻辑元件1310仅为举例性，而非为限制者。适应逻辑元件1310亦可用于其它种类的电荷唧筒，例如差动电荷唧筒及具有补偿电路的电荷唧筒。

本发明所揭露的工作周期失真修正电路可适用于与其它电路一同运作。请参阅图14，其绘示图9的工作周期失真修正电路与可选择的(optional)均衡器1410运作的架构的示意图。均衡器1410用以补偿通讯媒介(如图3所示的通讯媒介120)对传送信号所造成的影响。图中，均衡器1410包含均衡控制器1420及适应性均衡器1430。在此实施例中，均衡控制器1420用以控制适应性均衡器1430，使适应性均衡器1430的输出信号的振幅。均衡控制器1420根据时钟信号、数据信号及转变信号控制适应性均衡器1430，其控制方法已揭露于美国专利US 10/685,560，其申请日期为2003年十月十四日。

请参阅图15，其绘示本发明的较佳实施例的适用于时钟数据复原电路700A的工作周期失真修正电路940的示意图。时钟数据复原电路700A相似于图7所示的时钟数据复原电路700，除了时钟数据复原电路700A接收模拟插动电压信号以取代接收数字信号。图中，时钟数据复原电路700A直接自加总器920接收差动电压信号V_DIFF而不须经由比对器，并产生数据信号“Z”、时钟信号“C”及转变信号“T”。

请参阅图16，其绘示本发明的较佳实施例的时钟数据复原电路700A的详细架构示意图。图中，比对器930是与单位元模拟数字转换器1610的触发器702连接，其于时钟信号的升缘位置比对电压值V_DIFF+及V_DIFF-以产生逻辑信号“Y”。同样地，比对器930是与单位元模拟数字转换器1612的触发器710连接，其于时钟信号的降缘位置比对电压值V_DIFF+及V_DIFF-以产生逻辑信号“T”。在时钟数据复原电路700A中，上述逻辑信号“X”(如图9所示)是作为比对器930及触发器702、710之间的中介信号。

已上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于所附的权利要求范围中。

Claims

1.一种用以修正接收器的工作周期失真的方法，其包含下列步骤：

于该接收器接收输入信号；

从该输入信号产生逻辑信号；

对该逻辑信号进行取样，以决定该输入信号的直流偏移量；以及

将该输入信号移除该直流偏移量，以修正该接收器的工作周期失真，其中决定该直流偏移量的步骤还包含下列步骤：

复原该逻辑信号以输出时钟信号及数据信号；

于该时钟信号的码元转变的边缘位置对该逻辑信号进行取样，以产生转变信号；以及

根据该转变信号的数值分布，产生该修正电压值。

2.根据权利要求1所述的方法，其中当该数据信号的两个连续码元不相同时，则调整该修正电压值。

3.根据权利要求1所述的方法，其中当该转变信号及该数据信号于相同时间索引的数值不相同时，则调整该修正电压值。

4.根据权利要求1所述的方法，其中该输入信号包含不归零调制差动电压信号。

5.一种用以修正通讯系统中工作周期失真的装置，其包含：

第一电路，用以接收输入信号及输出逻辑信号，且该逻辑信号是与该输入信号相对应；

时钟数据复原电路，耦接于该第一电路，用以接收该逻辑信号，以及用以复原该逻辑信号以输出复原时钟信号及数据信号；

工作周期失真修正电路，耦接于该时钟数据复原电路，于该时钟信号的码元转变的边缘位置对该逻辑信号进行取样，以产生转变信号，并根据该转变信号的数值分布，产生该修正电压值，其中该修正电压值表示该输入信号的直流偏移量；及

第二电路，耦接于该工作周期失真修正电路，用以依据该修正电压值与该输入信号，以修正该逻辑信号的工作周期失真。

6.根据权利要求5所述的装置，其中该输入信号还包含差动电压值，该第一电路用以比对该输入信号的两电压值，以产生该逻辑信号，而该第二电路用以加总该修正电压值及该输入信号。

7.根据权利要求5所述的装置，其中该逻辑信号还包含不归零调制信号。

8.根据权利要求5所述的装置，其中该工作周期失真修正电路于该数据信号的两个连续码元不相同时，调整该修正电压值。

9.根据权利要求5所述的装置，其中该工作周期失真修正电路于该转变信号及该数据信号于相同时间索引的数值不相同时，调整该修正电压值。

10.根据权利要求5所述的装置，其中该工作周期失真修正电路还包含：

适应逻辑元件，根据该数据信号、该时钟信号及该转变信号以产生多位计数值；及

数字模拟转换器，根据该多位计数值以产生该修正电压值。

11.根据权利要求5所述的装置，其中该工作周期失真修正电路还包含：

适应逻辑元件，根据该数据信号、该时钟信号及该转变信号产生向上信号及向下信号；及

电荷唧筒，根据该向上信号及该向下信号以产生该修正电压。

12.一种用以修正接收器的工作周期失真的方法，其包含下列步骤：

于该接收器接收第一信号；

加总该第一信号及修正电压值，以产生第二信号；

将该第二信号转换成逻辑信号；

复原该逻辑信号以输出复原时钟信号及数据信号；

于该时钟信号的码元转变的边缘位置对该逻辑信号进行取样，以产生转变信号；

根据该转变信号的数值分布以产生该修正电压值，其中该修正电压值表示该第二信号的直流偏移值。

13.根据权利要求12所述的方法，其中该第二信号还包含模拟差动信号。

14.一种用以修正通讯系统中工作周期失真的装置，其包含：

加总电路，用以产生模拟信号，该模拟信号为输入信号及修正电压值的总和；

时钟数据复原电路，耦接该加总电路，用以接收该模拟信号，并产生时钟信号、数据信号及转变信号；及

工作周期失真修正电路，耦接该时钟数据复原电路，用以接收该时钟信号、该数据信号及该转变信号，以及用以根据该转变信号的数值分布以产生修正电压值，其中该修正电压值表示该输入信号的直流偏移量。

15.根据权利要求14所述的装置，其中该输入信号包含不归零差动调制信号。

16.根据权利要求14所述的装置，其中该时钟数据复原电路包含相位检测器。